KR100631954B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히, STAR(step gated asymmetry recess) 셀 구조를 구현함에 있어서 두 차례의 리세스 공정을 진행해서 요철 형상의 활성영역을 정의하고, 비트라인 콘택 부분의 활성영역의 채널 폭 방향을 리세스하여 단차진 채널과 삼중 채널을 형성해서 게이트의 절반이 FINFET 소자의 삼중 채널 구조를 가지도록 함으로써, 리세스 소자에서 발생하는 게이트절연막의 특성 저하를 방지하며, 리프레쉬 타임 특성 저하를 방지하여 낮은 Vt 조건에서도 우수한 전류 드라이브 특성을 확보하고, 일반적인 STAR 셀에 비해 백 바이어스 영향이 적어 일반적인 게이트 및 소스/드레인 전압에서도 우수한 소자 특성을 확보할 수 있다.
Description
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정별 단면도.
도 1f는 도 4의 평면도 A-A'를 자른 단면도.
도 1g는 도 4의 평면도 B-B'를 자른 단면도.
도 2는 제1리세스 마스크를 형성한 상태의 평면도.
도 3은 제2리세스 마스크를 형성한 상태의 평면도.
도 4는 제1 및 제2리세스를 형성한 상태의 평면도.
도 5는 게이트가 형성된 후의 사시도.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 반도체기판 12 : 패드산화막
14 : 패드질화막 16 : 트랜치
18 : 소자분리 산화막 20 : 산화막
22 : 게이트 산화막 24 : 다결정실리콘막
26 : 텅스텐실리사이드 28 : 하드마스크막
30 : 활성영역 32 : 제1감광막 패턴
34 : 제2감광막 패턴 36 : 게이트
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히, 리프레쉬 특성을 향상시키기 위한 STAR(step gated asymmetry recess) 셀 구조의 모스펫 소자의 형성시 두 차례의 리세스 공정을 진행해서 단차진 기판을 형성하여 소자의 특성을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
최근 개발되는 고집적 모스펫 소자의 디자인 룰이 sub-100nm급 레벨로 감소됨에 따라 그에 대응하는 셀 트랜지스터의 채널 길이(channel length) 및 폭(width)이 매우 감소되고 있는 실정이다. 또한, 단채널(short channel) 구조로 가면서 더이상 Vt(문턱전압)가 채널 폭과 무관하지 않게 되었다. 따라서, 특정한 소자에서 요구하는 셀 트랜지스터의 Vt 타겟을 구현함에 있어서, 공정 또는 소자적으로 기존의 평면(plannar) 모스펫 구조로는 그 한계점이 이르렀다는 것이 일반적인 견해이다. 그 결과 다양한 형태의 리세스(recess) 채널 구조를 가지는 모스펫 소자에 대한 연구결과가 보고되고 있으며, 그에 대한 실제 공정개발 연구가 진행되고 있다.
일례로, 리세스 채널 구조의 하나로 STAR(step gated asymmetry recess) 셀을 구비하는 소자가 제안되었다.
도시하지는 않으나, 종래 기술에 따른 STAR 셀을 구비하는 반도체 소자의 제조방법을 설명하면 다음과 같다.
먼저, 반도체기판 상에 패드산화막과 패드질화막 및 소자분리 마스크를 순차적으로 형성하고, 상기 소자분리 마스크를 마스크로 하여 노출되어 있는 패드질화막 부분과 그 아래의 패드산화막 부분 및 반도체기판 부분을 일정 깊이 식각하여 트렌치를 형성한다.
그 다음, 상기 트렌치를 메우도록 상기 구조의 전 표면 상에 소자분리 산화막을 증착한 후, 패드질화막이 노출될 때까지 소자분리 산화막에 대한 평탄화 공정을 진행하고, 그런다음, 상기 패드질화막을 제거하여 상기 트렌치 내에 활성영역을 정의하는 소자분리막을 형성한다.
그 후, 상기 구조의 상부에 STAR 셀 형성을 위하여 STAR 마스크를 형성한다. 상기 STAR 마스크는 기판에서 전하저장전극 콘택으로 예정되어 있는 부분을 노출시킨다.
그 다음, 상기 STAR 마스크에 의해 노출되어 있는 부분의 일정 두께를 리세스 식각하고, 상기 STAR 마스크를 제거한 후, 상기 리세스 식각되어 단차진 반도체기판 부분 상에 게이트절연막을 포함한 게이트전극을 형성한다.
상기와 같이 종래 기술에 따른, STAR 셀을 구비하는 반도체 소자의 제조방법에서 STAR 셀은 Vt의 증가로 리프레쉬 특성은 향상되지만, TWR 특성은 저하되며, 디바이스 선폭감소로 인한 콘택 면적의 감소로 콘택 저항이 증가됨에 따라 소자의 동작 속도를 감소시킨다. 상기 콘택 저항 증가를 방지하기 위하여 콘택 물질로 증착 다결정실리콘이 아닌 에피 다결정실리콘을 사용하는 방법등 새로운 공정의 도입이 진행되고 있지만, 이러한 방법들은 결국 채널 길이를 감소시키고, Vt 및 GOI 특성을 저하시키는 문제점을 발생시킨다.
따라서, 본 발명은 상기와 같은 종래의 문제점들을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 STAR 셀을 형성함에 있어서 두 단계의 리세스 공정을 진행해서 단차진 채널과 삼중 채널을 형성하여 리프레쉬 타임 특성을 향상시키고, 우수한 전류 드라이브 능력을 확보하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치가 매립되도록 소자분리막을 형성하여 활성영역을 정의하는 단계; 상기 활성영역의 전하저장전극 콘택 부분을 선택적으로 식각하여 1차 리세스시키는 단계; 상기 1차 리세스가 완료된 활성영역의 비트라인 콘택 부분의 중앙부를 제외한 나머지 활성영역 부분을 선택적으로 식각하여 2차 리세스시키는 단계; 및 상기 전하저장전극 콘택 부분과 비트라인 콘택 부분 사이에 해당하며, 1차 및 2차 리세스가 이루어져 단차진 활성영역 부분 상에 배치되게 게이트를 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 1차 리세스는 기판의 100-300Å 두께를 제거하도록 수행하는 것을 특징으로 한다.
또한, 상기 1차 리세스는 기판의 100-300Å 두께를 제거하도록 수행하는 것을 특징으로 한다.
(실시예)
또한, 상기 1차 리세스는 기판의 100-300Å 두께를 제거하도록 수행하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자의 제조방법에 대하여 상세히 설명을 하기로 한다.
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자 제조방법을 설명하기 위한 공정 별단면도이다.
도 2 및 도 3은 본 발명에 따른 반도체 소자 제조방법에서의 제1 및 제2 리세스 마스크가 형성된 상태의 평면도이다.
도 1a를 참조하면, 소자분리 공정을 위하여 실리콘 웨이퍼 반도체기판(10) 상에 50-100Å 정도 두께의 패드산화막(12)과 500-1000Å 정도 두께의 패드질화막(14)을 순차적으로 증착한다.
도 1b를 참조하면, 상기 패드질화막(14) 상에 활성영역을 정의하기 위한 소자분리 마스크인 감광막 패턴(도시되지 않음)을 형성하고, 상기 감광막 패턴을 식각마스크로 이용하여 노출되어 있는 패드질화막(14) 부분과 그 아래의 패드산화막(12) 및 반도체기판(10)을 식각하여 2000-3000Å 정도 깊이의 트랜치(16)를 형성한다.
도 1c를 참조하면, 트렌치가 형성된 구조의 전 표면에 고밀도 플라즈마 화학기상증착 방법으로 산화막을 증착하여 상기 트랜치를 메우고, 패드질화막(14)이 노출될 때까지 CMP 공정으로 상기 산화막을 평탄화하여 활성영역을 정의하는 소자분리막(18)을 형성한다. 이때, 상기 산화막을 증착하기 전에 반도체기판(10)을 열산화시켜 트렌치 표면에 측벽산화막을 형성하고, 상기 측벽산화막의 상부에 화학기상증착 방법으로 라이너질화막을 증착할 수도 있다.
도 1d를 참조하면, 습식식각으로 노출된 패드질화막과 패드산화막을 제거한 후, 상기 구조의 전 표면에 산화막(20)을 증착한다.
도 1e를 참조하면, 상기 산화막(20) 상에 통상의 전하저장전극 콘택 부분을 오픈시키는 제1리세스 마스크인 제1감광막 패턴(32)을 형성한다.
여기서, 상기 제1감광막 패턴(32)은, 도 2에 도시된 바와 같이, I 형상의 활성영역(30)에서 전하저장전극 콘택 부분으로 예정된 양측 가장자리 부분을 노출시키는 형태를 갖는다.
여기서, 상기 제1감광막 패턴(32)은, 도 2에 도시된 바와 같이, I 형상의 활성영역(30)에서 전하저장전극 콘택 부분으로 예정된 양측 가장자리 부분을 노출시키는 형태를 갖는다.
계속해서, 상기 제1감광막 패턴(32)에 의해 노출되어 있는 산화막(20) 부분 및 그 아래의 기판 부분을 소정 두께, 예를 들어 100-300Å 정도 식각하여 1차 리세스를 실시한다.
도 1f를 참조하면, 상기 제1감광막 패턴을 제거한 상태에서, 1차 리세스가 완료된 반도체기판(10)에서의 비트라인 콘택 부분으로 예정되어 있는 영역의 산화막(20) 상에 제2리세스 마스크인 제2감광막 패턴(34)을 형성한다.
여기서, 상기 제2감광막 패턴(34)은, 도 3에 도시된 바와 같이, 채널 폭 방향에 대해 비트라인 콘택 부분으로 예정된 활성영역(30) 부분의 중앙 부분에만 형성된 형태를 갖는다.
여기서, 상기 제2감광막 패턴(34)은, 도 3에 도시된 바와 같이, 채널 폭 방향에 대해 비트라인 콘택 부분으로 예정된 활성영역(30) 부분의 중앙 부분에만 형성된 형태를 갖는다.
계속해서, 상기 제2감광막 패턴에 의해 노출되어 있는 산화막 부분 및 그 아래의 활성영역(30) 부분을 일정 깊이, 예를 들어 100-300Å 정도 식각하여 2차 리세스를 실시하고, 이를 통해, 요철 형상(凸)의 활성영역을 형성한다. 그 후, 상기 제2감광막 패턴을 제거한다.
여기서, 도 1f는 도 4의 평면도 A-A'를 자른 단면도이며, 도 4의 평면도 B-B'를 자른 단면도는 도 1g와 같다.
여기서, 도 1f는 도 4의 평면도 A-A'를 자른 단면도이며, 도 4의 평면도 B-B'를 자른 단면도는 도 1g와 같다.
도 1h를 참조하면, 잔류된 산화막을 제거한 상태에서, 요철 형상의 활성영역 상에 30-50Å 정도 두께의 게이트산화막(22)을 증착한 후, 상기 게이트산화막(22) 상에 400-700Å 정도 두께의 도핑된 다결정실리콘막(24)과 1000-1500Å 정도 두께의 텅스텐실리사이드(26) 및 2000-2500Å 정도 두께의 하드마스크막(28)을 차례로 증착한다. 그런다음, 게이트 마스크 공정 및 식각 공정을 통해 상기 하드마스크막(28), 텅스텐실리사이드(26), 다결정실리콘막(24) 및 게이트산화막(22)을 식각하여 활성영역에서의 전하저장전극 콘택 부분과 비트라인 콘택 부분 사이 영역에 해당하는 단차진 활성영역 부분 상에 게이트(36)를 형성한다.
도 5는 게이트가 형성된 후의 사시도로서, 도시된 바와 같이, 게이트(36)는 단차진 활성영역 부분 상에 형성되며, 이때, 채널 길이 방향으로는 이중으로 단차진 채널을, 그리고, 채널 폭 방향에 대해서는 삼중으로 단차진 채널 갖게 된다.
따라서, 본 발명의 STAR 셀 구조를 갖는 소자는 두 차례의 리세스가 이루어지므로, 한 차례의 리세스가 이루어진 종래의 STAR 셀 구조의 소자에 비해 더욱 길어진 채널 길이를 갖게 된다.
도 5는 게이트가 형성된 후의 사시도로서, 도시된 바와 같이, 게이트(36)는 단차진 활성영역 부분 상에 형성되며, 이때, 채널 길이 방향으로는 이중으로 단차진 채널을, 그리고, 채널 폭 방향에 대해서는 삼중으로 단차진 채널 갖게 된다.
따라서, 본 발명의 STAR 셀 구조를 갖는 소자는 두 차례의 리세스가 이루어지므로, 한 차례의 리세스가 이루어진 종래의 STAR 셀 구조의 소자에 비해 더욱 길어진 채널 길이를 갖게 된다.
이상에서 설명한 바와 같이, 본 발명은 STAR 셀 구조에서 두 차례의 리세스 공정을 진행하여 요철 형상의 활성영역을 정의해서 비트라인 콘택 부분의 활성영역의 채널 폭 방향을 리세스하고, 이를 통해, 단차진 채널과 삼중 채널을 형성하여 게이트의 절반이 FINFET 소자의 삼중 채널 구조를 가지도록 함으로써, 리세스 소자에서 발생하는 게이트절연막의 특성 저하나, 리프레쉬 타임 특성 저하를 방지하여 낮은 Vt 조건에서도 우수한 전류 드라이브 특성을 확보하고, 일반적인 STAR 셀에 비해 백바이어스 영향이 적어 일반적인 게이트 및 소스/드레인 전압에서도 우수한 소자 특성을 확보할 수 있다.
이상, 여기에 개시된 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이상, 여기에 개시된 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (4)
- 반도체기판을 식각하여 트렌치를 형성하는 단계;상기 트렌치가 매립되도록 소자분리막을 형성하여 활성영역을 정의하는 단계;상기 활성영역의 전하저장전극 콘택 부분을 선택적으로 식각하여 1차 리세스시키는 단계;상기 1차 리세스가 완료된 활성영역의 비트라인 콘택 부분의 중앙부를 제외한 나머지 활성영역 부분을 선택적으로 식각하여 2차 리세스시키는 단계; 및상기 전하저장전극 콘택 부분과 비트라인 콘택 부분 사이에 해당하며, 1차 및 2차 리세스가 이루어져 단차진 활성영역 부분 상에 배치되게 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 1차 리세스는 기판의 100~300Å 두께를 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 2차 리세스는 기판의 100~300Å 두께를 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 트렌치는 2000~3000Å 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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-
2005
- 2005-05-11 KR KR1020050039258A patent/KR100631954B1/ko not_active IP Right Cessation
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