KR100732755B1 - 반도체 소자의 리세스게이트 형성 방법 - Google Patents

반도체 소자의 리세스게이트 형성 방법 Download PDF

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Abstract

반도체소자의 리세스게이트 형성 방법은, 반도체기판 위에 소자분리영역 및 리세스게이트가 형성될 영역을 정의하는 하드마스크막 패턴을 형성하는 단계와, 하드마스크막 패턴을 식각마스크로 하여 반도체기판에 소자분리막을 형성하기 위한 제1 트렌치 및 리세스게이트를 형성하기 위한 제2 트렌치를 형성하는 단계와, 제1 및 제2 트렌치가 형성된 반도체기판 상에 게이트절연막을 형성하는 단계와, 제1 트렌치 및 제2 트렌치를 매립하도록 게이트도전막을 형성하는 단계와, 제1 트렌치에 매립된 게이트도전막을 제거하는 단계와, 제1 트렌치에 대한 식각을 수행하여 소자분리용 트렌치를 형성하는 단계와, 소자분리용 트렌치를 절연막으로 매립하여 소자분리막을 형성하는 단계, 및 하드마스크막 패턴을 제거하는 단계를 포함한다.
트렌치소자분리막, 리세스게이트, 평탄화

Description

반도체 소자의 리세스게이트 형성 방법{Method for fabricating recess gate in semiconductor device}
도 1 내지 도 3은 종래기술에 따른 반도체소자의 리세스게이트 형성 방법을 설명하기 위해 나타내 보인 단면도들이다.
도 4는 종래기술에 따른 반도체소자의 리세스게이트 형성 방법에 의해 만들어진 리세스게이트를 나타내 보인 샘(SEM) 사진이다.
도 5 내지 도 8은 본 발명의 실시예에 따른 반도체소자의 리세스게이트 형성 방법을 설명하기 위해 나타내 보인 단면도들이다.
-도면의 주요부분에 대한 부호의 설명-
400 : 반도체 기판 410 : 하드마스크막 패턴
420 : 제1 트렌치 430 : 제2 트렌치
435 : 게이트절연막 440 : 게이트도전막
450 : 감광막 패턴 460 : 트렌치 소자분리막
500 : 리세스게이트
본 발명은 반도체소자의 형성 방법에 관한 것으로서, 더욱 상세하게는 리세스게이트의 오정렬을 방지하기 위한 반도체소자의 리세스게이트 형성 방법에 관한 것이다.
최근, 디램 셀이 고집적화 됨에 따라 트랜지스터의 크기가 작아지고 이로 인해 소스/드레인 간의 채널 길이 또한 짧아지고 있다. 채널 길이가 짧아지게 되면 트랜지스터의 단 채널 효과를 심화시켜 문턱 전압을 감소시킨다. 이에 따라, 종래에는 트랜지스터의 단 채널 효과로 인하여 문턱 전압이 감소하는 것을 방지하기 위해 채널의 도핑농도를 증가시켜 원하는 크기의 문턱 전압을 얻었다.
그러나, 이러한 채널의 도핑농도의 증가는 소스접합부에서의 전계집중 현상을 유발하고, 누설전류를 증가시켜 디램 메모리 셀의 리프레쉬 특성을 악화시키는 문제가 있다. 이에 따라, 최근에는 기판의 일부를 소정깊이 식각하여 유효채널 길이를 길게 함으로써, 소자의 집적도를 감소시키지 않으면서도 위와 같은 문제를 억제할 수 있는 리세스채널(recess channel) 구조에 대한 연구가 활발하게 진행되고 있다.
도 1 내지 도 3은 종래기술에 따른 반도체소자의 리세스게이트 형성 방법을 설명하기 위해 나타내 보인 단면도들이다.
먼저 도 1을 참조하면, 패드산화막(105)이 형성된 반도체 기판(100) 위에 트렌치 소자분리막 형성영역을 정의하는 질화막 패턴(미도시)을 형성한다. 이어서 질화막 패턴을 식각마스크로 이용한 식각공정을 수행하여 반도체 기판(100) 내에 소정깊이를 갖는 소자분리용 트렌치(110)를 형성한다. 비록 도면에서 나타내지는 않았지만 소자분리용 트렌치 측벽에는 산화막과 라이너질화막 및 라이너산화막이 순차 형성되어 있다. 다음에 소자분리용 트렌치(110)가 매립되도록 매립절연막을, 예컨대 고밀도플라즈마산화막(HDP; High Density Plasma)(미도시)을 사용하여 형성한다. 다음에 질화막 패턴의 상부가 노출되도록 매립절연막에 대한 평탄화공정, 예컨대 화학적기계적연마공정(CMP; Chemical Mechanical Polishing)을 수행하여 트렌치 소자분리막(120)을 형성한다.
다음에 도 2를 참조하면, 질화막 패턴을 제거한 다음에 트렌치 소자분리막(120)이 형성된 반도체 기판(100) 위에 리세스게이트 형성영역 일부를 노출시키는 리세스게이트용 마스크막 패턴(140)을, 예컨대 폴리실리콘막 패턴을 이용하여 형성하고, 이를 식각마스크로 반도체 기판(100)의 노출표면을 소정깊이 식각하여 활성영역의 반도체 기판(100) 내에 리세스게이트용 트렌치(150)를 형성한다.
다음에 도 3을 참조하면, 리세스게이트용 마스크막 패턴(140)을 제거한 다음에 통상의 방법을 사용하여 게이트절연막(160)을, 예컨대 산화막을 사용하여 형성하고, 리세스게이트용 트렌치가 매립되도록 게이트스택을 구성하는 게이트도전막(미도시)을 형성한다. 계속해서 텅스텐실리사이드막(미도시)과 절연성 캡핑막(capping)(미도시)을 게이트도전막 위에 순차적으로 적층한다. 다음에 마스크막 패턴을 이용한 패터닝 공정을 수행하여 리세스게이트스택(200) 형성한다.
그런데, 리세스게이트용 트렌치를 형성하기 위한 리세스게이트용 마스크막 패턴(도 2의 140)이 리세스게이트 형성영역, 즉 활성영역의 반도체 기판(100) 위에 정확하게 형성되지 못하고 부정확하게 형성될 수 있다. 이와 같은 문제는 최근 디램 셀의 고집적화로 인하여 오정렬(misalign)이 발생하고, 이에 따라 점점 작아지고 있는 소자 내에 리세스게이트용 마스크막 패턴(도 2의 140)을 정확하게 형성하기가 어렵기 때문에 발생한다. 리세스게이트용 마스크막 패턴(도 2의 140)이 부정확하게 형성되면, 리세스게이트를 제외한 활성영역의 크기가 일정하지 않아서 소자의 특성이 불안정해지는 문제가 있다.
도 4는 종래기술에 따른 반도체소자의 리세스게이트 형성 방법에 의해 만들어진 리세스게이트를 나타내 보인 셈(SEM)사진이다.
도 4에 나타낸 바와 같이, 리세스게이트용 마스크막 패턴(도 2의 140)의 오정렬로 인하여 리세스게이트스택(200)도 정확한 위치에 배치되지 않으며, 따라서 도면에서 'A'로 나타낸 바와 같이 리세스게이트스택(200)에 의해 한정되는 활성영역의 크기가 불균일해 진다.
본 발명은 상기와 같은 문제를 해결하기 위한 것으로서, 본 발명이 이루고자 하는 기술적 과제는 리세스게이트의 오정렬을 방지하기 위한 반도체소자의 리세스게이트 형성 방법에 관한 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체소자의 리세스게이트 형성 방법은, 반도체기판 위에 소자분리영역 및 리세스게이트가 형성될 영역을 정의하는 하드마스크막 패턴을 형성하는 단계와, 상기 하드마스크막 패턴을 식각마스크로 하여 상기 반도체기판에 소자분리막을 형성하기 위한 제1 트렌치 및 리세스게이트를 형성하기 위한 제2 트렌치를 형성하는 단계와, 상기 제1 및 제2 트렌치가 형성된 반도체기판 상에 게이트절연막을 형성하는 단계와, 상기 제1 트렌치 및 제2 트렌치를 매립하도록 게이트도전막을 형성하는 단계와, 상기 제1 트렌치에 매립된 게이트도전막을 제거하는 단계와, 상기 제1 트렌치에 대한 식각을 수행하여 소자분리용 트렌치를 형성하는 단계와, 상기 소자분리용 트렌치를 절연막으로 매립하여 소자분리막을 형성하는 단계, 및 상기 하드마스크막 패턴을 제거하는 단계를 포함한다.
상기 하드마스크막 패턴은, 패드산화막 및 패드질화막을 순차적으로 적층하여 형성할 수 있다.
상기 제1 트렌치에 매립된 게이트도전막을 제거하는 단계에서, 상기 제1 트렌치와, 상기 제1 트렌치에 인접한 하드마스크막 패턴의 일부를 노출시키도록 상기 게이트도전막을 식각할 수 있다.
상기 제1 트렌치에 대한 식각공정은, 상기 게이트도전막에 의해 노출되는 하드마스크막 패턴의 노출부분을 식각마스크로 사용하여 수행할 수 있다.
삭제
이하 첨부한 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 도면에서 여러층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 5내지 도 8은 본 발명에 따른 반도체소자의 리세스게이트 형성 방법을 설 명하기 위해 나타내 보인 단면도들이다.
먼저 도 5를 참조하면, 반도체 기판(400) 위에 트렌치 소자분리영역 및 리세스게이트 형성영역을 정의하는 하드마스크막 패턴(410)을 형성한다. 여기서 하드마스크막 패턴(410)은 트렌치 소자분리막 형성을 위한 통상의 하드마스크막 패턴으로서 패드산화막(405) 및 패드질화막(407)이 순차적으로 적층되어 이루어진다.
다음에 하드마스크막 패턴(410)을 식각마스크로 반도체 기판(400)에 제1 식각공정을 수행하여 제1 트렌치(420) 및 제2 트렌치(430)를 형성한다. 제1 트렌치(420)는 트렌치 소자분리막이 형성될 영역에 만들어지고, 제2 트렌치(430)는 리세스게이트가 형성될 영역에 만들어진다. 이와 같이 하드마스크막 패턴을 이용하여 트렌치 소자분리막이 형성될 제1 트렌치 및 리세스게이트가 형성될 제2 트렌치를 동시에 형성하기 때문에 리세스게이트 형성을 위한 제2 트렌치를 오정렬 없이 형성할 수 있다.
다음에 도 6를 참조하면, 제1 트렌치(420) 및 제2 트렌치(430)가 형성된 반도체 기판(400) 위에 게이트절연막(435)을 형성한 다음, 게이트절연막(435) 위에 게이트도전막(440)을, 예컨대 폴리실리콘막으로 형성하여 제1 트렌치(420) 및 제2 트렌치(430)를 매립한다. 이 게이트도전막(440)은 하드마스크막 패턴(410)도 덮는다.
다음에 도 7을 참조하면, 게이트도전막(도 6의 440) 위에 제1 트렌치를 노출시키기 위한 감광막 패턴(450)을 형성하고, 이를 식각마스크로 상기 게이트도전막을 패터닝하여 제1 트렌치를 노출시키는 게이트도전막 패턴(445)을 형성한다. 이 경우 게이트도전막 패턴(445)은 제1 트렌치와 제1 트렌치에 인접한 하드마스크막 패턴(410)의 일부를 노출시키도록 형성한다. 이어서 노출된 하드마스크막 패턴(410)을 식각마스크로 제1 트렌치에 대한 제2 식각공정을 수행하여 소자분리용 트렌치(460)를 형성한다. 제2 식각공정 시 제1 트렌치 및 제2 트렌치를 형성한 하드마스크막 패턴(410)을 식각마스크로 이용하여 소자분리용 트렌치(460)를 형성하기 때문에 소자분리용 트렌치(460) 또한 정확한 위치에 배치되도록 할 수 있다.
다음에 도 8을 참조하면, 감광막 패턴을 제거하고, 소자분리용 트렌치가 매립되도록 매립절연막(미도시)을, 예컨대 고밀도 플라즈마 산화막으로 형성한다. 비록 도면에서 나타내지는 않았지만 소자분리용 트렌치 측벽에는 산화막과 라이너질화막 및 라이너산화막이 순차 형성되어 있다. 다음에 하드마스크막 패턴(도 7의 410)의 상부표면이 노출되도록 매립절연막에 대한 평탄화를 수행한다. 다음에 하드마스크막 패턴을 제거하면 트렌치 소자분리막(465)과 리세스게이트(500)가 동시에 형성된다.
상기한 바와 같이 본 발명에 따른 반도체소자의 리세스게이트 형성 방법을 적용하게 되면, 하나의 하드마스크막 패턴을 이용한 식각공정을 수행하여 제1 트렌치 및 제2 트렌치를 형성한 다음에 별도의 마스크를 추가하지 않고 하드마스크막 패턴을 이용하여 제1 트렌치에 대한 제2 식각공정을 수행함함으로써 소자분리용 트렌치를 형성하기 때문에 추가마스크 사용으로 인한 오정렬 문제를 방지할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리보호 범위에 속하는 것이다.

Claims (4)

  1. 반도체기판 위에 소자분리영역 및 리세스게이트가 형성될 영역을 정의하는 하드마스크막 패턴을 형성하는 단계;
    상기 하드마스크막 패턴을 식각마스크로 하여 상기 반도체기판에 소자분리막을 형성하기 위한 제1 트렌치 및 리세스게이트를 형성하기 위한 제2 트렌치를 형성하는 단계;
    상기 제1 및 제2 트렌치가 형성된 반도체기판 상에 게이트절연막을 형성하는 단계;
    상기 제1 트렌치 및 제2 트렌치를 매립하도록 게이트도전막을 형성하는 단계;
    상기 제1 트렌치에 매립된 게이트도전막을 제거하는 단계;
    상기 제1 트렌치에 대한 식각을 수행하여 소자분리용 트렌치를 형성하는 단계;
    상기 소자분리용 트렌치를 절연막으로 매립하여 소자분리막을 형성하는 단계; 및
    상기 하드마스크막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 리세스게이트 형성 방법.
  2. 제1항에 있어서,
    상기 하드마스크막 패턴은, 패드산화막 및 패드질화막을 순차적으로 적층하여 형성하는 것을 특징으로 하는 반도체소자의 리세스게이트 형성 방법.
  3. 제1항에 있어서,
    상기 제1 트렌치에 매립된 게이트도전막을 제거하는 단계에서,
    상기 제1 트렌치와, 상기 제1 트렌치에 인접한 하드마스크막 패턴의 일부를 노출시키도록 상기 게이트도전막을 식각하는 것을 특징으로 하는 반도체소자의 리세스게이트 형성 방법.
  4. 제1항에 있어서,
    상기 제1 트렌치에 대한 식각공정은, 상기 게이트도전막에 의해 노출되는 하드마스크막 패턴의 노출부분을 식각마스크로 사용하여 수행하는 것을 특징으로 하는 반도체소자의 리세스게이트 형성 방법.
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