KR101030298B1 - 스택 게이트형 플래쉬 메모리 소자의 제조 방법 - Google Patents
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Abstract
스택 게이트형 플래쉬 메모리 소자의 제조 방법이 제공된다. 상기 스택 게이트형 플래쉬 메모리 소자의 제조 방법은 메모리 셀이 형성되는 메모리 셀 영역 및 트랜지스터가 형성되는 주변 회로 영역으로 정의된 반도체 기판을 준비하는 단계, 상기 반도체 기판 전면에 산화막을 형성하는 단계, 상기 메모리 셀 영역에 형성된 산화막 상에 제1 폴리 실리콘층, 및 ONO층을 형성하는 단계, 상기 제1 폴리 실리콘층, 및 상기 ONO층이 형성된 반도체 기판 전면에 제2 폴리 실리콘층을 형성하는 단계, 상기 메모리 셀 영역의 제2 폴리 실리콘층을 상기 ONO층이 노출되지 않도록 식각하는 단계, 상기 메모리 셀 영역의 식각된 제2 폴리 실리콘층 및 상기 주변 회로 영역의 제2 폴리 실리콘층 상에 포토 레지스트 패턴을 형성하는 단계, 및 상기 포토 레지스트 패턴을 이용하여 상기 메모리 셀 영역의 식각된 제2 폴리 실리콘층, ONO층, 및 제1 폴리 실리콘층을 식각하여 스택 게이트 패턴을 형성하는 단계를 포함한다.
플래쉬 메모리(flash memory), 스택 게이트(stack gate).
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 스택 게이트형 플래쉬 메모리 소자 제조 방법에 관한 것이다.
플래쉬 메모리 반도체 소자는 모바일(mobile)을 포함하여 거의 모든 반도체 장치에 사용될 정도로 그 활용도가 높아지고 있다. 전력 소모 및 경쟁력을 위하여 플래쉬 메모리 반도체 소자의 크기는 작아지면서 그 집적도는 점점 커지고 있다. 플래쉬 메모리 반도체 소자는 플로팅 게이트를 포함하는 스택 게이트 형태와 SONOS(silicon-oxide-nitride-oxide-silicon) 형태로 분류될 수 있다.
반도체 메모리 장치, 예컨대 스택 게이트형 플래쉬 메모리 소자는 메모리 셀 영역 및 주변 회로 영역으로 구분될 수 있다. 상기 메모리 셀 영역은 스택 게이트형 메모리 셀들이 형성되고, 상기 주변 회로 영역은 전송 트랜지스터와 같은 고전압용 트랜지스터가 형성된다.
상기 메모리 셀 영역에 형성되는 셀(cell)은 터널 산화막(tunnel oxide film), 플로팅 게이트floating gate), ONO층(oxide-nitride-oxide layer), 및 컨트 롤 게이트(control gate)가 순차적으로 적층된 구조를 갖는다. 따라서 스택 게이트형 메모리 셀은 스택 게이트를 패터닝하기 위하여 터널 산화막(tunnel oxide film), 플로팅 게이트(floating gate), ONO층(oxide-nitride-oxide layer), 및 컨트롤 게이트(control gate)를 위하여 적층된 층들 모두를 선택적으로 식각한다.
도 1a는 일반적인 포토 레지스트 패턴을 이용하여 메모리 셀 영역의 스택 게이트 패터닝 결과를 나타내고, 도 1b는 일반적인 포토 레지스트 패턴에 의해 형성된 하드 마스크를 이용하여 메모리 셀 영역의 스택 게이트 패터닝 결과를 나타낸다.
도 1a에 도시된 바와 같이, 게이트 패턴의 선폭을 좁게 하기 위해서는 포토 레지스트 패턴(120)의 두께를 크게 할 수 없다. 따라서 반도체 기판(100) 상에 좁은 선폭의 게이트 패턴을 형성할 때, 상부의 포토 레지스트 패턴(120)이 충분한 두께를 갖지 못하여 상기 포토 레지스트 패턴(120) 하부의 컨트롤 게이트(115) 및 플로팅 게이트(110)가 식각 어택을 받을 수 있다.
그렇다고 플래쉬 메모리 장치의 게이트 패턴의 두께를 무작정 얇게 형성할 수도 없다. 왜냐하면, 주변 회로 영역에 형성되는 고전압 트랜지스터의 컨트롤 게이트는 그 두께를 낮출 수 없다. 그 이유는 플래쉬 메모리 셀은 낮은 전압을 이용할지라도 플래쉬 메모리 장치의 주변 회로 영역의 트랜지스터는 높은 가속 에너지로 이온 주입을 진행해야 하는 고전압용 트랜지스터이기 때문이다.
이러한 식각 어택을 방지하기 위하여 일반적으로 도 1b에 도시된 바와 같이 포토 레지스트 패턴(미도시)을 이용하여 형성된 하드 마스크(160)를 이용하여 스택 게이트 패턴을 형성한다. 상기 포토 레지스트 패턴(미도시)은 미세 선폭의 게이트 패턴 형성시라도 하드 마스크(160)를 형성하기에는 충분한 두께를 갖도록 형성될 수 있기 때문이다. 이때 산화막, 질화막, 또는 비정질의 탄화 수소 화합물 등이 상기 하드 마스크(160)로 사용될 수 있다.
하드 마스크(160)를 이용하여 스택 게이트 패턴을 형성할 경우 상기 하드 마스크(160) 하부의 컨트롤 게이트(150) 및 플로팅 게이트(140)에 대한 식각 어택은 방지될 수 있다.
하드 마스크(160)를 이용하여 스택 게이트 패턴을 완료한 후 상기 스택 게이트 패턴 상부에 남아있는 하드 마스크를 습식 식각으로 제거하는 공정이 필수적이다. 그러나 하드 마스크를 제거하는 공정에서 스택 게이트가 덮고 있지 않는 영역, 예컨대, 소자 분리막(Shallow Trench Isolation, STI)이 부분적으로 소실될 수 있다.
도 2a는 도 1b에 도시된 하드 마스크 제거 전의 소자 분리막을 나타내고, 도 2b는 도 1b에 도시된 하드 마스크 제거 후의 소자 분리막을 나타낸다. 도 2a 및 도 2b를 참조하면, 하드 마스크 제거 전의 소자 분리막(210)에 비하여 하드 마스크 제거 후의 소자 분리막(220)에 부분적인 소실이 발생함을 알 수 있다. 이러한 소자 분리막(220)의 부분적인 소실은 누설(leakage)을 유발할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 하드 마스크를 사용하지 않고 스택 게이트 패턴을 형성하여 소자 분리막의 소실로 인한 누설을 방지하고, 스택 게이트의 높이를 줄여 PMD 갭필을 용이하게 할 수 있는 스택 게이트형 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 스택 게이트형 플래쉬 메모리 소자의 제조 방법은 메모리 셀이 형성되는 메모리 셀 영역 및 트랜지스터가 형성되는 주변 회로 영역으로 정의된 반도체 기판을 준비하는 단계, 상기 반도체 기판 전면에 산화막을 형성하는 단계, 상기 메모리 셀 영역에 형성된 산화막 상에 제1 폴리 실리콘층, 및 ONO층을 형성하는 단계, 상기 제1 폴리 실리콘층, 및 상기 ONO층이 형성된 반도체 기판 전면에 제2 폴리 실리콘층을 형성하는 단계, 상기 메모리 셀 영역의 제2 폴리 실리콘층을 상기 ONO층이 노출되지 않도록 식각하는 단계, 상기 메모리 셀 영역의 식각된 제2 폴리 실리콘층 및 상기 주변 회로 영역의 제2 폴리 실리콘층 상에 포토 레지스트 패턴을 형성하는 단계, 및 상기 포토 레지스트 패턴을 이용하여 상기 메모리 셀 영역의 식각된 제2 폴리 실리콘층, ONO층, 및 제1 폴리 실리콘층을 식각하여 스택 게이트 패턴을 형성하는 단계를 포함한다.
본 발명의 실시 예에 따른 스택 게이트형 플래쉬 메모리 소자의 제조 방법은 메모리 셀 영역의 컨트롤 게이트의 두께를 낮추어 하드 마스크를 사용하지 않고 포토 레지스트 패턴만을 사용하더라도 원하는 미세 선폭의 스택 게이트 패턴을 구현함으로써 스택 게이트 패턴 형성을 위하여 하드 마스크를 사용할 경우에 발생될 수 있는 열공정에 의한 트랜지스터 특성 변화를 막을 수 있고, 하드 마스크를 제거할 때 발생할 수 있는 소자 분리막 소실에 따른 전류 누설(current leakage)을 예방할 수 있다.
또한 스택 게이트 형태의 플래쉬 메모리 소자에서는 PMD(Pre-metal dielectric) 갭필(gap-fill)의 방해 요소(bottleneck)가 메모리 셀 영역의 스택 게이트의 두께인데, 상술한 바와 같이 본 발명의 실시 예에 따르면 메모리 셀 영역의 스택 게이트 두께를 낮출 수 있기 때문에 PMD 공정의 윈도우(window)가 넓어지고 PMD 갭필을 위한 장비 구입에 필요한 추가적 비용이 들지 않는 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 3a 내지 도 3f는 본 발명의 실시 예에 따른 스택 게이트형 플래쉬 메모리 소자의 제조 공정을 나타내는 단면도이다.
먼저 도 3a에 도시된 바와 같이, 반도체 기판(310)을 준비한다. 상기 반도체 기판(310)은 스택 게이트형 메모리 셀들이 형성되는 메모리 셀 영역(A) 및 전송 트 랜지스터와 같은 고전압용 트랜지스터가 형성되는 주변 회로 영역(B)으로 정의된다.
상기 반도체 기판(310) 전면, 즉 메모리 셀 영역(A) 및 주변 회로 영역(B) 상에 산화막(315)을 형성한다. 상기 산화막(315)은 열산화 방식 또는 CVD(chemical vapor deposition)법을 이용하여 형성될 수 있다. 일반적으로 상기 메모리 셀 영역(A)의 산화막을 터널 산화막(tunnel oxide film)이라 하고, 상기 주변 회로 영역(B)의 산화막을 게이트 산화막(gate oxide film)이라 한다.
그리고 CVD법을 이용하여 상기 메모리 셀 영역(A) 및 상기 주변 회로 영역(B)의 산화막(315) 상에 제1 폴리 실리콘층(320) 및 ONO층(Oxide-Nitride-Oxide layer)을 형성한다. 그리고 포토리쏘그라피 공정 및 식각 공정을 통하여 상기 주변 회로 영역(B)의 제1 폴리 실리콘층(320) 및 ONO층(Oxide-Nitride-Oxide layer)을 제거하고, 상기 메모리 셀 영역(A)에만 제1 폴리 실리콘층(320) 및 ONO층(325)을 잔류시킨다. 이때 상기 메모리 셀 영역(A)에 잔류하는 제1 폴리 실리콘층(320)을 플로팅 게이트층이라 한다.
다음으로 도 3b에 도시된 바와 같이, CVD법을 이용하여 상기 메모리 셀 영역(A)의 ONO층(325) 및 상기 주변 회로 영역(B)의 게이트 산화막(320) 상에 제2 폴리 실리콘층(330)을 증착한다. 이때 상기 메모리 셀 영역(A)의 제2 폴리 실리콘층(325)을 컨트롤 게이트층(control gate layer)라 한다.
상기 주변 회로 영역(B)에는 플로팅 게이트층(320) 및 ONO층이 없기 때문에 상기 제2 폴리 실리콘층(330)은 상기 메모리 셀 영역(A)과 상기 주변 회로 영역(B) 사이에 단차를 갖고 형성된다.
다음으로 도 3c에 도시된 바와 같이, 상기 제2 폴리 실리콘층(330)상에 제1 포토 레지스트 패턴(335)을 형성한다. 상기 제1 포토 레지스트 패턴(335)은 상기 주변 회로 영역(B)은 덮고, 상기 메모리 셀 영역(A)의 컨트롤 게이트층(325)은 노출시킨다. 이때 상기 제1 포토 레지스트 패턴(335)은 상기 메모리 셀 영역(A)에 형성된 제1 폴리 실리콘층(320), ONO층(325), 또는 제2 폴리 실리콘층(330)에 불순물 이온을 주입하기 위한 이온 주입 마스크(implant mask)일 수 있다.
다음으로 도 3d에 도시된 바와 같이, 상기 제1 포토 레지스트 패턴(335)을 식각 마스크로 이용하여 상기 메모리 셀 영역(A)의 컨트롤 게이트층(330)을 일정 깊이의 두께(△H)만큼 식각한다. 예컨대, 상기 △H는 상기 컨트롤 게이트층(330)의 두께의 절반일 수 있다. 그리고 상기 제1 포토 레지스트 패턴(335)을 애싱(ashing) 및 스트립(strip) 공정을 통하여 제거한다.
다음으로 도 3e에 도시된 바와 같이, 포토 리쏘그라피(photolithography) 공정을 통하여 상기 메모리 셀 영역(A)의 식각된 제2 폴리 실리콘층(즉 컨트롤 게이트층(330)) 및 상기 주변 회로 영역(B)의 제2 폴리콘 실리콘층(330) 상에 제2 포토 레지스트 패턴(340)을 형성한다. 상기 제2 포토 레지스트 패턴(340)은 상기 메모리 셀 영역(A)에 스택 게이트 패턴을 형성하기 위하여 패턴닝된다.
예컨대, 상기 제2 포토 레지스트 패턴(340)은 상기 주변 회로 영역(B)의 제2 폴리 실리콘층(330)은 노출시키지 않지만, 상기 메모리 셀 영역(A)의 식각된 제2 폴리 실리콘층(330) 상에 형성될 제2 포토 레지스트 패턴(340)은 형성하고자 하는 스택 게이트 패턴에 대응하도록 패터닝될 수 있다.
다음으로 도 3f에 도시된 바와 같이, 상기 제2 포토 레지스트 패턴(340)을 식각 마스크로 이용하여 상기 메모리 셀 영역(A)의 컨트롤 게이트층(330), ONO층(325), 플로팅 게이트층(320)을 식각하여 스택 게이트 패턴(350)을 형성한다. 상기 스택 게이트 패턴(350)은 플로팅 게이트(320-1), ONO막(325-1), 및 컨트롤 게이트(330-1)를 포함한다.
도 3d에서 메모리 셀 영역(A)의 컨트롤 게이트(330)의 두께를 낮추었기 때문에 메모리 셀 영역에 형성될 스택 게이트 패턴의 두께가 감소되며, 이로 인하여 스택 게이트 패턴 형성을 위하여 식각해야 할 두께가 감소될 수 있다.
이와 같이 본 발명의 실시 예에 따르면 스택 게이트 패턴 형성을 위하여 식각해야 할 두께가 감소됨에 따라 하드 마스크를 사용하지 않고 포토 레지스트 패턴만을 사용하더라도 원하는 미세 선폭의 스택 게이트 패턴을 구현할 수 있다. 따라서 스택 게이트 패턴 형성을 위하여 하드 마스크를 사용할 경우에 발생될 수 있는 열공정에 의한 트랜지스터 특성 변화를 막을 수 있고, 하드 마스크를 제거할 때 발생할 수 있는 소자 분리막 소실에 따른 전류 누설(current leakage)의 문제를 예방할 수 있다.
또한 스택 게이트 형태의 플래쉬 메모리 소자에서는 PMD(Pre-metal dielectric) 갭필(gap-fill)의 방해 요소(bottleneck)가 메모리 셀 영역의 스택 게이트의 두께인데, 상술한 바와 같이 본 발명의 실시 예에 따르면 메모리 셀 영역(A)의 스택 게이트 두께를 낮출 수 있기 때문에 PMD 공정의 윈도우(window)가 넓 어지고 PMD 갭필을 위한 장비 구입에 필요한 추가적 비용이 들지 않는다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1a는 일반적인 포토 레지스트 패턴을 이용하여 메모리 셀 영역의 스택 게이트 패터닝 결과를 나타낸다.
도 1b는 일반적인 포토 레지스트 패턴에 의해 형성된 하드 마스크를 이용하여 메모리 셀 영역의 스택 게이트 패터닝 결과를 나타낸다.
도 2a는 도 1b에 도시된 하드 마스크 제거 전의 소자 분리막을 나타낸다.
도 2b는 도 1b에 도시된 하드 마스크 제거 후의 소자 분리막을 나타낸다.
도 3a 내지 도 3f는 본 발명의 실시 예에 따른 스택 게이트형 플래쉬 메모리 소자의 제조 공정을 나타내는 단면도이다.
<도면 주요 부분에 대한 부호의 설명>
100, 310: 반도체 기판, 315: 산화막,
320: 제1 폴리 실리콘층, 325: ONO층,
330:제2 폴리 실리콘층, 335: 제1 포토 레지스트 패턴,
340: 제2 포토 레지스트 패턴, 350: 스택 게이트 패턴.
Claims (5)
- 메모리 셀이 형성되는 메모리 셀 영역 및 트랜지스터가 형성되는 주변 회로 영역으로 정의된 반도체 기판을 준비하는 단계;상기 반도체 기판 전면에 산화막을 형성하는 단계;상기 메모리 셀 영역에 형성된 산화막 상에 제1 폴리 실리콘층, 및 ONO층을 형성하는 단계;상기 제1 폴리 실리콘층, 및 상기 ONO층이 형성된 반도체 기판 전면에 제2 폴리 실리콘층을 형성하는 단계;상기 메모리 셀 영역의 제2 폴리 실리콘층을 상기 ONO층이 노출되지 않도록 식각하는 단계;상기 메모리 셀 영역의 식각된 제2 폴리 실리콘층 및 상기 주변 회로 영역의 제2 폴리 실리콘층 상에 포토 레지스트 패턴을 형성하는 단계; 및상기 포토 레지스트 패턴을 이용하여 상기 메모리 셀 영역의 식각된 제2 폴리 실리콘층, ONO층, 및 제1 폴리 실리콘층을 식각하여 스택 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 스택 게이트형 플래쉬 메모리 소자의 제조 방법.
- 제1항에 있어서, 상기 제2 폴리 실리콘층을 형성하는 단계는,상기 제2 폴리 실리콘층을 증착에 의하여 상기 메모리 셀 영역과 상기 주변 회로 영역 사이에 단차가 생기는 것을 특징으로 하는 스택 게이트형 플래쉬 메모리 소자의 제조 방법.
- 제1항에 있어서, 상기 메모리 셀 영역의 제2 폴리 실리콘층을 상기 ONO층이 노출되지 않도록 식각하는 단계는,상기 제2 폴리 실리콘층 상에 포토 레지스트를 도포하는 단계;포토 리쏘그라피 공정을 수행하여 상기 메모리 셀 영역은 노출시키고, 상기 주변 회로 영역은 노출시키지 않는 제2 포토 레지스트 패턴을 형성하는 단계;상기 제2 포토 레지스트 패턴을 마스크로 이용하여 상기 제2 폴리 실리콘층을 상기 ONO층이 노출되지 않도록 식각하는 단계; 및상기 제2 포토 레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 스택 게이트형 플래쉬 메모리 소자의 제조 방법.
- 제1항에 있어서, 상기 메모리 셀 영역의 제2 폴리 실리콘층을 상기 ONO층이 노출되지 않도록 식각하는 단계는,상기 메모리 셀 영역의 제2 폴리 실리콘층의 두께의 절반만큼 상기 제2 폴리 실리콘층을 식각하는 것을 특징으로 하는 스택 게이트형 플래쉬 메모리 소자의 제조 방법.
- 제3항에 있어서, 상기 스택 게이트형 플래쉬 메모리 소자의 제조 방법은,상기 제2 포토 레지스트 패턴을 이용하여 상기 메모리 셀 영역의 제1 폴리 실리콘층, ONO층, 또는 제2 폴리 실리콘층에 불순물 이온을 주입하는 단계를 더 포함하는 것을 특징으로 하는 스택 게이트형 플래쉬 메모리 소자의 제조 방법.
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2008
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