KR100760633B1 - 전하트랩형 비휘발성 메모리 장치 및 그 형성 방법 - Google Patents
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Abstract
본 발명은 전하트랩형 비휘발성 메모리 장치 및 그 형성 방법을 제공한다. 본 발명의, 전하트랩 패턴들은 소자분리막들에 의해 서로 고립되며, 각각 해당되는 메모리 셀 트랜지스터들에 존재함으로써, 상기 전하 트랩 패턴에 트랩되는 전하가 이웃하는 셀 트랜지스터의 전하트랩 패턴으로 이동하는 것을 막을 수 있다. 또한, 상기 소자분리막은 상기 전하트랩 패턴의 상부면과 같거나 보다 높은 상부면을 가지도록 형성되므로, 후속의 장치 동작시, 활성 영역 가장자리에 전계가 집중되는 것을 막을 수 있어 누설전류 등을 방지할 수 있다.
전하트랩형, 비휘발성, 메모리 장치
Description
도 1 내지 도 7 및 도 9 내지 도 11은 본 발명의 일 실시예에 따른 전하트랩형 비휘발성 메모리 장치의 형성 방법을 순차적으로 나타내는 사시도들이다.
도 8은 본 발명의 다른 실시예에 따른 전하트랩형 비휘발성 메모리 장치를 형성하는 하나의 과정을 나타내는 사시도이다.
본 발명은 반도체 장치 및 그 형성 방법에 관한 것으로 더욱 상세하게는 전하트랩형 비휘발성 메모리 장치 및 그 형성 방법에 관한 것이다.
비휘발성 메모리 장치는 두가지 기본적인 형태, 부유 게이트형 비휘발성 메모리 장치(floating gate type non-volatile meory device)와 전하 트랩형 비휘발성 메모리 장치(charge trap type non-volatile memory device)가 있다. 부유 게이트형 비휘발성 메모리 장치는 부유 게이트 내에 자유전하(free carrier)의 형태로 전하를 저장하고, 전하 트랩형 비휘발성 메모리 장치는 전하 트랩막 내에 공간적으로 격리된 트랩에 전하를 저장한다.
부유 게이트형 비휘발성 메모리 장치는 부유 게이트의 높이에 의해 반도체 장치의 고집적화에 불리하다. 게다가 반도체 장치가 고집적화됨에 따라 부유 게이트들 간의 간격도 좁아지고, 이로써 부유 게이트들 간의 커플링 효과에 따른 동작 오류가 발생될 가능성이 있다. 또한 부유 게이트형 비휘발성 메모리 장치는 자유전하 형태로 전하를 저장하기 때문에 전하트랩형 비휘발성 메모리 장치에 비해 두꺼운 터널 절연막을 필요로 한다. 이로써 부유 게이트형 비휘발성 메모리 장치는 전하트랩형 비휘발성 메모리 장치에 비해 높은 소비전력을 필요로 한다.
이와 같은 문제들을 해결하기 위하여 전하트랩형 비휘발성 메모리 장치가 연구되고 있다. 종래의 전하트랩형 비휘발성 메모리 장치로 대표적인 것이 소노스 메모리 장치이다. 소노스(SONOS) 메모리 장치에서는 게이트 전극으로 폴리실리콘을 사용하고, 터널 절연막과 블로킹 절연막으로 실리콘산화막을 사용하며, 두 절연막들 사이에 개재되는 전하트랩막으로 실리콘 질화막을 사용한다.
소노스 메모리 장치에서 전하트랩을 위해 사용되는 실리콘질화막 내에 한번 트랩된 전하는 수평적으로 이동하지 않는 것으로 알려져 왔다. 따라서 종래의 소노스 메모리 장치에서 이웃하는 적어도 두 메모리 셀 트랜지스터들은 서로 연결된 전하트랩막을 공유하였다. 그러나 최근의 연구에 의하면 실리콘질화막에서 전하가 일부 수평적으로 이동한다는 것이 밝혀졌다. 전하가 수평적으로 이동함으로써 전하가 손실되어 메모리 셀 트랜지스터들의 문턱 전압이 변하게 된다. 반도체 장치가 고집적화될수록 이러한 문제를 해결하는 것이 중요해진다.
한편, 종래의 소노스 메모리 장치에서 전하트랩막에 트랩된 전하를 반도체 기판으로 빼주는 소거 동작을 진행할 때, 워드라인에 음의 전압을 가해준다. 이때, 블로킹 절연막과 터널 절연막이 모두 실리콘산화막으로 이루어져 두 막질의 유전율이 동일하다. 이로써 두 절연막에 거의 동일한 전계가 형성되어 백 터널링이 발생하여 전하트랩막에 트랩된 전하가 외부로 완전히 빠져나가지 못하게 되고 전하트랩막에 남게 된다. 이러한 소거 오류를 해결하기 위하여 블로킹 절연막으로 실리콘산화막보다 큰 유전율을 가지는 고유전물질막을 형성하는 것과 게이트 전극으로 폴리실리콘보다 높은 일함수를 가지는 물질막을 형성하는 것이 요구된다. 그러나, 고유전물질로 형성되는 블로킹 절연막을 식각할 경우, 건식 식각 중에 발생하는 다량의 플라즈마에 의해 손상될 수 있어 고유전 막질의 블로킹 절연막의 측벽에 결함(Defect)들이 다량 발생하여 브레이크다운(Breakdown) 전압이 작아지는 등의 문제점이 발생한다.
이러한 문제점들은 전하트랩형 비휘발성 메모리 장치의 신뢰성을 저하시킨다.
따라서, 본 발명의 기술적 과제는 보다 향상된 신뢰성을 가지는 전하트랩형 비휘발성 메모리 장치 및 그 형성 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 전하트랩형 비휘발성 메모리 장치는 반도체 기판; 상기 반도체 기판 상에 차례로 적층된 터널 절연막 및 전하트랩막; 상기 전하트랩막, 상기 터널 절연막 및 상기 반도체 기판의 일 부분을 관통하며 활성 영역을 정의하는 소자분리막; 상기 반도체 기판을 가로지르며 상기 소자분리막과 교차하는 워드라인; 및 상기 워드라인과 상기 전하트랩막 사이 그리고 상기 워드라인과 상기 소자분리막 사이에 개재되는 블로킹절연막을 포함한다.
상기 장치에 있어서, 상기 블로킹 절연막은 실리콘 산화막 보다 유전율이 높은 물질로 이루어진다. 상기 게이트 전극막은 금속함유막으로 이루어질 수 있다. 바람직하게는 상기 게이트 전극막은 폴리실리콘보다 높은 일함수를 가지는 물질로 이루어진다. 상기 소자분리막은 상기 전하트랩막의 상부면과 동일하거나 보다 높은 상부면을 가질 수 있다.
상기 반도체 기판은 셀 어레이 영역과 주변회로 영역을 포함할 수 있으며, 이때 상기 워드라인은 상기 셀 어레이 영역에 위치하며, 상기 장치는 상기 주변회로 영역의 상기 반도체 기판 상에 차례로 적층된 주변회로 게이트 절연막 및 주변회로 게이트 전극을 더 포함할 수 있다. 여기서 상기 주변회로 게이트 절연막은 상기 블로킹절연막 및 상기 터널 절연막 중에 적어도 하나를 포함하되 상기 전하트랩막을 포함하지 않는다.
상기 장치는 상기 셀 어레이 영역에서 상기 반도체 기판 상에 위치하며 상기 워드라인과 평행한 선택라인; 및 상기 선택라인과 상기 반도체 기판 사이에 개재되는 선택 게이트 절연막을 더 포함할 수 있다. 이때 상기 선택 게이트 절연막은 상기 블로킹절연막 및 상기 터널 절연막 중에 적어도 하나를 포함하되 상기 전하트랩막을 포함하지 않는다.
상기 장치는 상기 워드라인의 측벽을 덮는 스페이서를 더 포함할 수 있으며, 이때 상기 블로킹절연막, 상기 전하 트랩막 및 상기 터널 절연막은 상기 스페이서의 외측하단부와 정렬되는 측벽들을 가지며, 상기 블로킹 절연막은 상기 스페이서의 하부면과 접한다.
상기 장치는 상기 주변회로 게이트 전극의 측벽을 덮는 스페이서를 더 포함할 수 있으며, 이때 상기 주변회로 게이트 절연막은 상기 스페이서의 하부면과 접하며 상기 스페이서의 외측하단부와 정렬되는 측벽을 가진다.
상기 장치는 상기 선택라인의 측벽을 덮는 스페이서를 더 포함할 수 있으며, 상기 선택 게이트 절연막은 상기 스페이서의 하부면과 접하며 상기 스페이서의 외측하단부와 정렬되는 측벽을 가질 수 있다.
상기 전하트랩형 비휘발성 메모리 장치를 형성하는 방법은 반도체 기판 상에 터널 절연막과 전하 트랩막을 차례로 형성하는 단계; 상기 전하 트랩막, 상기 터널 절연막 및 상기 반도체 기판의 일 부분을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 채우는 소자분리막을 형성하는 단계; 상기 소자분리막이 형성된 상기 반도체 기판의 전면 상에 블로킹절연막을 형성하는 단계; 상기 블로킹 절연막 상에 게이트 전극막을 형성하는 단계; 상기 게이트 전극막을 패터닝하여 상기 블로킹절연막 상에 게이트 전극을 형성하는 단계; 및 상기 블로킹절연막, 상기 전하트랩막 및 상기 터널 절연막을 차례로 패터닝하여 차례로 적층된 터널 절연막 패턴, 전하트랩막 패턴 및 블로킹절연막 패턴을 형성하는 단계를 포함한다.
상기 방법에 있어서, 상기 전하 트랩막, 상기 터널 절연막 및 상기 반도체 기판의 일 부분을 식각하여 트렌치를 형성하는 단계 전에, 상기 전하트랩막 상에 보호막을 형성하는 단계; 및 상기 보호막 상에 평탄화저지막을 형성하는 단계를 더 포함할 수 있다. 여기서 상기 트렌치를 형성하는 단계는, 상기 평탄화저지막, 상기 보호막, 상기 전하 트랩막, 상기 터널절연막 및 상기 반도체 기판의 일 부분을 식각하는 단계를 포함할 수 있다.
상기 소자분리막을 형성하는 단계는, 상기 트렌치가 형성된 상기 반도체 기판의 전면 상에 절연막을 형성하여 상기 트렌치를 채우는 단계; 상기 절연막에 대해 평탄화 공정을 진행하여 상기 평탄화저지막을 노출시키는 동시에 상기 트렌치 안에 상기 평탄화저지막의 상부면과 동일한 높이를 가지는 임시 소자분리막을 형성하는 단계; 상기 임시 소자분리막의 상부를 일부 리세스하여 상기 평탄화저지막의 측면을 일부 노출시키는 동시에 상기 트렌치 안에 소자분리막을 형성하는 단계; 및 상기 보호막을 제거하는 단계를 포함할 수 있다.
상기 보호막을 제거하는 단계는 상기 소자분리막의 상부를 일부 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 반도체 기판은 셀 어레이 영역과 주변회로 영역을 포함할 수 있으며, 상기 방법은 상기 블로킹 절연막을 형성하는 단계 전에, 상기 주변회로 영역에서 상기 전하트랩막을 제거하는 단계를 더 포함할 수 있다.
상기 방법은 상기 블로킹절연막, 상기 전하트랩막 및 상기 터널 절연막을 차례로 패터닝하는 단계 전에, 상기 게이트 전극의 측벽을 덮는 스페이서를 형성하는 단계를 더 포함할 수 있다. 이때 상기 블로킹절연막, 상기 전하트랩막 및 상기 터널 절연막을 차례로 패터닝하여 차례로 적층된 터널 절연막 패턴, 전하트랩막 패턴 및 블로킹절연막 패턴을 형성하는 단계는 상기 스페이서와 상기 게이트 전극을 식각 마스크로 이용한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1 내지 도 7 및 도 9 내지 도 11은 본 발명의 일 실시예에 따른 전하트랩형 비휘발성 메모리 장치의 형성 방법을 순차적으로 나타내는 사시도들이다.
도 1을 참조하면, 구동영역과 메모리 영역을 포함하는 반도체 기판(1) 상에 터널 절연막(3)과 전하트랩막(5)을 차례로 형성한다. 상기 터널 절연막(3)은 열산화막으로 형성될 수 있다. 상기 터널 절연막(3)은 하프늄산화막, 알루미늄산화막, 하프늄알루미늄산화막, 및 지르코늄산화막과 같은 고유전물질막으로도 형성될 수 있다. 상기 전하트랩막(5)은 예를 들면 실리콘질화막(SixNy)으로 형성될 수 있다. 상기 실리콘질화막(SixNy)내에서 실리콘과 질소의 비율은 변화될 수 있다. 상기 전하트랩막(5)은 화학기상증착 방법등으로 형성될 수 있다. 상기 메모리 영역은 전하 트랩막이 필요한 트랜지스터들이 형성되는 영역으로, 즉 셀 메모리 트랜지스터(또는 워드라인)들이 형성되는 영역을 의미한다. 상기 구동영역은 전하트랩막을 필요로 하지 않는 트랜지스터들로서, 예를 들면 상기 셀 메모리 트랜지스터들을 구동하기 위한 구동트랜지스터들이 형성되는 영역일 수 있다. 상기 구동 영역은 주변회로 영역일 수 있다. 또는 상기 구동 영역은 낸드형 비휘발성 메모리 장치에서 스트링 선택 라인 또는 접지 선택 라인과 같은 선택 라인이 형성되는 영역일 수 있다.
도 2를 참조하면, 상기 전하트랩막(5) 상에 보호막(7)과 평탄화저지막(9)을 차례로 형성한다. 상기 평탄화저지막(9)은 후속에 형성되는 소자분리막과 식각 선택비를 가지는 물질로 형성되며 예를 들면 실리콘 질화막일 수 있다. 상기 보호막(7)은 상기 전하트랩막(5)을 보호하며 상기 평탄화저지막(9)과 상기 전하트랩막(5) 사이의 스트레스를 완하하는 역할을 한다. 상기 보호막(7)은 상기 전하트랩막(5)과 식각 선택비를 가지는 물질로 형성되며 예를 들면 MTO(Medium Temperature Oxide)로 형성될 수 있다.
도 3을 참조하면, 상기 평탄화 저지막(9) 상에 포토레지스트 패턴(미도시)을 형성한다. 상기 포토레지스트 패턴(미도시)을 식각마스크로 이용하여 상기 평탄화 저지막(9), 상기 보호막(7), 상기 전하트랩막(5), 상기 터널절연막(3) 및 상기 반도체 기판(1)의 일 부분을 차례대로 식각하여 트렌치(11)를 형성하는 동시에 차례로 형성된 터널 절연패턴(3a), 전하트랩패턴(5a), 보호막 패턴(7a) 및 평탄화저지패턴(9a)을 형성한다. 본 실시예에서는 상기 트렌치(11)는 구동영역과 메모리 영역을 가로질러 라인 형태로 형성되나 다양한 형태로 형성될 수 있음은 당업자에게 자 명한 것이다. 상기 트렌치(11)를 형성한 후에, 상기 포토레지스트 패턴(미도시)을 제거한다.
도 4를 참조하면, 상기 트렌치(11)가 형성된 상기 반도체 기판(1)의 전면 상에 소자분리막 형성용 절연막(미도시)을 형성하여 상기 트렌치(11)를 체운다. 상기 절연막(미도시)은 예를 들면 HDP(High Density Plasma) 산화막, USG(Undoped Silicate Glass)등 다양한 종류의 산화막으로 형성될 수 있다. 상기 절연막(미도시)을 형성하기 전에, 상기 트렌치(11)가 형성된 상기 반도체 기판(1)에 대해 열산화 공정을 진행하여 상기 트렌치(11) 형성에 따른 식각 손상을 치유하고 상기 트렌치(11)의 내벽에 콘포말한 열산화막을 형성할 수 있다. 상기 절연막(미도시)에 대해 평탄화 공정을 진행하여 상기 평탄화 저지 패턴(9a)을 노출시키는 동시에 상기 트렌치(11) 안에 임시소자분리막(13a)을 형성한다.
도 5를 참조하면, 상기 임시 소자분리막(13)의 상부를 일부 리세스하여 상기 평탄화저지 패턴(9a)의 측벽을 적어도 일부 노출시킨다. 이때 상기 평탄화저지 패턴(9a)의 측벽은 모두 노출될 수도 있으나, 상기 보호막 패턴(7a)의 측벽은 노출되지 않는다. 이로써 소자분리막(3a)이 형성된다.
도 5 및 6을 참조하면, 상기 평탄화저지 패턴(9a)를 제거하여 상기 보호막 패턴(7a)을 노출시킨다. 상기 평탄화저지 패턴(9a)이 실리콘질화막으로 형성될 경우 인산을 이용하여 제거될 수 있다. 그리고 노출된 상기 보호막 패턴(7a)을 제거한다. 상기 보호막 패턴(7a)과 상기 소자분리막(13a)이 동일한 산화막 계열의 물질로 형성될 경우, 상기 보호막 패턴(7a)을 제거할 때 상기 소자분리막(13a)의 상부 도 일부 제거된다. 이로써 형성되는 소자분리막(13b)은 상기 전하트랩 패턴(5a)의 상부면과 같거나 보다 높은 상부면을 가지도록 형성된다. 이로써, 후속의 장치 동작시, 활성 영역 가장자리에 전계가 집중되는 것을 막을 수 있어 누설전류등을 방지할 수 있다.
위와 같은 일련의 과정을 통해 소자분리막(13b)와 자기정렬된(self-aligned) 전하트랩 패턴(5a)이 형성된다.
도 7을 참조하면, 상기 소자분리막(13b)이 형성된 상기 반도체 기판(1) 상에 상기 구동영역은 노출시키나 상기 메모리 영역은 덮는 마스크 패턴(15)을 형성한다. 상기 마스크 패턴(15)은 예를 들면 포토레지스트 패턴일 수 있다. 상기 마스크 패턴(15)을 식각 마스크로 이용하여 상기 구동영역에 노출된 상기 전하트랩 패턴(5a)을 제거한다. 이로써 전하트랩 패턴(5b)은 상기 메모리 영역 상에만 남고 상기 터널 절연 패턴(3a)은 상기 구동영역에서 노출된다.
본 발명의 다른 실시예에 따르면 도 8과 같이 상기 마스크 패턴(15)을 식각마스크로 이용하여 상기 구동 영역에서 노출된 상기 터널 절연 패턴(3a)도 제거되어 상기 구동영역에서 상기 반도체 기판(1)이 노출될 수 있다.
도 7 및 9를 참조하면, 상기 구동영역에서 상기 터널 절연 패턴(3a)이 노출된 상태에서 상기 마스크 패턴(15)을 제거한다. 이로써 상기 메모리 영역에서 상기 전하트랩 패턴(5b)이 노출된다. 그리고 상기 반도체 기판(1)의 전면 상에 블로킹 절연막(17) 및 게이트 전극막(19)을 차례로 형성한다. 상기 블로킹 절연막(17)은 실리콘산화막보다 높은 유전율을 가지는 물질로서 예를 들면 하프늄산화막, 알루미 늄산화막, 하프늄알루미늄산화막, 및 지르코늄산화막과 같은 고유전물질로 형성된다. 상기 게이트 전극막(19)은 폴리실리콘보다 높은 일함수를 가지는 물질로서 예를 들면 금속함유막으로 형성될 수 있다. 예를 들면 상기 게이트 전극막(19)은 TaN, WN 및 W을 포함하는 그룹에서 선택되는 적어도 하나의 막으로 형성될 수 있다.
도 9 및 도 10을 참조하면, 상기 게이트 전극막(19) 상에 캐핑막 패턴(미도시)을 형성하고 이를 식각 마스크로 이용하여 상기 게이트 전극막(19)을 식각한다. 이로써 상기 구동영역 상에는 구동 게이트 라인(19b)이 형성되는 동시에 상기 메모리 영역 상에는 워드라인(19a)이 형성된다. 상기 구동 게이트 라인(19b)은 주변회로 게이트 전극, 스트링 선택 라인 또는 접지 선택 라인일 수 있다.
도 10 및 11을 참조하면, 상기 구동 게이트 라인(19b)과 상기 워드라인(19a)이 형성된 상기 반도체 기판(1)의 전면 상에 스페이서막(미도시)을 콘포말하게 형성하고 이방성 식각하여 상기 워드라인(19a)과 상기 구동 게이트 라인(19b)의 측벽을 각각 덮는 제 1 스페이서(21a)와 제 2 스페이서(21b)을 형성한다. 상기 스페이서(21a, 21b)들은 상기 캐핑막 패턴(미도시)의 측벽도 덮을 수 있다. 상기 라인들(19a, 19b)과 상기 스페이서들(21a, 21b)을 식각 마스크로 이용하여 상기 블로킹 절연막(17a), 상기 전하트랩 패턴(5b) 및 상기 터널 절연패턴(3a)을 식각하여 상기 각각의 라인들(19a, 19b)에 인접한 상기 반도체 기판(1)과 소자분리막(13b)을 노출시킨다. 이로써 상기 구동 영역에는 상기 구동 게이트 라인(19b)과 상기 제 2 스페이서(21b) 하부에서 차례로 적층된 터널 절연 패턴(3b)와 구동 블로킹 절연 패 턴(17b)을 포함하는 구동 게이트 절연막(23b)이 형성된다. 이와 동시에 상기 메모리 영역에는 상기 워드라인(19a)과 상기 제 1 스페이서(21a) 하부에서 터널절연 패턴(3b), 전하트랩 패턴(5c) 및 블로킹 절연 패턴(17a)을 포함하는 메모리 게이트 절연막(23a)이 형성된다. 상기 식각 공정에 의해 상기 블로킹 절연 패턴(17a, 17b)의 측벽이 일부 손상될 수 있다. 그러나, 블로킹 절연 패턴(17a, 17b)의 손상된 측벽은 상기 스페이서(21a, 21b)의 측벽과 접하는 반면에 상기 라인들(19a, 19b)과 이격되어 있으므로, 장치 구동시에 손상된 블로킹 절연 패턴(17a, 17b)의 측벽을 통해 브레이크 다운 전류는 것을 줄일 수 있다.
상기 구동 게이트 라인(19b)이 주변회로 게이트 전극일 경우, 상기 구동 게이트 절연막(23b)은 주변회로 게이트 절연막으로도 명명될 수 있다. 또는 상기 구동 게이트 라인(19b)이 스트링 선택 라인 또는 접지 선택 라인과 같은 선택 라인일 경우, 상기 구동 게이트 절연막(23b)은 선택 게이트 절연막으로도 명명될 수 있다.
도 11의 전하트랩형 비휘발성 메모리 장치를 살펴보면, 상기 메모리 영역에서 전하트랩 패턴들(5c)은 소자분리막들에 의해 서로 고립되며, 각각 해당되는 메모리 셀 트랜지스터들에 존재한다. 이로써, 상기 전하 트랩 패턴(5c)에 트랩되는 전하가 이웃하는 셀 트랜지스터의 전하트랩 패턴으로 이동하는 것을 막을 수 있으며 문턱 전압의 강하등을 방지할 수 있다. 또한, 상기 소자분리막(13b)은 상기 전하트랩 패턴(5c)의 상부면과 같거나 보다 높은 상부면을 가지도록 형성되므로, 후속의 장치 동작시, 활성 영역 가장자리에 전계가 집중되는 것을 막을 수 있어 누설전류등을 방지할 수 있다. 또한 상기 구동 영역에 위치하는 상기 구동 게이트 절연 막(23b)은 전하트랩 패턴(5c)을 포함하지 않으므로 상기 셀 메모리 셀 트랜지스터들을 프로그램할 때 구동 트랜지스터가 소프트 프로그램(soft program)되는 것을 방지할 수 있으며, 이로써 구동 트랜지스터가 저전압으로 구동될 수 있다. 도 11의 상기 구동 게이트 절연막(23b)은 터널 절연 패턴(3b)와 블로킹 절연 패턴(17b)의 이중막으로 형성되나, 도 8과 같이 터널 절연막(3a)이 상기 구동 영역에서 모두 제거되었을 경우에 상기 구동 게이트 절연막(23b)은 상기 블로킹 절연 패턴(17b)의 단일막으로 형성될 수 있다.
또한 상기 블로킹 절연 패턴(17b)이 고유전물질로 형성되며 상기 워드라인(19a)이 높은 일함수를 가지는 물질로 형성되므로 종래의 소노스 메모리 장치에서 발생하는 소거 오류등이 발생하지 않는다.
이로써 신뢰성 있는 전하트랩형 비휘발성 메모리 장치의 구현이 가능하다.
따라서, 본 발명에 따른 전하트랩형 비휘발성 메모리 장치 및 그 형성 방법에 따르면, 전하트랩 패턴들은 소자분리막들에 의해 서로 고립되며, 각각 해당되는 메모리 셀 트랜지스터들에 존재하므로써, 상기 전하 트랩 패턴에 트랩되는 전하가 이웃하는 셀 트랜지스터의 전하트랩 패턴으로 이동하는 것을 막을 수 있다. 또한, 상기 소자분리막은 상기 전하트랩 패턴의 상부면과 같거나 보다 높은 상부면을 가지도록 형성되므로, 후속의 장치 동작시, 활성 영역 가장자리에 전계가 집중되는 것을 막을 수 있어 누설전류등을 방지할 수 있다. 또한 상기 구동 영역에 위치하는 상기 구동 게이트 절연막은 전하트랩 패턴을 포함하지 않으므로 상기 셀 메모리 셀 트랜지스터들을 프로그램할 때 구동 트랜지스터가 소프트 프로그램(soft program)되는 것을 방지할 수 있으며, 이로써 구동 트랜지스터가 저전압으로 구동될 수 있다. 또한 블로킹 절연 패턴이 워드라인의 측벽을 덮는 스페이서를 식각마스크로 이용하여 형성되므로, 블로킹 절연 패턴의 측벽이 일부 식각손상될지라도 워드라인과 접하지 않아 브레이크 다운 전압의 강하등이 발생하지 않는다. 또한 블로킹 절연 패턴이 고유전물질로 형성되며 상기 워드라인이 높은 일함수를 가지는 물질로 형성되므로 종래의 소노스 메모리 장치에서 발생하는 소거 오류등이 발생하지 않는다. 이로써 신뢰성 있는 전하트랩형 비휘발성 메모리 장치의 구현이 가능하다.
Claims (21)
- 반도체 기판 상에 터널 절연막과 전하 트랩막을 차례로 형성하는 단계;상기 전하 트랩막, 상기 터널 절연막 및 상기 반도체 기판의 일 부분을 식각하여 트렌치를 형성하는 단계;상기 트렌치를 채우는 소자분리막을 형성하는 단계;상기 소자분리막이 형성된 상기 반도체 기판의 전면 상에 블로킹절연막을 형성하는 단계;상기 블로킹 절연막 상에 게이트 전극을 형성하는 단계; 및적어도 상기 블로킹절연막과 상기 전하트랩막을 차례로 패터닝하여 차례로 적층된 전하트랩막 패턴 및 블로킹절연막 패턴을 형성하는 단계를 포함하는 전하트랩형 비휘발성 메모리 장치의 형성 방법.
- 제 1 항에 있어서,상기 블로킹 절연막은 실리콘 산화막 보다 유전율이 높은 물질로 형성되는 것을 특징으로 하는 전하트랩형 비휘발성 메모리 장치의 형성 방법.
- 제 1 항에 있어서,상기 게이트 전극은 폴리실리콘보다 높은 일함수를 가지는 물질로 형성되는 것을 특징으로 하는 전하트랩형 비휘발성 메모리 장치의 형성 방법.
- 제 3 항에 있어서,상기 게이트 전극은 금속함유막으로 형성되는 것을 특징으로 하는 전하트랩형 비휘발성 메모리 장치의 형성 방법.
- 제 1 항에 있어서,상기 트렌치를 형성하는 단계 전에,상기 전하트랩막 상에 보호막을 형성하는 단계; 및상기 보호막 상에 평탄화저지막을 형성하는 단계를 더 포함하되,상기 트렌치를 형성하는 단계는, 상기 평탄화저지막, 상기 보호막, 상기 전하 트랩막, 상기 터널절연막 및 상기 반도체 기판의 일 부분을 식각하는 단계를 포함하는 것을 특징으로 하는 전하트랩형 비휘발성 메모리 장치의 형성 방법.
- 제 5 항에 있어서,상기 소자분리막을 형성하는 단계는,상기 트렌치가 형성된 상기 반도체 기판의 전면 상에 절연막을 형성하여 상기 트렌치를 채우는 단계;상기 절연막에 대해 평탄화 공정을 진행하여 상기 평탄화저지막을 노출시키는 동시에 상기 트렌치 안에 상기 평탄화저지막의 상부면과 동일한 높이를 가지는 임시 소자분리막을 형성하는 단계;상기 임시 소자분리막의 상부를 일부 리세스하여 상기 평탄화저지막의 측면을 일부 노출시키는 동시에 상기 트렌치 안에 소자분리막을 형성하는 단계; 및상기 평탄화저지막 및 상기 보호막을 제거하는 단계를 포함하는 것을 특징으로 하는 전하트랩형 비휘발성 메모리 장치의 형성 방법.
- 제 6 항에 있어서,상기 보호막을 제거하는 단계는 상기 소자분리막의 상부를 일부 제거하는 단계를 포함하는 것을 특징으로 하는 전하트랩형 비휘발성 메모리 장치의 형성 방법.
- 제 1 항에 있어서,상기 소자분리막은 상기 전하트랩막의 상부면과 동일하거나 보다 높은 상부면을 가지는 것을 특징으로 하는 전하트랩형 비휘발성 메모리 장치의 형성 방법.
- 제 1 항에 있어서,상기 반도체 기판은 셀 어레이 영역과 주변회로 영역을 포함하며,상기 블로킹 절연막을 형성하는 단계 전에, 상기 주변회로 영역에서 상기 전하트랩막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 전하트랩형 비휘발성 메모리 장치의 형성 방법.
- 제 1 항에 있어서,상기 블로킹절연막 및 상기 전하트랩막을 차례로 패터닝하는 단계 전에, 상기 게이트 전극의 측벽을 덮는 스페이서를 형성하는 단계를 더 포함하며,상기 블로킹절연막 및 상기 전하트랩막을 차례로 패터닝하여 차례로 적층된 전하트랩막 패턴 및 블로킹절연막 패턴을 형성하는 단계는 상기 스페이서와 상기 게이트 전극을 식각 마스크로 이용하는 것을 특징으로 하는 전하트랩형 비휘발성 메모리 장치의 형성 방법.
- 반도체 기판;상기 반도체 기판에 활성영역을 정의하는 소자분리막;상기 활성 영역 상에 터널절연막을 개재하여 형성되고, 상기 소자분리막에 의해서 서로 분리된 전하트랩 패턴들;상기 반도체 기판을 가로지르며 상기 소자분리막과 교차하는 워드라인; 및상기 워드라인과 상기 전하트랩 패턴들 사이 그리고 상기 워드라인과 상기 소자분리막 사이에 개재되는 블로킹절연막을 포함하는 전하트랩형 비휘발성 메모리 장치.
- 제 11 항에 있어서,상기 전하트랩패턴들은 상기 소자분리막의 일 측벽과 정렬되는 측벽을 가지는 것을 특징으로 하는 전하트랩형 비휘발성 메모리 장치.
- 제 11 항에 있어서,상기 블로킹 절연막은 상기 터널절연막 보다 유전율이 높은 물질로 이루어지는 것을 특징으로 하는 전하트랩형 비휘발성 메모리 장치.
- 제 11 항에 있어서,상기 워드라인은 폴리실리콘보다 높은 일함수를 가지는 물질로 이루어지는 것을 특징으로 하는 전하트랩형 비휘발성 메모리 장치.
- 제 14 항에 있어서,상기 워드라인은 금속함유막으로 이루어지는 것을 특징으로 하는 전하트랩형 비휘발성 메모리 장치.
- 제 11 항에 있어서,상기 소자분리막은 상기 전하트랩 패턴들의 상부면과 동일하거나 보다 높은 상부면을 가지는 것을 특징으로 하는 전하트랩형 비휘발성 메모리 장치.
- 제 11 항에 있어서,상기 반도체 기판은 셀 어레이 영역과 주변회로 영역을 포함하며,상기 워드라인은 상기 셀 어레이 영역에 위치하며,상기 주변회로 영역의 상기 반도체 기판 상에 차례로 적층된 주변회로 게이 트 절연막 및 주변회로 게이트 전극을 더 포함하되,상기 주변회로 게이트 절연막은 상기 블로킹절연막 및 상기 터널 절연막 중에 적어도 하나를 포함하되 상기 전하트랩 패턴들을 포함하지 않는 것을 특징으로 하는 전하트랩형 비휘발성 메모리 장치.
- 제 17 항에 있어서,상기 셀 어레이 영역에서 상기 반도체 기판 상에 위치하며 상기 워드라인과 평행한 선택라인; 및상기 선택라인과 상기 반도체 기판 사이에 개재되는 선택 게이트 절연막을 더 포함하되,상기 선택 게이트 절연막은 상기 블로킹절연막 및 상기 터널 절연막 중에 적어도 하나를 포함하되 상기 전하트랩 패턴들을 포함하지 않는 것을 특징으로 하는 전하트랩형 비휘발성 메모리 장치.
- 제 11 항에 있어서,상기 워드라인의 측벽을 덮는 스페이서를 더 포함하며,상기 블로킹절연막 및 상기 전하 트랩 패턴들은 상기 스페이서의 외측하단부와 정렬되는 측벽들을 가지며,상기 블로킹 절연막은 상기 스페이서의 하부면과 접하는 것을 특징으로 하는 전하트랩형 비휘발성 메모리 장치.
- 제 17 항에 있어서,상기 주변회로 게이트 전극의 측벽을 덮는 스페이서를 더 포함하되,상기 주변회로 게이트 절연막은 상기 스페이서의 하부면과 접하며 상기 스페이서의 외측하단부와 정렬되는 측벽을 가지는 것을 특징으로 하는 전하트랩형 비휘발성 메모리 장치.
- 제 18 항에 있어서,상기 선택라인의 측벽을 덮는 스페이서를 더 포함하되,상기 선택 게이트 절연막은 상기 스페이서의 하부면과 접하며 상기 스페이서의 외측하단부와 정렬되는 측벽을 가지는 것을 특징으로 하는 전하트랩형 비휘발성 메모리 장치.
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| US12/766,272 US7888219B2 (en) | 2006-04-26 | 2010-04-23 | Methods of forming charge-trap type non-volatile memory devices |
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100881136B1 (ko) | 2007-10-31 | 2009-02-02 | 주식회사 하이닉스반도체 | 향상된 리텐션 특성을 갖는 전하트랩소자의 제조방법 |
| KR101030298B1 (ko) | 2008-08-05 | 2011-04-20 | 주식회사 동부하이텍 | 스택 게이트형 플래쉬 메모리 소자의 제조 방법 |
| US8169018B2 (en) | 2009-10-09 | 2012-05-01 | Samsung Electronics Co., Ltd. | Non-volatile memory device |
| US8178408B2 (en) | 2009-01-05 | 2012-05-15 | Samsung Electronics Co., Ltd. | Methods of manufacturing charge trap-type non-volatile memory devices |
| US11744082B2 (en) | 2020-06-23 | 2023-08-29 | Samsung Electronics Co., Ltd. | Memory semiconductor devices comprising an anti-ferroelectric material |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100891407B1 (ko) * | 2007-08-20 | 2009-04-02 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 제조 방법 |
| US7816727B2 (en) * | 2007-08-27 | 2010-10-19 | Macronix International Co., Ltd. | High-κ capped blocking dielectric bandgap engineered SONOS and MONOS |
| JP2009206355A (ja) * | 2008-02-28 | 2009-09-10 | Toshiba Corp | 不揮発性半導体メモリ及び不揮発性半導体メモリの製造方法 |
| CN101587863B (zh) * | 2008-05-23 | 2011-03-23 | 中芯国际集成电路制造(上海)有限公司 | 用于基于sonos的快闪存储的多晶硅栅极蚀刻方法和器件 |
| JP2010219099A (ja) * | 2009-03-13 | 2010-09-30 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| KR101146872B1 (ko) * | 2009-05-21 | 2012-05-17 | 에스케이하이닉스 주식회사 | 불휘발성 메모리 소자의 제조 방법 |
| WO2018063356A1 (en) * | 2016-09-30 | 2018-04-05 | Intel Corporation | Memory devices with low power and high scalability |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030081896A (ko) * | 2002-04-15 | 2003-10-22 | 삼성전자주식회사 | 부유트랩형 비휘발성 메모리 소자 및 그 제조방법 |
| KR20030081623A (ko) * | 2002-04-12 | 2003-10-22 | 삼성전자주식회사 | 2비트 기입가능한 비휘발성 메모리 소자, 그 구동방법 및그 제조방법 |
| KR20060015182A (ko) * | 2004-08-13 | 2006-02-16 | 삼성전자주식회사 | 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의제조방법 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5970363A (en) * | 1997-12-18 | 1999-10-19 | Advanced Micro Devices, Inc. | Shallow trench isolation formation with improved trench edge oxide |
| US6019806A (en) * | 1998-01-08 | 2000-02-01 | Sees; Jennifer A. | High selectivity slurry for shallow trench isolation processing |
| KR100375235B1 (ko) | 2001-03-17 | 2003-03-08 | 삼성전자주식회사 | 에스.오.엔.오.에스 플래시 기억소자 및 그 형성 방법 |
| KR100395755B1 (ko) * | 2001-06-28 | 2003-08-21 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조방법 |
| US20030062567A1 (en) | 2001-09-28 | 2003-04-03 | Wei Zheng | Non volatile dielectric memory cell structure with high dielectric constant capacitive coupling layer |
| US6925007B2 (en) * | 2001-10-31 | 2005-08-02 | Sandisk Corporation | Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements |
| ITMI20022569A1 (it) * | 2002-12-05 | 2004-06-06 | Simicroelectronics S R L | Metodo di programmazione di una memoria a semiconduttore non-volatile programmabile elettronicamente |
| JP2004273738A (ja) | 2003-03-07 | 2004-09-30 | Seiko Epson Corp | 半導体装置の製造方法及びｏｎｏ膜の成膜方法 |
| JP4237561B2 (ja) * | 2003-07-04 | 2009-03-11 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| JP2005056889A (ja) * | 2003-08-04 | 2005-03-03 | Renesas Technology Corp | 半導体記憶装置およびその製造方法 |
| KR100578131B1 (ko) * | 2003-10-28 | 2006-05-10 | 삼성전자주식회사 | 비휘발성 기억 소자 및 그 형성 방법 |
| KR20050117443A (ko) | 2004-06-10 | 2005-12-14 | 삼성전자주식회사 | 부분 소노스 형 게이트를 갖는 플래시 메모리 소자의제조방법 |
| KR20060081623A (ko) | 2005-01-10 | 2006-07-13 | 황유섭 | 중력양수 자동장치 |
| JP2006351881A (ja) * | 2005-06-16 | 2006-12-28 | Toshiba Corp | 半導体記憶装置及び半導体記憶装置の製造方法 |
-
2006
- 2006-04-26 KR KR1020060037805A patent/KR100760633B1/ko active IP Right Grant
-
2007
- 2007-03-16 US US11/724,870 patent/US7732856B2/en active Active
-
2010
- 2010-04-23 US US12/766,272 patent/US7888219B2/en active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030081623A (ko) * | 2002-04-12 | 2003-10-22 | 삼성전자주식회사 | 2비트 기입가능한 비휘발성 메모리 소자, 그 구동방법 및그 제조방법 |
| KR20030081896A (ko) * | 2002-04-15 | 2003-10-22 | 삼성전자주식회사 | 부유트랩형 비휘발성 메모리 소자 및 그 제조방법 |
| KR20060015182A (ko) * | 2004-08-13 | 2006-02-16 | 삼성전자주식회사 | 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의제조방법 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100881136B1 (ko) | 2007-10-31 | 2009-02-02 | 주식회사 하이닉스반도체 | 향상된 리텐션 특성을 갖는 전하트랩소자의 제조방법 |
| KR101030298B1 (ko) | 2008-08-05 | 2011-04-20 | 주식회사 동부하이텍 | 스택 게이트형 플래쉬 메모리 소자의 제조 방법 |
| US8178408B2 (en) | 2009-01-05 | 2012-05-15 | Samsung Electronics Co., Ltd. | Methods of manufacturing charge trap-type non-volatile memory devices |
| KR101566921B1 (ko) | 2009-01-05 | 2015-11-09 | 삼성전자주식회사 | 전하 트랩형 비휘발성 메모리 장치의 제조방법 |
| US8169018B2 (en) | 2009-10-09 | 2012-05-01 | Samsung Electronics Co., Ltd. | Non-volatile memory device |
| US11744082B2 (en) | 2020-06-23 | 2023-08-29 | Samsung Electronics Co., Ltd. | Memory semiconductor devices comprising an anti-ferroelectric material |
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| US7732856B2 (en) | 2010-06-08 |
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