JP2018195718A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】スプリットゲート型のＭＯＮＯＳメモリのチャネル領域を有するフィンの周囲を囲む溝内に埋め込まれた素子分離領域の上面の高さのばらつきを抑え、これにより半導体装置の信頼性を向上させる。
【解決手段】メモリセル領域１Ａの半導体基板ＳＢの一部であって、半導体基板ＳＢ上に突出する複数のフィンＦＡ同士の間の溝Ｄ１内に埋め込まれた素子分離領域ＥＩ１を、溝Ｄ１の底面を覆う絶縁膜ＩＦ３と、絶縁膜ＩＦ３の上面を覆う窒化シリコン膜ＮＦとにより構成する。
【選択図】図２

Description

本発明は、半導体装置およびその製造方法に関し、特に、フィン型トランジスタを含む半導体装置に適用して有効な技術に関するものである。
動作速度が速く、リーク電流および消費電力の低減および微細化が可能な電界効果トランジスタとして、フィン型のトランジスタが知られている。フィン型のトランジスタ（ＦＩＮＦＥＴ：Fin Field Effect Transistor）は、例えば、基板上に形成された半導体層のパターンをチャネル層として有し、当該パターン上を跨ぐように形成されたゲート電極を有する半導体素子である。
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタのしきい値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜を言い、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルがある。
特許文献１（特開２０１３−４２０６７号公報）には、フィン型のトランジスタの形成工程において、フィン同士の間の溝内に酸化シリコン膜（ライナー膜）を形成した後、当該溝内にＰＳＺ（ポリシラザン）膜を塗布し、続いて、ＰＳＺ膜を窒化および酸化し、これにより形成されたＳｉＯＮ膜と上記酸化シリコン膜とにより素子分離領域を構成することが記載されている。
特開２０１３−４２０６７号公報
ＦＩＮＦＥＴによりＭＯＮＯＳ型のメモリセルを形成する場合、当該メモリセルの製造工程では、フィンの周囲の素子分離領域の上面の位置が加工工程および洗浄工程によりばらつきやすい。このため、素子分離領域の上面の位置のばらつきにより、メモリセルを構成するゲート電極などの加工が困難になる問題、素子分離領域上における層間絶縁膜の埋め込み不良が発生しやすくなる問題などが生じる。
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置は、ＭＯＮＯＳ型のメモリセルを構成するＦＩＮＦＥＴが形成されたフィンの周囲の溝内に埋め込まれた素子分離領域を、溝の底面側から順に積層された酸化シリコン膜および窒化シリコン膜により構成するものである。
本願において開示される一実施の形態によれば、半導体装置の信頼性を向上させることができる。
本発明の実施の形態である半導体装置を示す平面図である。 本発明の実施の形態である半導体装置を示す、図１のＡ−Ａ線、Ｂ−Ｂ線およびＣ−Ｃ線における断面図である。 本発明の実施の形態である半導体装置を示す、図１のＤ−Ｄ線、Ｅ−Ｅ線およびＦ−Ｆ線における断面図である。 本発明の実施の形態である半導体装置を示す、図１のＧ−Ｇ線、Ｈ−Ｈ線における断面図である。 本発明の実施の形態である半導体装置を示す斜視図である。 本発明の実施の形態である半導体装置の製造工程を説明する断面図である。 図６に続く半導体装置の製造工程を説明する断面図である。 図７に続く半導体装置の製造工程を説明する断面図である。 図８に続く半導体装置の製造工程を説明する断面図である。 図９に続く半導体装置の製造工程を説明する断面図である。 図１０に続く半導体装置の製造工程を説明する断面図である。 図１１に続く半導体装置の製造工程を説明する断面図である。 図１２に続く半導体装置の製造工程を説明する断面図である。 図１３に続く半導体装置の製造工程を説明する断面図である。 図１４に続く半導体装置の製造工程を説明する断面図である。 図１５に続く半導体装置の製造工程を説明する断面図である。 図１６に続く半導体装置の製造工程を説明する断面図である。 図１７に続く半導体装置の製造工程を説明する断面図である。 図１８に続く半導体装置の製造工程を説明する断面図である。 図１９に続く半導体装置の製造工程を説明する断面図である。 図２０に続く半導体装置の製造工程を説明する断面図である。 図２１に続く半導体装置の製造工程を説明する断面図である。 図２２に続く半導体装置の製造工程を説明する断面図である。 図２３に続く半導体装置の製造工程を説明する断面図である。 図２４に続く半導体装置の製造工程を説明する断面図である。 図２５に続く半導体装置の製造工程を説明する断面図である。 図２６に続く半導体装置の製造工程を説明する断面図である。 図２７に続く半導体装置の製造工程を説明する断面図である。 スプリットゲート型のメモリセルの動作電圧を説明するための表である。 比較例である半導体装置を示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
＜半導体装置の構造について＞
以下に、図１〜図５を用いて、本実施の形態の半導体装置の構造を説明する。図１は、本実施の形態である半導体装置を示す平面図である。図２〜図４は、本実施の形態の半導体装置を示す断面図である。図５は、本実施の形態の半導体装置を構成するメモリセルを示す斜視図である。
図２には、図１のＡ−Ａ線、Ｂ−Ｂ線およびＣ−Ｃ線における断面を示している。図３には、図１のＤ−Ｄ線、Ｅ−Ｅ線およびＦ−Ｆ線における断面を示している。図４には、図１のＧ−Ｇ線およびＨ−Ｈ線における断面を示している。図２は、半導体基板の上部のフィンの延在方向およびトランジスタのゲート長方向に沿う断面であり、図３および図４は、フィン上のゲート電極の延在方向に沿う断面である。図１および図５では、ソース・ドレイン領域、層間絶縁膜の図示を省略している。また、図１では各ゲート電極上のシリサイド層の図示を省略している。また、図５では、メモリセル領域１Ａのみを示し、サイドウォールの図示を省略している。
本実施の形態の半導体装置は、同一半導体基板上に、２つのＦＩＮＦＥＴ（制御トランジスタおよびメモリトランジスタ）からなるスプリットゲート型のメモリセルと、低耐圧のｎ型のＦＩＮＦＥＴと、高耐圧のｎ型トランジスタとを搭載したものである。ここでは、各トランジスタをｎ型トランジスタとして形成する場合について説明するが、以下に説明するトランジスタのそれぞれは、ｐ型のトランジスタであってもよい。ｐ型のトランジスタを形成する場合は、以下に説明するトランジスタを構成する各領域に導入する不純物の導電型を異なるものに変更すればよい。
図１〜図４に示すように、メモリセルはメモリセル領域１Ａに配置され、低耐圧のＦＩＮＦＥＴはロジック領域１Ｂに配置され、高耐圧のＦＩＮＦＥＴはＩ／Ｏ領域１Ｃに形成されている。メモリセル領域１Ａ、ロジック領域１ＢおよびＩ／Ｏ領域１Ｃは、平面視において互いに重ならない領域である。
メモリセル領域１Ａは、スプリットゲート型のメモリセル（不揮発性記憶素子）がアレイ状に並んで複数配置された領域である。ロジック領域１Ｂは、周辺回路（ロジック回路）を構成する低耐圧トランジスタが形成された領域である。Ｉ／Ｏ領域１Ｃは、例えば半導体装置である半導体チップとその外部との間で電力の入出力を行うための回路が形成された領域であり、当該回路を構成する高耐圧トランジスタが形成された領域である。また、Ｉ／Ｏ領域１Ｃに形成された高耐圧トランジスタは、例えば上記メモリセルに比較的高い電圧を印加するために用いられる回路を構成している。低耐圧トランジスタは、高耐圧トランジスタに比べて高い動作速度を求められ、かつ、低い電圧で駆動するトランジスタである。
本願でいうトランジスタは、いずれもＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）、つまりＭＩＳ型の電界効果トランジスタであり、いずれのトランジスタも、フィンの表面をチャネル領域として有するＦＩＮＦＥＴ（フィントランジスタ）である。
図１〜図４のメモリセル領域１Ａに示すように、メモリセル（不揮発性記憶素子）ＭＣは、半導体基板ＳＢの一部であって、半導体基板ＳＢの上部に形成された板状のフィンＦＡの上部に形成されている。また、図１〜図３のロジック領域１Ｂに示すように、低耐圧のＦＩＮＦＥＴであるトランジスタＱ１は、半導体基板ＳＢの一部であって、半導体基板ＳＢの上部に形成された板状のフィンＦＢの上部に形成されている。また、図１〜図３のＩ／Ｏ領域１Ｃに示すように、高耐圧のＦＩＮＦＥＴであるトランジスタＱ２は、半導体基板ＳＢの一部であって、半導体基板ＳＢの上部に形成された板状のフィンＦＣの上部に形成されている。
図３に示すメモリセル領域１ＡのＤ−Ｄ断面は、メモリセルＭＣのメモリゲート電極ＭＧおよびＯＮＯ膜ＯＮを含む断面である。また、図４に示すメモリセル領域１ＡのＧ−Ｇ断面は、メモリセルＭＣの制御ゲート電極ＣＧを含む断面であり、図４に示すメモリセル領域１ＡのＨ−Ｈ断面は、メモリセルＭＣのソース・ドレイン領域を含む断面である。ただし、図４のＨ−Ｈ断面では、ソース・ドレイン領域の図示を省略している。
フィンＦＡ、ＦＢおよびＦＣのそれぞれは、半導体基板ＳＢの主面に沿うｘ方向（図１参照）に沿って延在する半導体層のパターンであって、ｘ方向に対して直交し、半導体基板ＳＢの主面に沿うｙ方向（図１参照）におけるフィンＦＡ、ＦＢおよびＦＣのそれぞれの幅は、ｘ方向のＦＡ、ＦＢおよびＦＣのそれぞれの幅に比べて著しく小さい。半導体基板ＳＢは、例えば単結晶シリコンからなる。
フィンＦＡ、ＦＢおよびＦＣのそれぞれは、ｙ方向に複数並んで配置されている。図１、図３および図４では、ｙ方向に並ぶフィンＦＡを２つのみ示しているが、フィンＦＡはｙ方向においてさらに多く並んで配置されていてもよい。図１に示すフィンＦＢ、ＦＣについても同様である。また、図示はしていないが、メモリセル領域１Ａでは、ｘ方向においても複数のフィンＦＡが並んで配置されていてもよいし、長さ、幅、および、高さを有する突出部であれば、その形状は問わない。例えば、平面視において蛇行するパターンも含まれる。また、フィンＦＡの並び方も問わない。ロジック領域１ＢおよびＩ／Ｏ領域１Ｃにおける複数のフィンＦＢ、ＦＣの配置も同様である。
また、図１のメモリセル領域１Ａでは、１つのフィンＦＡの上部において、ｘ方向に並ぶ２つのメモリセルＭＣを図示しているが、実際には、１つのフィンＦＡの上部には、さらに多くのメモリセルＭＣがｘ方向に並んで形成される。このことは、フィンＦＢ上のトランジスタＱ１およびフィンＦＣ上のトランジスタＱ２についても同様である。
複数のフィンＦＡ同士の間には、半導体基板ＳＢの上面に形成された溝Ｄ１が形成されている。複数のフィンＦＢ同士の間には、半導体基板ＳＢの上面に形成された溝Ｄ２が形成されている。複数のフィンＦＣ同士の間には、半導体基板ＳＢの上面に形成された溝Ｄ３が形成されている。フィンＦＡの側面は、溝Ｄ１の側面を構成している。また、フィンＦＢの側面は、溝Ｄ２の側面を構成している。また、フィンＦＣの側面は、溝Ｄ３の側面を構成している。
図２および図３に示すように、素子分離領域（素子分離部）ＥＩ１は、溝Ｄ１を埋め込む絶縁膜である。ただし、素子分離領域ＥＩ１は溝Ｄ１を完全に埋め込んではおらず、素子分離領域ＥＩ１の上面上には、フィンＦＡの一部が突出している。素子分離領域ＥＩ１は、溝Ｄ１に埋め込まれた絶縁膜ＩＦ３と、絶縁膜ＩＦ３上において溝Ｄ１内に埋め込まれた絶縁膜である窒化シリコン膜ＮＦと、窒化シリコン膜ＮＦおよびフィンＦＡの間に介在する絶縁膜ＯＦとにより構成されている。絶縁膜ＩＦ３および絶縁膜ＯＦのそれぞれは、例えば酸化シリコン膜からなる。絶縁膜ＯＦおよび窒化シリコン膜ＮＦのそれぞれの下面は、絶縁膜ＩＦ３の上面に接しており、窒化シリコン膜ＮＦの上面と絶縁膜ＯＦの上面とは、互いに略同一の平面に存在する。
半導体基板ＳＢの主面に沿う方向において、素子分離領域ＥＩ１の上面は、ほぼ全て窒化シリコン膜ＮＦの上面により構成されている。つまり、当該方向において、窒化シリコン膜ＮＦの上面の幅は、絶縁膜ＯＦの上面の当該方向における幅に対し非常に大きい。すなわち、素子分離領域ＥＩ１の上面の面積のうち、窒化シリコン膜ＮＦの上面の面積は、絶縁膜ＯＦの上面の面積より大きい。なお、図１〜図４では、絶縁膜ＯＦと絶縁膜ＩＦ３とを一体の膜として示し、絶縁膜ＯＦと絶縁膜ＩＦ３との境界の図示を省略している。
また、素子分離領域ＥＩ２は、溝Ｄ２を埋め込む絶縁膜である。ただし、素子分離領域ＥＩ２は溝Ｄ２を完全に埋め込んではおらず、素子分離領域ＥＩ２の上面上には、フィンＦＢの一部が突出している。素子分離領域ＥＩ２は、例えば酸化シリコン膜からなる。素子分離領域ＥＩ３は、溝Ｄ３を埋め込む絶縁膜である。ただし、素子分離領域ＥＩ３は溝Ｄ３を完全に埋め込んではおらず、素子分離領域ＥＩ３の上面上には、フィンＦＣの一部が突出している。素子分離領域ＥＩ３は、例えば酸化シリコン膜からなる。素子分離領域ＥＩ１〜ＥＩ３のそれぞれは、ＳＴＩ（Shallow Trench Isolation）構造を有している。
本願では、メモリセル領域１Ａの半導体基板ＳＢの一部を構成するパターンであって、素子分離領域ＥＩ１から露出し、ｘ方向に延在する上層パターンと、当該上層パターンの直下において、当該上層パターン側から溝Ｄ１の底部まで達する下層パターンとを含む板状の半導体層をフィンＦＡと呼ぶ。同様に、ロジック領域１Ｂの半導体基板ＳＢの一部を構成するパターンであって、素子分離領域ＥＩ２から露出し、ｘ方向に延在する上層パターンと、当該上層パターンの直下において、当該上層パターン側から溝Ｄ２の底部まで達する下層パターンとを含む板状の半導体層をフィンＦＢと呼ぶ。同様に、Ｉ／Ｏ領域１Ｃの半導体基板ＳＢの一部を構成するパターンであって、素子分離領域ＥＩ３から露出し、ｘ方向に延在する上層パターンと、当該上層パターンの直下において、当該上層パターン側から溝Ｄ３の底部まで達する下層パターンとを含む板状の半導体層をフィンＦＣと呼ぶ。
すなわち、フィンとは、各溝の底面である半導体基板の上面から、半導体基板の上方へ突出する半導体パターンであり、例えば図１のｘ方向に延在する突出部である。図示は省略しているが、フィンＦＡ、ＦＢおよびＦＣのそれぞれの上面には、ｐ型の不純物（例えばＢ（ホウ素））を含むｐ型ウェルが、後述するソース・ドレイン領域に比べて深く形成されている。
図１〜図５に示すように、ｙ方向に並ぶ複数のフィンＦＡの直上には、それらのフィンＦＡを跨ぐように、ｙ方向に延在する制御ゲート電極ＣＧおよびｙ方向に延在するメモリゲート電極ＭＧが形成されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、ｙ方向に並ぶ複数のフィンＦＡ同士の間の素子分離領域ＥＩ１の直上においても延在している。
図２および図４に示すように、制御ゲート電極ＣＧは、フィンＦＡ上にゲート絶縁膜ＧＩ１を介して形成されている。図４に示すように、素子分離領域ＥＩ１上のフィンＦＡの側面には、ゲート絶縁膜ＧＩ１を介して制御ゲート電極ＣＧが形成されている。メモリセル領域１Ａのゲート絶縁膜ＧＩ１は、素子分離領域ＥＩ１から露出するフィンＦＡの上面および側面を覆っており、例えば酸化シリコン膜からなる。制御ゲート電極ＣＧは、例えばポリシリコン膜からなる。
図１および図２に示すように、ｘ方向における制御ゲート電極ＣＧの一方の側面はサイドウォールＳＷにより覆われ、他方の側面には、ＯＮＯ（Oxide-Nitride-Oxide）膜ＯＮを介してメモリゲート電極ＭＧが形成されている。ＯＮＯ膜ＯＮは、半導体基板ＳＢ側および制御ゲート電極ＣＧ側から順に酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ２を積層した積層膜であり、メモリゲート電極ＭＧは、例えばポリシリコン膜からなる。窒化シリコン膜Ｎ１はトラップ性絶縁膜（電荷蓄積膜、電荷保持膜）である。メモリセルＭＣの動作により窒化シリコン膜Ｎ１の電荷蓄積状態を変化させることでメモリセルＭＣのしきい値電圧を変化させることができる。
図２、図３および図５に示すように、メモリゲート電極ＭＧは、フィンＦＡ上にＯＮＯ膜ＯＮを介して形成されている。すなわち、ＯＮＯ膜ＯＮは、フィンＦＡの上面と、制御ゲート電極ＣＧの側面とに沿って連続的に形成されたＬ字型の断面を有する。メモリゲート電極ＭＧは、ＯＮＯ膜ＯＮにより制御ゲート電極ＣＧおよびフィンＦＡから絶縁されている。
図２に示すように、ｘ方向におけるメモリゲート電極ＭＧの側面であって、ＯＮＯ膜ＯＮと接していない方の側面は、サイドウォールＳＷにより覆われている。サイドウォールＳＷは、例えば窒化シリコン膜若しくは酸化シリコン膜またはそれらの積層膜からなる。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面には、シリサイド層Ｓ１が形成されている。シリサイド層Ｓ１は、例えばＮｉＳｉ（ニッケルシリサイド）またはＣｏＳｉ（コバルトシリサイド）からなる。シリサイド層Ｓ１は、制御ゲート電極ＣＧの上面およびメモリゲート電極ＭＧの上面のそれぞれに対し接続されるコンタクトプラグ（図示しない）と、制御ゲート電極ＣＧまたはメモリゲート電極ＭＧとの接続抵抗を低減するために設けられている。
また、ロジック領域１ＢおよびＩ／Ｏ領域１Ｃにおいて、層間絶縁膜ＩＬ、ゲート電極Ｇ１、Ｇ２およびサイドウォールＳＷのそれぞれの上には絶縁膜ＩＦ８が形成されている。絶縁膜ＩＦ８は、例えば酸化シリコン膜からなる。
メモリセル領域１ＡのフィンＦＡの直上には、ＯＮＯ膜ＯＮを介して互いに隣接する制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含むパターンがｘ方向に並んで一対形成されている。当該一対のパターンは互いに離間しており、当該一対のパターンを構成する２つの制御ゲート電極ＣＧ同士の対向する面には、メモリゲート電極ＭＧが隣接している。
ｘ方向における当該パターンの横の両側のフィンＦＡの上面には、一対のソース・ドレイン領域が形成されている。ソース・ドレイン領域のそれぞれは、ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））が導入された２つのｎ型半導体領域、つまりエクステンション領域ＥＸおよび拡散層ＤＦにより構成されている。エクステンション領域ＥＸは、拡散層ＤＦよりもｎ型不純物の濃度が低い領域である。ここでは、拡散層ＤＦはエクステンション領域ＥＸよりも深く形成されている。また、エクステンション領域ＥＸは、隣接する拡散層ＤＦよりも、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの直下のフィンＦＡの上面に近い位置に配置されている。このように、当該ソース・ドレイン領域は、不純物濃度が低いエクステンション領域ＥＸと、不純物濃度が高い拡散層ＤＦとを含むＬＤＤ（Lightly Doped Drain）構造を有している。
制御ゲート電極ＣＧと、当該制御ゲート電極ＣＧの両側のフィンＦＡの上面に形成された一対のソース・ドレイン領域とは、ＭＩＳＦＥＴ構造の第１トランジスタ（制御トランジスタ）を構成している。また、メモリゲート電極ＭＧと、当該メモリゲート電極ＭＧの両側のフィンＦＡの上面に形成された一対のソース・ドレイン領域とは、ＭＩＳＦＥＴ構造の第２トランジスタ（メモリトランジスタ）を構成している。本実施の形態の１つのメモリセルＭＣは、互いにソース・ドレイン領域を共有する第１トランジスタと第２トランジスタとにより構成されている。すなわち、メモリセルＭＣは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ＯＮＯ膜ＯＮ、制御ゲート電極ＣＧの近傍のドレイン領域、および、メモリゲート電極ＭＧの近傍のソース領域を有している。
１つのフィンＦＡ上には、２つのメモリセルＭＣが形成されている。当該２つのメモリセルＭＣは、互いのソース領域を共有している。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれに覆われたフィンＦＡの上面および側面は、メモリセルＭＣの動作時にチャネルが形成されるチャネル領域を含んでいる。メモリセルＭＣは、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリである。互いに隣り合う制御ゲート電極ＣＧおよびメモリゲート電極ＭＧと、ＯＮＯ膜ＯＮとを備えた本実施の形態のメモリセルＭＣは、スプリットゲート型のＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）メモリである。
また、図１〜図３に示すように、ロジック領域１Ｂにおいて、ｙ方向に並ぶ複数のフィンＦＢの直上には、それらのフィンＦＢを跨ぐように、ｙ方向に延在するゲート電極Ｇ１が形成されている。図２および図３に示すように、ゲート電極Ｇ１は、フィンＦＢ上および素子分離領域ＥＩ２上にゲート絶縁膜ＧＩ２を介して形成されている。図３に示すように、素子分離領域ＥＩ２上のフィンＦＢの側面には、ゲート絶縁膜ＧＩ２を介してゲート電極Ｇ１が形成されている。ゲート絶縁膜ＧＩ２は、素子分離領域ＥＩ２から露出するフィンＦＢの上面および側面、並びに素子分離領域ＥＩ２の上面を覆っている。
また、図２に示すように、ゲート絶縁膜ＧＩ２は、ゲート電極Ｇ１の底面および両側の側面を連続的に覆っている。つまり、ゲート電極Ｇ１は、その上面以外の面をゲート絶縁膜ＧＩ２により囲まれている。なお、図示はしていないが、ゲート絶縁膜ＧＩ２とフィンＦＢとの間に、ゲート絶縁膜の一部として例えば酸化シリコン膜が形成されていてもよい。ゲート絶縁膜ＧＩ２には、例えば酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができる。ゲート絶縁膜ＧＩ２は、酸化シリコン膜よりも誘電率が高い、いわゆるｈｉｇｈ−ｋ膜である。
ゲート電極Ｇ１は、例えばＡｌ（アルミニウム）膜からなる。また、ゲート電極Ｇ１は、例えば、半導体基板ＳＢ上に順に積層されたチタンアルミニウム（ＴｉＡｌ）膜およびアルミニウム（Ａｌ）膜からなる積層構造を有していてもよい。つまり、ゲート電極Ｇ１はメタルゲート電極である。
図１および図２に示すように、ｘ方向におけるゲート電極Ｇ１の両側の側面のそれぞれはサイドウォールＳＷにより覆われている。ゲート電極Ｇ１の上面には、シリサイド層Ｓ１は形成されていない。ゲート電極Ｇ１と、その上のコンタクトプラグ（図示しない）とを接続する場合、金属膜からなるゲート電極Ｇ１はシリコン膜に比べて低抵抗であるため、シリサイド層Ｓ１を介さずともゲート電極Ｇ１とコンタクトプラグとをオーミックに接続することができる。ロジック領域１ＢのフィンＦＢの直上には、ゲート電極Ｇ１がｘ方向に並んで一対形成されている。当該一対のゲート電極Ｇ１は互いに離間している。
ｘ方向におけるゲート電極Ｇ１の横の両側のフィンＦＢの上面には、一対のソース・ドレイン領域が形成されている。ソース・ドレイン領域のそれぞれは、メモリセル領域１Ａのソース・ドレイン領域と同様に、ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））が導入された２つのｎ型半導体領域、つまりエクステンション領域ＥＸおよび拡散層ＤＦにより構成されている。なお、メモリセル領域１Ａのソース・ドレイン領域は、ロジック領域１Ｂのソース・ドレイン領域よりも、不純物濃度が大きい。
ゲート電極Ｇ１と、当該ゲート電極Ｇ１の両側のフィンＦＢの上面に形成された一対のソース・ドレイン領域とは、ＭＩＳＦＥＴ構造を有する低耐圧なトランジスタＱ１を構成している。１つのフィンＦＢ上には、２つのトランジスタＱ１が形成されている。ゲート電極Ｇ１の直下のフィンＦＢの上面は、トランジスタＱ１の動作時にチャネルが形成されるチャネル領域を含んでいる。当該２つのトランジスタＱ１は、互いが有する一対のソース・ドレイン領域のうちの一方を共有している。
また、図１〜図３に示すように、Ｉ／Ｏ領域１Ｃにおいて、ｙ方向に並ぶ複数のフィンＦＣの直上には、それらのフィンＦＣを跨ぐように、ｙ方向に延在するゲート電極Ｇ２が形成されている。図２および図３に示すように、ゲート電極Ｇ２は、フィンＦＣ上および素子分離領域ＥＩ３上にゲート絶縁膜ＧＩ３を介して形成されている。図３に示すように、素子分離領域ＥＩ３上のフィンＦＣの側面には、ゲート絶縁膜ＧＩ３を介してゲート電極Ｇ２が形成されている。ゲート絶縁膜ＧＩ３は、素子分離領域ＥＩ３から露出するフィンＦＣの上面および側面、並びに素子分離領域ＥＩ３の上面を覆っている。
また、図２に示すように、ゲート絶縁膜ＧＩ３は、ゲート電極Ｇ２の底面および両側の側面を連続的に覆っている。つまり、ゲート電極Ｇ２は、その上面以外の面をゲート絶縁膜ＧＩ３により囲まれている。ゲート絶縁膜ＧＩ３は、ゲート電極Ｇ２の底面および両側の側面を連続的に覆うｈｉｇｈ−ｋ膜ＨＫと、ｈｉｇｈ−ｋ膜ＨＫの下面およびフィンＦＡの相互間に介在する絶縁膜ＩＦ４とからなる積層膜である。絶縁膜ＩＦ４は例えば酸化シリコン膜からなり、ゲート絶縁膜ＧＩ１、ＧＩ２のいずれよりも大きい膜厚を有している。ｈｉｇｈ−ｋ膜ＨＫには、例えば酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができる。ｈｉｇｈ−ｋ膜ＨＫは、酸化シリコン膜よりも誘電率が高い。
ゲート電極Ｇ２は、例えばＡｌ（アルミニウム）膜からなる。また、ゲート電極Ｇ２は、例えば、半導体基板ＳＢ上に順に積層されたチタンアルミニウム（ＴｉＡｌ）膜およびアルミニウム（Ａｌ）膜からなる積層構造を有していてもよい。つまり、ゲート電極Ｇ２はメタルゲート電極である。
図１および図２に示すように、ｘ方向におけるゲート電極Ｇ２の両側の側面のそれぞれはサイドウォールＳＷにより覆われている。ゲート電極Ｇ２の上面には、シリサイド層Ｓ１は形成されていない。Ｉ／Ｏ領域１ＣのフィンＦＣの直上には、ゲート電極Ｇ２がｘ方向に並んで一対形成されている。当該一対のゲート電極Ｇ２は互いに離間している。ゲート電極Ｇ２のゲート長は、ゲート電極Ｇ１のゲート長よりも大きい。
ｘ方向におけるゲート電極Ｇ２の横の両側のフィンＦＣの上面には、一対のソース・ドレイン領域が形成されている。ソース・ドレイン領域のそれぞれは、メモリセル領域１Ａのソース・ドレイン領域と同様に、ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））が導入された２つのｎ型半導体領域、つまりエクステンション領域ＥＸおよび拡散層ＤＦにより構成されている。なお、メモリセル領域１Ａのソース・ドレイン領域は、Ｉ／Ｏ領域１Ｃのソース・ドレイン領域よりも、不純物濃度が大きい。
ゲート電極Ｇ２と、当該ゲート電極Ｇ２の両側のフィンＦＣの上面に形成された一対のソース・ドレイン領域とは、ＭＩＳＦＥＴ構造を有する低耐圧なトランジスタＱ２を構成している。１つのフィンＦＣ上には、２つのトランジスタＱ２が形成されている。ゲート電極Ｇ２の直下のフィンＦＣの上面は、トランジスタＱ２の動作時にチャネルが形成されるチャネル領域を含んでいる。当該２つのトランジスタＱ２は、互いが有する一対のソース・ドレイン領域のうちの一方を共有している。
なお、ここではメモリセル領域１Ａ、ロジック領域１ＢおよびＩ／Ｏ領域１Ｃにおいてソース・ドレイン領域を構成する拡散層ＤＦが各フィンの表面に形成された場合について説明したが、これらの拡散層ＤＦは、素子分離領域ＥＩ１〜ＥＩ３のそれぞれの上であって各フィンの表面に接して形成されたエピタキシャル成長層内に形成されていてもよい。
本願では、フィンＦＡの一部をチャネル領域として有し、フィンＦＡの上部に形成された上記の第１トランジスタ、第２トランジスタ、トランジスタＱ１およびＱ２を、ＦＩＮＦＥＴと呼ぶ。メモリセルＭＣを構成する第１トランジスタおよび第２トランジスタは、ロジック回路を構成する低耐圧のトランジスタＱ１に比べ、高い電圧で駆動するトランジスタであるため、トランジスタＱ１に比べて高い耐圧性能が求められる。
素子分離領域ＥＩ１〜ＥＩ３のそれぞれの上面、並びに、フィンＦＡ、ＦＢ、ＦＣおよびサイドウォールＳＷのそれぞれの側面は、層間絶縁膜ＩＬにより覆われている。つまり、層間絶縁膜ＩＬは、素子分離領域ＥＩ１〜ＥＩ３のそれぞれの上において、溝Ｄ１〜Ｄ３のそれぞれの内側に埋め込まれている。層間絶縁膜ＩＬは、例えば主に酸化シリコン膜からなる。なお、図示は省略しているが、層間絶縁膜ＩＬと素子分離領域ＥＩ１〜ＥＩ３のそれぞれの上面、並びに、フィンＦＡ、ＦＢ、ＦＣおよびサイドウォールＳＷのそれぞれの側面との間には、薄い絶縁膜（ライナー膜）が形成されており、当該絶縁膜は、例えば窒化シリコン膜からなる。層間絶縁膜ＩＬ、サイドウォールＳＷ、ゲート電極Ｇ１、Ｇ２、ＯＮＯ膜ＯＮ、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面は、略同一の平面において平坦化されている。
図示はしていないが、層間絶縁膜ＩＬ、メモリセルＭＣ、トランジスタＱ１およびＱ２のそれぞれの上部は、層間絶縁膜により覆われている。また、図示はしていないが、層間絶縁膜ＩＬと、層間絶縁膜ＩＬ上の当該層間絶縁膜とを貫通する複数のコンタクトプラグが形成されており、コンタクトプラグは、ゲート電極Ｇ１、Ｇ２、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび各ソース・ドレイン領域に電気的に接続されている。また、コンタクトプラグ上には配線（図示しない）が形成されている。
ここで、本実施の形態の半導体装置の主な特徴は、メモリセル領域１Ａにおいて、ＭＯＮＯＳメモリが形成されたフィンＦＡを囲む素子分離領域ＥＩ１の上面を、窒化シリコン膜ＮＦにより保護していることにある。窒化シリコン膜ＮＦは、素子分離領域ＥＩ１の上面の高さにばらつきが生じることを防ぐための保護膜である。
＜半導体装置の動作について＞
次に、本実施の形態の半導体装置のうち、主に不揮発性メモリの動作について、図２９を用いて説明する。図２９は、スプリットゲート型のメモリセルの動作電圧を説明するための表である。
本実施の形態のメモリセルは、ＭＩＳＦＥＴ構造を有し、当該ＭＩＳＦＥＴのゲート電極内のトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタのしきい値として読み出すものである。トラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。トラップ性絶縁膜を用いた不揮発性半導体記憶装置としては、本実施の形態のメモリセルのように、スプリットゲート型のＭＯＮＯＳメモリがある。
図２９は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図２９の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図２に示されるようなメモリセルＭＣのメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域に印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域に印加する電圧Ｖｄ、および半導体基板の上面のｐ型ウェル（図示しない）に印加するベース電圧Ｖｂが記載されている。ここでいう選択メモリセルとは、「書込」、「消去」または「読出」を行う対象として選択されたメモリセルをいう。
なお、図２に示す不揮発性メモリの例では、メモリゲート電極ＭＧ側の半導体領域がソース領域、制御ゲート電極ＣＧ側の半導体領域がドレイン領域である。また、図２９の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタのＯＮＯ膜ＯＮ中の電荷蓄積部である窒化シリコン膜Ｎ１への電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
また、図２９の表において、Ａの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｂの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＦＮ方式の場合に対応している。
ＳＳＩ方式は、窒化シリコン膜Ｎ１（図２参照）にホットエレクトロンを注入することによってメモリセルの書込みを行う動作法とみなすことができ、ＢＴＢＴ方式は、窒化シリコン膜Ｎ１にホットホールを注入することによってメモリセルの消去を行う動作法とみなすことができ、ＦＮ方式は、電子またはホールのトンネリングによって書込みまたは消去を行う動作法とみなすことができる。ＦＮ方式について、別の表現でいうと、ＦＮ方式の書込みは、窒化シリコン膜Ｎ１にＦＮトンネル効果により電子を注入することによってメモリセルの書込みを行う動作方式とみなすことができ、ＦＮ方式の消去は、窒化シリコン膜Ｎ１にＦＮトンネル効果によりホールを注入することによってメモリセルの消去を行う動作方式とみなすことができる。以下、具体的に説明する。
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれるソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより書込みを行う書込み方式（トンネリング書込み方式）とがある。本願では、ＳＳＩ方式による書込みを行う場合について説明する。
ＳＳＩ方式の書込みでは、例えば図２９の表のＡの欄またはＢの欄の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝１０Ｖ、Ｖｓ＝５Ｖ、Ｖｃｇ＝１Ｖ、Ｖｄ＝０．５Ｖ、Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルのＯＮＯ膜ＯＮ中の窒化シリコン膜Ｎ１中に電子を注入することで書込みを行う。
この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下のＯＮＯ膜ＯＮ中の電荷蓄積部である窒化シリコン膜Ｎ１にホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、ＯＮＯ膜ＯＮを構成する窒化シリコン膜Ｎ１中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
消去方法は、いわゆるＢＴＢＴ方式と呼ばれるＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式（ホットホール注入消去方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより消去を行う消去方式（トンネリング消去方式）とがある。
ＢＴＢＴ方式の消去では、ＢＴＢＴにより発生したホール（正孔）を電荷蓄積部（ＯＮＯ膜ＯＮ中の窒化シリコン膜Ｎ１）に注入することにより消去を行う。例えば図２９の表のＡの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝−６Ｖ、Ｖｓ＝６Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝ｏｐｅｎ、Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加する。これにより、ＢＴＢＴ現象によりホールを発生させ電界加速することで選択メモリセルのＯＮＯ膜ＯＮを構成する窒化シリコン膜Ｎ１中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
ＦＮ方式の消去では、例えば図２９の表のＢの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝１２Ｖ、Ｖｓ＝０Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝０Ｖ、Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧからホールをトンネリングさせ、ＯＮＯ膜ＯＮ中の窒化シリコン膜Ｎ１に当該ホールを注入することで消去を行う。この際、ホールはメモリゲート電極ＭＧからＦＮトンネリング（ＦＮトンネル効果）により酸化シリコン膜Ｘ２をトンネリングしてＯＮＯ膜ＯＮ中に注入され、ＯＮＯ膜ＯＮを構成する窒化シリコン膜Ｎ１中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が低下する。すなわち、メモリトランジスタは消去状態となる。
読出し時には、例えば図２９の表のＡの欄またはＢの欄の「読出動作電圧」に示されるような電圧（Ｖｍｇ＝０Ｖ、Ｖｓ＝０Ｖ、Ｖｃｇ＝１．５Ｖ、Ｖｄ＝１．５Ｖ、Ｖｂ＝０Ｖ）を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
＜半導体装置の製造方法＞
本実施の形態の半導体装置の製造方法について、図６〜図２８を用いて説明する。図６〜図２８は、本実施の形態の半導体装置の製造方法を説明する断面図である。図６〜図２８では、図の左側から順位、メモリセル領域１Ａ、ロジック領域１ＢおよびＩ／Ｏ領域１Ｃを順に示している。図６〜図１７では、形成するフィンの短手方向、つまり、延在方向に対して直交するｙ方向（図１参照）における断面を示し、図１８〜図２８では、形成するフィンの延在方向であるｘ方向（図１参照）における断面を示している。
まず、図６に示すように、半導体基板ＳＢを用意し、半導体基板ＳＢの上面に、熱酸化法などにより薄い酸化シリコン膜からなる絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１は、パッド酸化膜（pad oxide）である。続いて、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて、絶縁膜ＩＦ１上に絶縁膜ＩＦ２を形成する。絶縁膜ＩＦ２は例えば窒化シリコン膜からなる。続いて、絶縁膜ＩＦ２上に、例えばＣＶＤ方を用いてアモルファスシリコン膜ＳＬ１を形成する。
次に、図７に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、アモルファスシリコン膜ＳＬ１をパターニングする。これにより加工されたアモルファスシリコン膜ＳＬ１は、平面視においてｘ方向に延在する長方形の形状を有する。図では、メモリセル領域１Ａ、ロジック領域１ＢおよびＩ／Ｏ領域１Ｃのそれぞれに１つずつアモルファスシリコン膜ＳＬ１のパターンを示しているが、図示していない領域を含め、メモリセル領域１Ａ、ロジック領域１ＢおよびＩ／Ｏ領域１Ｃのそれぞれには複数のアモルファスシリコン膜ＳＬ１が平面視において行列状に配置されている。メモリセル領域１Ａのアモルファスシリコン膜ＳＬ１のｙ方向における幅は、ロジック領域１Ｂのアモルファスシリコン膜ＳＬ１のｙ方向における幅より大きい。
続いて、アモルファスシリコン膜ＳＬ１の側面を覆うサイドウォールＳＷ１を形成する。ここでは、アモルファスシリコン膜ＳＬ１および絶縁膜ＩＦ２の上に、例えばＣＶＤ法を用いて酸化シリコン膜を堆積した後、当該酸化シリコン膜をエッチバックすることで、当該酸化シリコン膜からなるサイドウォールＳＷ１を形成する。すなわち、当該エッチバックでは、アモルファスシリコン膜ＳＬ１の上面および絶縁膜ＩＦ２の上面を露出させる。サイドウォールＳＷ１は平面視において、アモルファスシリコン膜ＳＬ１を囲む矩形の環状構造を有している。
次に、図８に示すように、例えばウェットエッチングを行うことで、アモルファスシリコン膜ＳＬ１を除去する。これにより、絶縁膜ＩＦ２上には、平面視において矩形の枠状のサイドウォールＳＷ１が残る。
続いて、サイドウォールＳＷ１をマスクとして用いてドライエッチングを行うことで、絶縁膜ＩＦ２、ＩＦ１と半導体基板ＳＢの上面の一部とを加工する。これにより、半導体基板ＳＢの上面を含む一部からなるフィンＦＡ、ＦＢおよびＦＣと、フィンＦＡの周囲の溝Ｄ１、フィンＦＢの周囲の溝Ｄ２およびフィンＦＣの周囲の溝Ｄ３とを形成する。
すなわち、半導体基板ＳＢの上面において上方に突出する板状のフィンＦＡ、ＦＢおよびＦＣをそれぞれ形成する。メモリセル領域１Ａの半導体基板ＳＢの上面の一部である板状パターンは、ｘ方向に延在する２つのフィンＦＡを含み、平面視において矩形の環状構造を有している。ロジック領域１Ｂの半導体基板ＳＢの上面の一部である板状パターンは、ｘ方向に延在する２つのフィンＦＢを含み、平面視において矩形の環状構造を有している。Ｉ／Ｏ領域１Ｃの半導体基板ＳＢの上面の一部である板状パターンは、ｘ方向に延在する２つのフィンＦＣを含み、平面視において矩形の環状構造を有している。溝Ｄ１、Ｄ２およびＤ３は、半導体基板ＳＢの上面に形成された溝である。
溝Ｄ１〜Ｄ３を形成するために行う上記加工工程では、ドライエッチングによりサイドウォールＳＷ１が全て除去されることも考えられるが、ここではサイドウォールＳＷ１が残っている場合について説明する。
次に、図９に示すように、例えばＣＶＤ法を用いて、溝Ｄ１、Ｄ２およびＤ３のそれぞれの内側を絶縁膜により埋め込む。当該絶縁膜は、例えば酸化シリコン膜からなる。その後、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いて当該絶縁膜およびサイドウォールＳＷ１を研磨する。当該研磨により、サイドウォールＳＷ１は除去される。なお、図８を用いて説明したドライエッチング工程でサイドウォールＳＷ１が全て除去されている場合には、当該ＣＭＰ法による研磨工程を行わなくてもよい。これにより、絶縁膜ＩＦ２の上面を露出させ、絶縁膜ＩＦ２の上面と、溝Ｄ１〜Ｄ３のそれぞれに完全に埋め込まれた上記絶縁膜とのそれぞれの上面を平坦化する。
続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、上記絶縁膜から露出する絶縁膜ＩＦ２、ＩＦ１の一部と、半導体基板ＳＢの上面を含む板状パターンの一部を除去する。すなわち、メモリセル領域１Ａにおいて、矩形の環状構造を有する板状パターンのうち、例えばｙ方向に延在する部分、つまり、ｙ方向に並ぶ２つのフィンＦＡ同士を接続する部分（図示しない）を加工する。これにより、板状パターンを構成し、ｙ方向に延在するパターンのうち、上部の一部分が除去される。言い換えれば、ｙ方向に延在する板状パターンの上面をエッチバックする。この工程では同様に、ロジック領域１Ｂの板状パターンのうち、ｙ方向に並ぶフィンＦＢの端部同士を接続し、ｙ方向に延在するパターンのうち、上部の一部分を除去する。同様に、Ｉ／Ｏ領域１Ｃの板状パターンのうち、ｙ方向に並ぶフィンＦＣの端部同士を接続し、ｙ方向に延在するパターンのうち、上部の一部分を除去する。
続いて、上記工程において絶縁膜ＩＦ１の一部および板状パターンの一部を除去した領域に、ＣＶＤ法などを用いて、例えば酸化シリコン膜からなる絶縁膜を埋め込む。その後、例えばＣＭＰ法を用いて研磨を行い、これにより、当該絶縁膜の上面を平坦化させ、絶縁膜ＩＦ２の上面を露出させる。
図９を用いて説明した工程により、溝Ｄ１〜Ｄ３のそれぞれに埋め込まれた絶縁膜と、上記板状パターンのうち、ｙ方向に延在するパターンを除去した領域に埋め込まれた絶縁膜（図示しない）とは、絶縁膜ＩＦ３を構成している。絶縁膜ＩＦ３は、例えばＨＡＲＰ（High-gain Avalanche Rushing amorphous Photoconductor）膜を焼き締めて形成した膜である。
次に、図１０に示すように、熱リン酸を用いてウェットエッチングを行うことにより、絶縁膜ＩＦ２を除去して絶縁膜ＩＦ１の上面を露出させた後、等方性エッチングを行うことで、絶縁膜ＩＦ３の上面を、絶縁膜ＩＦ１の上面の高さと同等の高さまで後退させる。このとき、絶縁膜ＩＦ１は絶縁膜ＩＦ３に比べてエッチング対する耐性が高いため、殆ど除去されない。
次に、図１１に示すように、ロジック領域１ＢおよびＩ／Ｏ領域１Ｃを覆い、メモリセル領域１Ａを露出するフォトレジスト膜ＰＲ１を形成した後、メモリセル領域１Ａの絶縁膜ＩＦ３およびＩＦ１のそれぞれの上面をエッチバックする。これにより絶縁膜ＩＦ１は除去され、フィンＦＡの上面が露出する。また、絶縁膜ＩＦ３の上面が下方に後退することで、溝Ｄ１の側面であるフィンＦＡの側面が露出する。当該エッチバックは、ドライエッチング法またはウェットエッチング法のいずれを用いて行ってもよい。
次に、図１２に示すように、フォトレジスト膜ＰＲ１を除去した後、犠牲酸化膜である絶縁膜ＯＦを形成し、絶縁膜ＯＦ上に窒化シリコン膜ＮＦを形成し、続いて、例えばＣＭＰ法を用いて窒化シリコン膜ＮＦの上面を平坦化させる。絶縁膜ＯＦは、例えば酸化法またはＣＶＤ法などにより形成され、例えば酸化シリコン膜からなる。これにより、絶縁膜ＩＦ３の上面と、絶縁膜ＩＦ３から露出するフィンＦＡの表面と、絶縁膜ＩＦ１の上面とは、絶縁膜ＯＦにより覆われる。窒化シリコン膜ＮＦは、例えばＣＶＤ法により形成され、メモリセル領域１Ａの絶縁膜ＩＦ３上において、溝Ｄ１内に絶縁膜ＯＦを介して埋め込まれる。
なお、メモリセル領域１Ａでは、絶縁膜ＯＦ、ＩＦ３を一体化した膜として図示している。また、ロジック領域１ＢおよびＩ／Ｏ領域１Ｃでは、絶縁膜ＯＦは絶縁膜ＩＦ１、ＩＦ３と一体化しているものとして、図示を省略している。
次に、図１３に示すように、エッチバックを行うことで、窒化シリコン膜ＮＦの上面を、フィンＦＡの上面よりも下の位置まで後退させる。これにより、溝Ｄ１は完全には埋め込まれていない状態となる。また、窒化シリコン膜ＮＦの上面よりも上方に突出するフィンＦＡの高さ、つまり、半導体基板ＳＢの主面に対して垂直な方向（高さ方向、垂直方向）における、フィンＦＡの上面から窒化シリコン膜ＮＦの上面までの距離は、例えば４０〜６０ｎｍである。エッチバックされた窒化シリコン膜ＮＦの高さ方向の膜厚は、例えば５〜１５ｎｍである。この工程により窒化シリコン膜ＮＦの後退した上面より上に位置する絶縁膜ＯＦの表面は露出し、ロジック領域１ＢおよびＩ／Ｏ領域１Ｃでは窒化シリコン膜ＮＦは除去されるため、絶縁膜ＩＦ１、ＩＦ３が窒化シリコン膜ＮＦから露出する。
ここで、絶縁膜ＩＦ３と、窒化シリコン膜ＮＦと、窒化シリコン膜ＮＦおよびフィンＦＡの相互間の絶縁膜ＯＦとは、素子分離領域（素子分離部）ＥＩ１を構成している。本実施の形態の主な特徴は、メモリセル領域１Ａにおいて、上面を窒化シリコン膜ＮＦにより構成された素子分離領域ＥＩ１を形成することにある。
次に、図１４に示すように、フォトリソグラフィ技術およびエッチング法を用いて、Ｉ／Ｏ領域１Ｃの絶縁膜ＩＦ１を除去し、Ｉ／Ｏ領域１Ｃの絶縁膜ＩＦ３の上面を後退させる。これにより、Ｉ／Ｏ領域１Ｃの絶縁膜ＩＦ３の上面は、素子分離領域ＥＩ１の上面の高さと同等の位置まで後退する。なお、Ｉ／Ｏ領域１Ｃの絶縁膜ＩＦ３の上面の位置は、素子分離領域ＥＩ１の上面の高さより、例えば２０ｎｍ程度高くてもよい。これにより上面が後退したＩ／Ｏ領域１Ｃの絶縁膜ＩＦ３は、素子分離領域ＥＩ３を構成する。
続いて、薄膜酸化工程、および、例えばＣＶＤ法などによる堆積工程を組み合わせて、半導体基板上に絶縁膜ＩＦ４を形成する。絶縁膜ＩＦ４は、素子分離領域ＥＩ３から露出するフィンＦＣの表面を覆い、例えば酸化シリコン膜からなる。絶縁膜ＩＦ４は、後の工程でＩ／Ｏ領域１Ｃに形成される高耐圧トランジスタのゲート絶縁膜となる膜である。続いて、フォトリソグラフィ技術およびエッチング法を用いて、メモリセル領域１Ａの絶縁膜ＩＦ４、ＯＦを除去することで、素子分離領域ＥＩ１上のフィンＦＡの表面を露出させる。ここで除去する絶縁膜ＯＦは、窒化シリコン膜ＮＦよりも上の絶縁膜ＯＦのみであり、窒化シリコン膜ＮＦに接する絶縁膜ＯＦは除去しない。なお、ここではロジック領域１Ｂにも絶縁膜ＩＦ４が形成されているが、以下の説明で用いる図では、ロジック領域１Ｂの絶縁膜ＩＦ４の図示を省略する。
次に、図１５に示すように、例えば酸化法を用いて、半導体基板ＳＢ上に、例えば酸化シリコン膜からなる絶縁膜ＩＦ５を形成する。絶縁膜ＩＦ５はフィンＦＡの側面および上面を覆っており、後の工程でメモリセル領域１Ａの制御トランジスタのゲート絶縁膜となる膜である。なお、絶縁膜ＩＦ５は窒化シリコン膜ＮＦの上面にも形成される。絶縁膜ＩＦ５は、ロジック領域１ＢおよびＩ／Ｏ領域１Ｃにも形成されるが、各領域を覆う絶縁膜と一体化するものとして、ここではその図示を省略する。
次に、図１６に示すように、フォトリソグラフィ技術およびエッチング法を用いて、ロジック領域１Ｂの絶縁膜ＩＦ１を除去し、ロジック領域１Ｂの絶縁膜ＩＦ３の上面を後退させる。これにより、ロジック領域１Ｂの絶縁膜ＩＦ３の上面は、素子分離領域ＥＩ１の上面の高さと同等の位置まで後退する。なお、ロジック領域１Ｂの絶縁膜ＩＦ３の上面の位置は、素子分離領域ＥＩ１の上面の高さより、例えば２０ｎｍ程度高くてもよい。ここでは、メモリセル領域１ＡおよびＩ／Ｏ領域１Ｃをフォトレジスト膜により保護するため、絶縁膜ＩＦ４、ＩＦ５は除去されない。
これにより上面が後退したロジック領域１Ｂの絶縁膜ＩＦ３は、素子分離領域ＥＩ２を構成する。このように、ロジック領域１ＢおよびＩ／Ｏ領域１Ｃの素子分離領域ＥＩ２、ＥＩ３のそれぞれは酸化シリコン膜のみからなり、それらの上面は窒化シリコン膜により保護されていないのに対し、メモリセル領域１Ａの素子分離領域ＥＩ１の上面の大部分は窒化シリコン膜ＮＦにより構成されている。
続いて、必要に応じて、フィンＦＡ、ＦＢおよびＦＣのそれぞれの表面にｐ型不純物をイオン注入法などにより導入し、これにより、チャネル領域を構成するｐ型半導体領域（図示しない）を形成する。続いて、例えば酸化法を用いて、素子分離領域ＥＩ２から露出するフィンＦＢの表面を覆う絶縁膜ＩＦ６を形成する。絶縁膜ＩＦ６は、例えば酸化シリコン膜からなり、絶縁膜ＩＦ４よりも膜厚が小さい。なお、当該酸化工程では、メモリセル領域１ＡおよびＩ／Ｏ領域１Ｃにおいて絶縁膜ＩＦ４、ＩＦ５のそれぞれの膜厚は殆ど大きくならない。
次に、図１７に示すように、素子分離領域ＥＩ１、ＥＩ２、ＥＩ３、フィンＦＡ、ＦＢ、ＦＣおよび絶縁膜ＩＦ４〜ＩＦ６のそれぞれの上に、例えばＣＶＤ法を用いてポリシリコン膜（導体膜）ＳＬ２を形成した後、ポリシリコン膜ＳＬ２の上面をＣＭＰ法などにより研磨する。続いて、図示は省略するが、ポリシリコン膜ＳＬ２の上面を熱酸化することで、当該上面を覆う酸化シリコン膜を形成する。続いて、ポリシリコン膜ＳＬ２上に、例えばＣＶＤ法を用いて絶縁膜ＩＦ７を形成する。絶縁膜ＩＦ７は、例えば窒化シリコン膜からなる。
次に、図１８に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、メモリセル領域１Ａの絶縁膜ＩＦ７、ポリシリコン膜ＳＬ２および絶縁膜ＩＦ５を加工する。すなわち、フォトレジスト膜（図示しない）によりロジック領域１ＢおよびＩ／Ｏ領域１Ｃを覆った状態でパターニングを行う。フォトレジスト膜は、当該パターニングの後に除去する。これにより、フィンＦＡの直上において、絶縁膜ＩＦ７、ポリシリコン膜ＳＬ２および絶縁膜ＩＦ５からなる積層パターンをｘ方向に並べて形成する。このパターニングにより、ポリシリコン膜ＳＬ２からなる制御ゲート電極ＣＧを形成し、絶縁膜ＩＦ５からなるゲート絶縁膜ＧＩ１を形成する。
なお、図１８の各領域の断面は、図１７で示した各領域の断面に対して直交する断面であって、ｙ方向に沿う断面を示すものである。図示はしていないが、この工程ではフィンＦＡと隣り合う素子分離領域ＥＩ１の直上にも、ゲート絶縁膜ＧＩ１、制御ゲート電極ＣＧおよび絶縁膜ＩＦ７からなる積層パターンが形成される。このとき、素子分離領域ＥＩ１の上面はエッチングに曝される。すなわち、素子分離領域ＥＩ１の上面を構成する窒化シリコン膜ＮＦの上面は露出する。
続いて、上記加工工程で行うエッチングにより発生した残渣などを除去するために洗浄工程を行う。このとき、素子分離領域ＥＩ１の上面は洗浄液に曝される。
絶縁膜ＩＦ３および制御ゲート電極ＣＧからなる積層パターンはｙ方向に延在し、複数のフィンＦＡの上を跨ぐように配置されている。メモリセル領域１Ａにおいて、当該積層パターンが形成された箇所以外の領域では、上記エッチングによりメモリセル領域１Ａの絶縁膜ＩＦ７、ポリシリコン膜ＳＬ２および絶縁膜ＩＦ５が除去されたことにより、フィンＦＡの表面および素子分離領域ＥＩ１の上面が露出する。
続いて、熱酸化処理を行うことで、ゲート絶縁膜ＧＩ１および素子分離領域ＥＩ１から露出するフィンＦＡの表面および制御ゲート電極ＣＧの側面を酸化する。これにより、フィンＦＡの表面および制御ゲート電極ＣＧの側面を覆う酸化シリコン膜（ボトム酸化膜）Ｘ１を形成する。ここでは、素子分離領域ＥＩ１の表面および絶縁膜ＩＦ７の表面も酸化シリコン膜Ｘ１に覆われるものとして説明を行う。
続いて、例えばＣＶＤ法を用いて、酸化シリコン膜Ｘ１上に窒化シリコン膜Ｎ１を形成する。当該窒化シリコン膜Ｎ１は、後に形成するメモリセルにおいて電荷を蓄積するためのトラップ絶縁膜として機能する。なお、ここでは電荷蓄積膜として窒化シリコン膜Ｎ１を形成することについて説明したが、電荷蓄積膜の材料としては窒化シリコン膜に限らず、例えばＨｆＳｉＯ（ハフニウムシリケート）からなる絶縁膜を形成してもよい。続いて、例えばＣＶＤ法を用いて、窒化シリコン膜Ｎ１上に酸化シリコン膜（トップ酸化膜）Ｘ２を形成する。
半導体基板ＳＢ上に順に形成された酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ２からなる積層膜は、ＯＮＯ膜ＯＮを構成する。制御ゲート電極ＣＧの側面に接するＯＮＯ膜ＯＮは、制御ゲート電極ＣＧ側から順にｘ方向に形成された酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ２からなる。ここでは、ＯＮＯ膜ＯＮの最上層のトップ酸化膜の材料は、酸化シリコンに限らず、例えばアルミナ（Ａｌ２Ｏ３）であってもよい。ロジック領域１ＢおよびＩ／Ｏ領域１Ｃでは、絶縁膜ＩＦ７上にＯＮＯ膜ＯＮが形成される。ＯＮＯ膜ＯＮの膜厚は、例えば２０ｎｍ程度である。
次に、図１９に示すように、ＯＮＯ膜ＯＮ上に、例えばＣＶＤ法を用いてポリシリコン膜ＳＬ３を形成する。ポリシリコン膜ＳＬ３の厚さは、少なくとも制御ゲート電極ＣＧの厚さ以上の大きさを有する。ここでは、ポリシリコン膜ＳＬ３を、制御ゲート電極ＣＧおよび絶縁膜ＩＦ７からなる積層膜の膜厚よりも大きい膜厚で形成することで、制御ゲート電極ＣＧ、絶縁膜ＩＦ７およびＯＮＯ膜ＯＮを含む積層膜を覆う。その後、ＣＭＰ法などを用いてポリシリコン膜ＳＬ３の上面を平坦化する。
続いて、エッチバックを行うことで、ポリシリコン膜ＳＬ３の上面を後退させ、例えば、ポリシリコン膜ＳＬ３の上面の高さと、制御ゲート電極ＣＧの上面の高さとを揃える。これにより、絶縁膜ＩＦ７および絶縁膜ＩＦ７を覆うＯＮＯ膜ＯＮは、ポリシリコン膜ＳＬ３の上面上に突出する。上記ポリシリコン膜ＳＬ３に対する平坦化工程およびエッチバック工程により、ロジック領域１ＢおよびＩ／Ｏ領域１Ｃのポリシリコン膜ＳＬ３は除去される。
次に、図２０に示すように、ＯＮＯ膜ＯＮ上およびポリシリコン膜ＳＬ３上に、例えばＣＶＤ法を用いて絶縁膜を形成する。当該絶縁膜は、例えば窒化シリコン膜からなり、その厚さは、例えば１０〜５０ｎｍである。続いて、ドライエッチングを行うことで、ポリシリコン膜ＳＬ３の上面と、絶縁膜ＩＦ７の直上のＯＮＯ膜ＯＮの上面とを当該絶縁膜から露出させる。これにより、絶縁膜ＩＦ７の側面には、ＯＮＯ膜ＯＮを介して、当該絶縁膜からなるサイドウォールＳＷ２が形成される。当該ドライエッチング工程により、ロジック領域１ＢおよびＩ／Ｏ領域１Ｃの当該絶縁膜は除去される。
次に、図２１に示すように、サイドウォールＳＷ２をハードマスクとして用いてドライエッチングを行うことで、ポリシリコン膜ＳＬ３を加工する。これにより、フィンＦＡの表面に接するＯＮＯ膜ＯＮの上面がポリシリコン膜ＳＬ３から露出する。制御ゲート電極ＣＧの横の両側には、ＯＮＯ膜ＯＮを介してポリシリコン膜ＳＬ３のパターンからなるメモリゲート電極ＭＧが形成される。ただし、制御ゲート電極ＣＧの一方の側面に隣接するメモリゲート電極ＭＧは、後の工程で除去されるパターンであり、完成後の半導体装置には残らない。
続いて、フォトリソグラフィ技術およびエッチング法を用いて、制御ゲート電極ＣＧおよび絶縁膜ＩＦ７からなる積層膜の一方の側面に隣接するメモリゲート電極ＭＧおよび当該メモリゲート電極ＭＧの直上のサイドウォールＳＷ２を除去する。これにより、制御ゲート電極ＣＧの他方の側面に隣接するメモリゲート電極ＭＧが残る。続いて、制御ゲート電極ＣＧ、メモリゲート電極ＭＧから露出するＯＮＯ膜ＯＮを除去する。
すなわち、ＯＮＯ膜ＯＮは、メモリゲート電極ＭＧとフィンＦＡとの間、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間、および、サイドウォールＳＷ２と絶縁膜ＩＦ７との間にのみ残る。したがって、メモリセル領域１Ａでは、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧから露出する領域において、フィンＦＡの表面および素子分離領域ＥＩ１の表面がＯＮＯ膜ＯＮから露出する。つまり、素子分離領域ＥＩ１の上面は、ＯＮＯ膜ＯＮを除去するエッチングに曝される。すなわち、素子分離領域ＥＩ１の上面を構成する窒化シリコン膜ＮＦの上面は露出する。また、ロジック領域１ＢおよびＩ／Ｏ領域１Ｃにおいて、絶縁膜ＩＦ７の上面が露出する。
その後、エッチングにより生じた残渣などを除去するための洗浄工程を行う。このとき、素子分離領域ＥＩ１の上面は、洗浄液に曝される。
フィンＦＡの上面、つまり半導体基板ＳＢに沿って延在するＯＮＯ膜ＯＮと、制御ゲート電極ＣＧの側面に沿って延在するＯＮＯ膜ＯＮとは連続的に形成されており、Ｌ字型の断面を有している。フィンＦＡ上には、制御ゲート電極ＣＧおよび当該制御ゲート電極ＣＧにＯＮＯ膜ＯＮを介して隣接するメモリゲート電極ＭＧを有するパターンが一対形成されており、一対の制御ゲート電極ＣＧ同士の間において、一対のメモリゲート電極ＭＧ同士が対向している。
次に、図２２に示すように、フォトリソグラフィ技術およびドライエッチング法を用いてロジック領域１ＢおよびＩ／Ｏ領域１Ｃにおいて、絶縁膜ＩＦ７を加工し、続いてポリシリコン膜ＳＬ２、絶縁膜ＩＦ４およびＩＦ６を加工する。これにより、絶縁膜ＩＦ６、ポリシリコン膜ＳＬ２からなるダミーゲート電極ＤＧ１およびダミーゲート電極ＤＧ１上の絶縁膜ＩＦ７からなる積層膜が、ｘ方向に並んでフィンＦＢの直上に一対形成される。また、絶縁膜ＩＦ４、ポリシリコン膜ＳＬ２からなるダミーゲート電極ＤＧ２およびダミーゲート電極ＤＧ２上の絶縁膜ＩＦ７からなる積層膜が、ｘ方向に並んでフィンＦＣの直上に一対形成される。
ダミーゲート電極ＤＧ１の横の領域では、フィンＦＢおよび素子分離領域ＥＩ２が露出する。ダミーゲート電極ＤＧ２の横の領域では、フィンＦＣおよび素子分離領域ＥＩ３が露出する。ダミーゲート電極ＤＧ１、ＤＧ２は、後の工程において除去される擬似的なゲート電極であり、完成した半導体装置には残らない。
続いて、絶縁膜ＩＦ７、サイドウォールＳＷ２およびＯＮＯ膜ＯＮをマスクとして用いてイオン注入工程を行うことで、フィンＦＡ、ＦＢおよびＦＣのそれぞれの上面にｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を打ち込む。これにより、比較的不純物濃度が低いｎ型半導体領域であるエクステンション領域ＥＸを複数形成する。メモリセル領域１Ａのエクステンション領域ＥＸは、制御ゲート電極ＣＧと、当該制御ゲート電極ＣＧにＯＮＯ膜ＯＮを介して隣接するメモリゲート電極ＭＧとを有するパターンの横のフィンＦＡの上面に形成される。ロジック領域１Ｂのエクステンション領域ＥＸは、ダミーゲート電極ＤＧ１の横のフィンＦＢの上面に形成される。Ｉ／Ｏ領域１Ｃのエクステンション領域ＥＸは、ダミーゲート電極ＤＧ２の横のフィンＦＣの上面に形成される。ここでは、必要に応じて、フィンＦＡ、ＦＢおよびＦＣに対してハロー注入としてｐ型不純物（例えばＢ（ホウ素））の打ち込みを行ってもよい。
次に、図２３に示すように、半導体基板ＳＢ上に、例えばＣＶＤ法を用いて絶縁膜を形成する。当該絶縁膜は、例えば酸化シリコン膜若しくは窒化シリコン膜またはそれらの積層膜からなる。続いて、ドライエッチングを行うことで、フィンＦＡ、ＦＢ、ＦＣ、絶縁膜ＩＦ７のそれぞれの上面を当該絶縁膜から露出させる。これにより、メモリセル領域１Ａでは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ＯＮＯ膜ＯＮ、絶縁膜ＩＦ７およびサイドウォールＳＷ２を含むパターンの両側の側面に、上記絶縁膜からなるサイドウォールＳＷが形成される。また、ロジック領域１Ｂでは、ダミーゲート電極ＤＧ１および絶縁膜ＩＦ７からなる積層膜の両側の側面に、上記絶縁膜からなるサイドウォールＳＷが形成される。また、Ｉ／Ｏ領域１Ｃでは、ダミーゲート電極ＤＧ２および絶縁膜ＩＦ７からなる積層膜の両側の側面に、上記絶縁膜からなるサイドウォールＳＷが形成される。
このとき、素子分離領域ＥＩ１の上面は、サイドウォールＳＷを形成するために行う当該ドライエッチングにより曝される。すなわち、素子分離領域ＥＩ１の上面を構成する窒化シリコン膜ＮＦの上面は露出する。続いて、当該ドライエッチングにより生じた残渣などを除去するため、洗浄工程を行う。このとき、素子分離領域ＥＩ１の上面は洗浄液に曝される。
続いて、絶縁膜ＩＦ７、サイドウォールＳＷ、ＳＷ２およびＯＮＯ膜ＯＮをマスクとして用いてイオン注入工程を行うことで、フィンＦＡ、ＦＢおよびＦＣのそれぞれの上面にｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を打ち込む。これにより、比較的不純物濃度が高いｎ型半導体領域である拡散層ＤＦを複数形成する。メモリセル領域１Ａの拡散層ＤＦは、制御ゲート電極ＣＧおよび当該制御ゲート電極ＣＧにＯＮＯ膜ＯＮを介して隣接するメモリゲート電極ＭＧを有するパターンの横のフィンＦＡの上面に形成される。ロジック領域１Ｂの拡散層ＤＦは、ダミーゲート電極ＤＧ１の横のフィンＦＢの上面に形成される。Ｉ／Ｏ領域１Ｃの拡散層ＤＦは、ダミーゲート電極ＤＧ２の横のフィンＦＣの上面に形成される。
拡散層ＤＦは、当該拡散層ＤＦに接するエクステンション領域ＥＸに比べ、ｘ方向において制御ゲート電極ＣＧ、メモリゲート電極ＭＧまたはダミーゲート電極ＤＧ１よりも離れた位置に形成される。拡散層ＤＦは、エクステンション領域ＥＸよりも形成深さが深く、ｎ型不純物濃度が高い。互いに接するエクステンション領域ＥＸおよび拡散層ＤＦは、トランジスタのソース・ドレイン領域を構成する。この後、エクステンション領域ＥＸ内および拡散層ＤＦ内の不純物を活性化させるため、必要に応じて熱処理を行う。
なお、ここではメモリセル領域１Ａ、ロジック領域１ＢおよびＩ／Ｏ領域１Ｃのそれぞれのソース・ドレイン領域を同一工程で形成することについて説明したが、各領域のエクステンション領域ＥＸ、拡散層ＤＦの形成工程は別々に行ってもよい。また、ここではイオン注入によりソース・ドレイン領域を形成することについて説明したが、イオン注入を行う代わりに、不純物が導入されたエピタキシャル層を、各ゲート電極の横のフィンの表面にエピタキシャル成長法を用いて形成してもよい。
次に、図２４に示すように、半導体基板ＳＢ上に、例えばＣＶＤ法を用いて、例えば５〜２０ｎｍの膜厚を有する窒化シリコン膜からなる絶縁膜（図示しない）と、例えば酸化シリコン膜からなる層間絶縁膜ＩＬとを順に形成する。層間絶縁膜ＩＬは、少なくとも制御ゲート電極ＣＧよりも大きい膜厚を有しており、ここでは、ゲート絶縁膜ＧＩ１、制御ゲート電極ＣＧおよび絶縁膜ＩＦ７からなる積層膜よりも大きい膜厚を有している。層間絶縁膜は、素子分離領域ＥＩ１上の溝Ｄ１、素子分離領域ＥＩ２上の溝Ｄ２および素子分離領域ＥＩ３上の溝Ｄ３のそれぞれの内側を埋め込むように形成される。
次に、図２５に示すように、層間絶縁膜ＩＬの上面を例えばＣＭＰ法を用いて研磨することで平坦化する。当該研磨工程では、絶縁膜ＩＦ７、サイドウォールＳＷ２を全て除去し、サイドウォールＳＷ、ＯＮＯ膜ＯＮのそれぞれの上部の一部を除去し、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲート電極ＤＧ１およびＤＧ２のそれぞれの上面を露出させる。つまり、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびダミーゲート電極ＤＧ１、ＤＧ２、ＯＮＯ膜ＯＮ、サイドウォールＳＷおよび層間絶縁膜ＩＬのそれぞれの上面は、略同一平面において平坦化され、同じ高さに揃えられる。
これにより上面が露出した制御ゲート電極ＣＧおよびメモリゲート電極ＭＧと、当該制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含むパターンの両側に形成されたエクステンション領域ＥＸおよび拡散層ＤＦからなるソース・ドレイン領域とは、スプリットゲート型のメモリセルＭＣを構成する。すなわち、メモリセルＭＣは、制御ゲート電極ＣＧを含む第１トランジスタと、メモリゲート電極ＭＧを含む第２トランジスタとを含むＭＯＮＯＳ型の不揮発性メモリを構成する。
次に、図２６に示すように、フォトレジスト膜（図示しない）によりメモリセル領域１Ａの制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを保護した状態でウェットエッチングを行うことで、ダミーゲート電極ＤＧ１、ＤＧ２を除去する。続いて、絶縁膜ＩＦ６を除去する。ここでは、絶縁膜ＩＦ４は残す。なお、絶縁膜ＩＦ６は除去せず、後の工程でロジック領域１Ｂに形成するゲート絶縁膜の一部として用いてもよい。上記除去工程により、ロジック領域１Ｂでは、ダミーゲート電極ＤＧ１および絶縁膜ＩＦ６を除去した領域に溝が形成される。また、Ｉ／Ｏ領域１Ｃでは、ダミーゲート電極ＤＧ２を除去した領域に溝が形成される。その後、メモリセル領域１Ａの上記フォトレジスト膜を除去する。
次に、図２７に示すように、半導体基板ＳＢ上に、例えばＡＬＤ（Atomic layer Deposition：原子層堆積）法を用いてｈｉｇｈ−ｋ膜ＨＫを形成した後、ｈｉｇｈ−ｋ膜ＨＫ上に、例えばスパッタリング法により金属膜を形成することで、ｈｉｇｈ−ｋ膜ＨＫおよび当該金属膜からなる積層膜により、ロジック領域１ＢおよびＩ／Ｏ領域１Ｃの上記各溝内を埋め込む。その後、例えばＣＭＰ法を用いて研磨を行うことで、層間絶縁膜ＩＬ上の余分なｈｉｇｈ−ｋ膜ＨＫおよび金属膜を除去し、層間絶縁膜ＩＬ、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面を露出させる。
これにより、ロジック領域１Ｂの溝内に埋め込まれたｈｉｇｈ−ｋ膜ＨＫからなるゲート絶縁膜ＧＩ２と、当該溝内にゲート絶縁膜ＧＩ２を介して埋め込まれた金属膜からなるゲート電極Ｇ１とを形成する。また、Ｉ／Ｏ領域１Ｃでは、上記溝内に形成されたｈｉｇｈ−ｋ膜ＨＫと、当該溝の底部の絶縁膜ＩＦ４とからなるゲート絶縁膜ＧＩ３を形成し、当該溝内にｈｉｇｈ−ｋ膜ＨＫを介して埋め込まれた金属膜からなるゲート電極Ｇ２を形成する。
ゲート電極Ｇ１と、ゲート電極Ｇ１の横のフィンＦＢに形成された一対のソース・ドレイン領域とは、トランジスタＱ１を構成する。ゲート電極Ｇ２と、ゲート電極Ｇ２の横のフィンＦＣに形成された一対のソース・ドレイン領域とは、トランジスタＱ２を構成する。トランジスタＱ１は、メモリセル領域１Ａの第１トランジスタ、第２トランジスタと、Ｉ／Ｏ領域１ＣのトランジスタＱ２とのいずれよりも低い電圧で駆動する低耐圧のＭＩＳＦＥＴであり、メタルゲート電極を有する。また、トランジスタＱ２は高耐圧のトランジスタであり、メタルゲート電極を有する。
ゲート絶縁膜ＧＩ２、ＧＩ３を構成するｈｉｇｈ−ｋ膜ＨＫには、例えば、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができる。すなわち、ゲート絶縁膜ＧＩ２、ＧＩ３は、酸化シリコン膜よりも誘電率が高い高誘電率膜である。
ゲート電極Ｇ１、Ｇ２を構成する上記金属膜は、例えば２層の積層膜により構成される。当該積層膜は、半導体基板ＳＢ側から順に積層された第１金属膜および第２金属膜を有する。第１金属膜は、例えばチタンアルミニウム（ＴｉＡｌ）膜からなり、第２金属膜は、例えばアルミニウム（Ａｌ）膜からなる。また、第１金属膜および第２金属膜の間に、チタン（Ｔｉ）膜若しくは窒化チタン（ＴｉＮ）膜またはそれらの積層膜を介在させ、トランジスタＱ１のしきい値電圧を調整しても良い。なお、図では上記の第１金属膜および第２金属膜を１つの金属膜として示している。
ゲート絶縁膜ＧＩ２は、上記溝内において、ゲート電極Ｇ１の底面および側面、並びに当該溝の底面および側面を覆っている。同様に、ゲート絶縁膜ＧＩ３は、上記溝内において、ゲート電極Ｇ２の底面および側面、並びに当該溝の底面および側面を覆っている。なお、図２６を用いて説明した工程において絶縁膜ＩＦ６を除去した場合、ゲート絶縁膜ＧＩ２を形成する前に酸化処理を行うことで、当該溝の底面に新たな絶縁膜を形成し、当該絶縁膜をゲート絶縁膜の一部として用いてもよい。また、ここでは、ダミーゲート電極ＤＧ１（図２５参照）の除去後に上記ｈｉｇｈ−ｋ膜を形成することについて説明したが、ダミーゲート電極ＤＧ１を構成するポリシリコン膜ＳＬ２（図１７参照）の形成前であって、図１６を用いて説明した工程の後に当該ｈｉｇｈ−ｋ膜を形成し、このｈｉｇｈ−ｋ膜をロジック領域１Ｂのゲート絶縁膜として残してもよい。
次に、図２８に示すように、ゲート電極Ｇ１、Ｇ２のそれぞれの上面を絶縁膜ＩＦ８により覆った後、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面を覆うシリサイド層Ｓ１を形成する。
絶縁膜ＩＦ８は例えばＣＶＤ法により形成された酸化シリコン膜からなる。ここでは、メモリセル領域１Ａ、ロジック領域１ＢおよびＩ／Ｏ領域１Ｃを覆うように絶縁膜ＩＦ８を形成した後、パターニングを行うことでメモリセル領域１Ａの絶縁膜ＩＦ８を除去する。これにより、ロジック領域１ＢおよびＩ／Ｏ領域１Ｃの層間絶縁膜ＩＬ、サイドウォールＳＷ、ゲート電極Ｇ１およびＧ２のそれぞれの上面を覆う絶縁膜ＩＦ８が残る。続いて、露出している制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上に、例えばスパッタリング法を用いてニッケル（Ｎｉ）膜またはコバルト（Ｃｏ）膜からなる金属膜を形成した後、熱処理を行って当該金属膜と制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面とを反応させる。
これにより、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面を覆う、ニッケルシリサイド（ＮｉＳｉ）層またはコバルトシリサイド（ＣｏＳｉ）層からなるシリサイド層Ｓ１を形成した後、未反応の金属膜をウェットエッチングなどにより除去する。これにより、素子分離領域ＥＩ１および絶縁膜ＩＦ８が当該金属膜から露出する。ここでは、絶縁膜ＩＦ８によりゲート電極Ｇ１、Ｇ２を覆っているため、メタルゲート電極であるゲート電極Ｇ１、Ｇ２が当該ウェットエッチングにより除去されることを防ぐことができる。また、ゲート電極Ｇ１、Ｇ２のそれぞれの上にはシリサイド層は形成されない。
この後、図示は省略するが、層間絶縁膜ＩＬ上に層間絶縁膜を形成し、それらの層間絶縁膜を貫通し、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ソース・ドレイン領域またはゲート電極Ｇ１、Ｇ２に接続された複数のコンタクトプラグ（接続部）を形成することで、本実施の形態の半導体装置が完成する。
具体的には、例えばＣＶＤ法を用いて、酸化シリコン膜などからなる層間絶縁膜を層間絶縁膜ＩＬ上に形成した後フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＩＬおよびその上の当該層間絶縁膜からなる積層層間絶縁膜を貫通する複数のコンタクトホールを形成する。コンタクトホールは、メモリセルＭＣのソース・ドレイン領域を構成する拡散層ＤＦ、トランジスタＱ１のソース・ドレイン領域を構成する拡散層ＤＦ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極Ｇ１またはＧ２のそれぞれの上面を積層層間絶縁膜から露出する開口部である。なお、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの直上のコンタクトホールの底面には、シリサイド層Ｓ１の上面が露出する。
続いて、例えばスパッタリング法などを用いて、積層層間絶縁膜上に、接続用の導電膜として、例えば主にタングステン（Ｗ）からなる金属膜を形成し、これにより各コンタクトホール内を完全に埋め込む。ここでは、例えばチタン膜若しくは窒化チタン膜またはそれらの積層膜からなるバリア導体膜を形成した後、バリア導体膜上にタングステン膜からなる主導体膜を形成することで、バリア導体膜および主導体膜からなる当該金属膜を形成する。その後、積層層間絶縁膜上の不要な当該金属膜をＣＭＰ法などにより除去することで、各コンタクトホール内に埋め込まれたコンタクトプラグを形成する。コンタクトプラグは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ソース・ドレイン領域、ゲート電極Ｇ１またはＧ２に電気的に接続される。
＜半導体装置およびその製造方法の効果について＞
以下に、本実施の形態の半導体装置およびその製造方法の効果について、比較例を示した図３０を用いて説明する。図３０は、比較例の半導体装置を示す断面図であって、ＦＩＮＦＥＴからなるメモリセルを含む断面図である。図３０では、図の左側から順に、メモリセル領域１Ａ、ロジック領域１ＢおよびＩ／Ｏ領域１Ｃのそれぞれにおける、フィンの短手方向に沿う断面を示している。
図３０に示すメモリセル領域１Ａの断面は、図４のＨ−Ｈ断面に対応する箇所であって、メモリセルのソース・ドレイン領域を含む箇所の断面である。また、図３０のロジック領域１Ｂは、低耐圧トランジスタのソース・ドレイン領域を含む箇所の断面であり、Ｉ／Ｏ領域１Ｃは、高耐圧トランジスタのソース・ドレイン領域を含む箇所の断面である。ただし、図では各ソース・ドレイン領域の図示を省略している。すなわち、図３０に示す各断面には、素子分離領域上に層間絶縁膜が形成された領域の断面図を示している。
図３０にはゲート電極などを図示していないが、図３０に示す比較例である半導体装置は、メモリセル領域１Ａに形成されたＭＯＮＯＳ型のメモリセルと、ロジック領域１Ｂに形成された低耐圧トランジスタと、Ｉ／Ｏ領域１Ｃに形成された高耐圧トランジスタとを有している。ここで、比較例の半導体装置は、溝Ｄ１内に埋め込まれ、酸化シリコン膜のみからなる素子分離領域ＥＩ４を有しており、素子分離領域ＥＩ４内に窒化シリコン膜が形成されていない点で、上述した本実施の形態の半導体装置と異なる。すなわち、素子分離領域ＥＩ４の上面はすべて酸化シリコン膜により構成されている。比較例の半導体装置のその他の構成は、本実施の形態の半導体装置と同様である。
なお、図３０に示す素子分離領域ＥＩ４の一部は、内部に空隙ＶＤを有しているが、空隙ＶＤは本実施の形態の半導体装置の素子分離領域ＥＩ１を構成する絶縁膜ＩＦ３（図２参照）内に形成されていることも考えられる。また、当該空隙ＶＤの直上では、素子分離領域ＥＩ４の上面に窪み（ＳＴＩ窪み）が形成される場合がある。
メモリセルの微細化が進むと、チャネル幅の縮小に伴い電流駆動力の低下が課題になる。これに対し、凸型の活性領域を形成し、凸型の突出部を跨るように配置された制御ゲート電極およびメモリゲート電極を含むメモリセルを備えたメモリセルを形成することで、微細化されたレイアウトでも、実行的なチャネル幅を大きく確保することができ、高い電流駆動力を得ることができる。このため、フィン構造を有するメモリセルは、半導体装置の微細化を実現する観点から有利である。
半導体装置を微細化する観点から、隣り合うフィン同士の間隔を縮小し、また、隣り合うフィン同士の間の溝を深く形成することが求められる。当該溝が深く、溝内に埋め込まれた素子分離領域の上面からフィンの上面までの高さが大きい場合は、溝内の素子分離領域上に形成するゲート電極などパターンの高さも高くなるため、素子分離領域上に当該パターンを形成するために高い加工技術が必要となる。このため、フィン構造を有する半導体装置では、素子分離領域の上面の高さを所望の高さで精度よく形成する必要があり、各領域の素子分離領域の上面の高さにばらつきが生じることを防ぐ必要がある。
図３０には、メモリセル領域１Ａにおいて素子分離領域ＥＩ４の上面の高さにばらつきが生じている場合の構造を示している。このように、素子分離領域ＥＩ４の上面の位置が、素子分離領域ＥＩ４上にフィンＦＡを露出させた後の工程（フィン形成工程）で変動し、当該位置にばらつきが生じると、フィン形成工程以後の各工程での負担が大きくなり、所望の特性を有するＭＯＮＯＳメモリを安定して形成することが困難となる。フィン形成工程以後の各工程での負担が大きくなることとは、すなわち、制御ゲート電極、メモリゲート電極、および、それらのゲート電極に隣接するサイドウォールのそれぞれを加工する工程において、加工の難易度が高まること、および、素子分離領域ＥＩ４上の溝内に層間絶縁膜ＩＬを埋め込むことの難易度が高まることなどを意味する。
すなわち、素子分離領域ＥＩ４の上面の位置にばらつきが生じると、メモリセル領域１Ａのゲート電極またはサイドウォールの加工不良が生じる虞があり、溝Ｄ１内に層間絶縁膜ＩＬを埋め込もうとする際に埋込み不良が起きる虞がある。したがって、半導体装置の信頼性が低下する問題が生じる。
フィン構造を有するＭＯＮＯＳメモリでは、ＯＮＯ膜の膜厚の分だけ、フィンＦＡの高さ、つまり、ゲート電極と隣り合うフィンＦＡの高さが小さくなる。このため、所望の特性のＭＯＮＯＳメモリを得るために、ロジック領域１ＢおよびＩ／Ｏ領域１Ｃの素子よりもさらにフィンを高く形成する場合がある。これは、素子分離領域ＥＩ４上に露出するフィンの高さと同じ大きさを有する素子分離領域ＥＩ４上の溝の深さが大きいことを意味する。よって、メモリセル領域１Ａでは、ロジック領域１ＢおよびＩ／Ｏ領域１Ｃに比べ、より素子分離領域ＥＩ４の上面の位置のばらつきを抑えることが重要である。
しかし、スプリットゲート型のＭＯＮＯＳメモリを形成するメモリセル領域１Ａでは、素子分離領域ＥＩ４が露出した状態でエッチング工程および洗浄工程が行われる回数が多く、それらの工程で削られやすい酸化シリコン膜からなる素子分離領域ＥＩ４の上面を、所望の位置に留めることが困難である。すなわち、例えば、図１８を用いて説明した制御ゲート電極ＣＧおよびゲート絶縁膜ＧＩ１を形成する際に行うエッチング工程および洗浄工程では、素子分離領域ＥＩ４の上面がエッチングおよび洗浄液に曝される。同様に、図２１を用いて説明したメモリゲート電極ＭＧを形成する際に行うＯＮＯ膜ＯＮの除去のためのエッチング工程および洗浄工程と、図２３を用いて説明したサイドウォールＳＷを形成する際に行うエッチング工程および洗浄工程では、素子分離領域ＥＩ４の上面がエッチングおよび洗浄液に曝される。
これに対し、ロジック領域１ＢおよびＩ／Ｏ領域１Ｃの素子分離領域ＥＩ２、ＥＩ３の上面がエッチングおよび洗浄液に曝されるときとして、ゲート電極（ダミーゲート電極）の形成時と、サイドウォールＳＷの形成時などが考えられるが、そのように素子分離領域ＥＩ２、ＥＩ３がエッチングおよび洗浄液に曝される回数はメモリセル領域１Ａの素子分離領域ＥＩ４に比べて少ない。このように、メモリセル領域１Ａでは加工工程および洗浄工程が多いため、酸化シリコン膜のみからなる素子分離領域ＥＩ４の上面にばらつきが生じやすい。
また、フィン同士の間隔が小さい場合などには、図３０に示すように素子分離領域ＥＩ４内に空隙ＶＤが形成される場合がある。このような場合、空隙ＶＤの直上の素子分離領域ＥＩ４はエッチングおよび洗浄に対して削られやすい性質を有するため、より素子分離領域ＥＩ４の上面にばらつきが生じやすくなる。また、空隙ＶＤの直上の素子分離領域ＥＩ４の上面に形成されたＳＴＩ窪みは、異物の発塵元となり得る。このような異物が発生することは、半導体装置の信頼性の低下の原因となる。
そこで、本実施の形態では、図２に示す素子分離領域ＥＩ１の上面を、窒化シリコン膜ＮＦにより保護している。つまり、素子分離領域ＥＩ１の上面を窒化シリコン膜ＮＦにより構成することで、素子分離領域ＥＩ１の形成後のエッチング工程および洗浄工程などにおいて、素子分離領域ＥＩ１の上面が削られ、素子分離領域ＥＩ１の上面の位置にばらつきが生じることを防ぐことができる。これは、絶縁膜ＩＦ３、素子分離領域ＥＩ２およびＥＩ３などを構成する酸化シリコンに比べ、窒化シリコン膜ＮＦを構成する窒化シリコンは密度が高く、エッチングおよび洗浄に対して耐性が高い材料であるためである。
このように、素子分離領域ＥＩ１の上面の大部分を窒化シリコン膜ＮＦにより構成することで、素子分離領域ＥＩ１の上面の変動を抑制し、素子分離領域ＥＩ１の上面における段差のばらつきを低減することができる。また、素子分離領域ＥＩ１を構成する絶縁膜ＩＦ３内に空隙ＶＤ（図３０参照）が形成され、空隙ＶＤの直上の絶縁膜ＩＦ３の上面にＳＴＩ窪みが形成されたとしても、本実施の形態では絶縁膜ＩＦ３の上面を窒化シリコン膜ＮＦにより覆うため、異物がＳＴＩ窪みから発生することを防ぐことができる。
また、ＭＯＮＯＳメモリの特性は、チャネル幅の大きさ、つまり、素子分離領域ＥＩ１上に突出するフィンの高さに大きく影響を受けるため、素子分離領域ＥＩ１の上面の位置にばらつきが生じることはメモリセルＭＣの特性にばらつきが生じることを意味する。これに対し、ここでは素子分離領域ＥＩ１の上面の位置のばらつきを抑えることができるため、メモリセルＭＣの特性がばらつくことを防ぐことができる。また、素子分離領域ＥＩ１の上面を所望の位置に精度良く形成することができるため、フィンＦＡの形成工程以後の各工程での負担を軽減することができる。すなわち、制御ゲート電極ＣＧまたはサイドウォールＳＷの加工不良の発生、および、溝Ｄ１内の層間絶縁膜ＩＬの埋込み不良の発生を防ぐことができる。よって、歩留を改善することができる。以上により、本実施の形態では、半導体装置の信頼性を向上させることができる。
なお、メモリセル領域１Ａ以外のロジック領域１ＢおよびＩ／Ｏ領域１Ｃでは、素子分離領域ＥＩ２、ＥＩ３のそれぞれの上面を窒化シリコン膜により構成せず、素子分離領域ＥＩ２、ＥＩ３のそれぞれを酸化シリコン膜のみにより構成する。その理由の１つは、当該窒化シリコン膜が有する内部応力が、トランジスタＱ１、Ｑ２の特性に影響を与える虞があるためである。また、他の理由の１つとして、トランジスタＱ１、Ｑ２の形成工程では、メモリセルＭＣの形成工程に比べてエッチング工程および洗浄工程が少ないため、素子分離領域ＥＩ２、ＥＩ３のそれぞれの上面が削られにくく、メモリセル領域１Ａに比べ、素子分離領域の上面を保護する必要性が低いことが挙げられる。
本実施の形態では、メモリセル領域１Ａの素子分離領域ＥＩ１の全体を窒化シリコン膜により構成せず、素子分離領域ＥＩ１の上層部分だけを窒化シリコン膜ＮＦにより構成し、素子分離領域ＥＩ１を絶縁膜ＩＦ３と窒化シリコン膜ＮＦとの積層構造とすることで、メモリセル領域１Ａにおいて応力が発生することを防いでいる。また、ここでは、窒化シリコン膜ＮＦの膜厚を５〜１５ｎｍの範囲に留めることで、素子分離領域ＥＩ１の上面の位置がばらつくことを防ぎ、かつ、メモリセル領域１Ａにおいて応力が発生することを防いでいる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１Ａ メモリセル領域
１Ｂ ロジック領域
１Ｃ Ｉ／Ｏ領域
ＣＧ 制御ゲート電極
Ｄ１〜Ｄ３ 溝
ＥＩ１〜ＥＩ４ 素子分離領域
ＦＡ、ＦＢ、ＦＣ フィン
Ｇ１、Ｇ２ ゲート電極
ＧＩ１〜ＧＩ３ ゲート絶縁膜
ＭＣ メモリセル
ＭＧ メモリゲート電極
ＯＮ ＯＮＯ膜
Ｑ１、Ｑ２ トランジスタ
ＳＢ 半導体基板

Claims (12)

  1. 主面に沿って並ぶ第１領域および第２領域を有する半導体基板と、
    前記第１領域の前記半導体基板の一部分であって、前記半導体基板の上面から突出し、前記半導体基板の前記主面に沿う第１方向に延在する複数の第１突出部と、
    隣り合う前記第１突出部同士の間の第１溝内に埋め込まれた第１素子分離領域と、
    前記第１突出部の上面上に第１絶縁膜を介して形成され、前記第１方向に直交する第２方向に延在する第１ゲート電極と、
    前記第１突出部の前記上面上に電荷蓄積部を含む第２絶縁膜を介して形成され、前記第１ゲート電極と隣り合って前記第２方向に延在する第２ゲート電極と、
    前記第１突出部の前記上面に形成された第１ソース・ドレイン領域と、
    前記第２領域の前記半導体基板の一部分であって、前記半導体基板の前記上面から突出し、前記第１方向に延在する複数の第２突出部と、
    隣り合う前記第２突出部同士の間の第２溝内に埋め込まれた第２素子分離領域と、
    前記第２突出部の上面上に第３絶縁膜を介して形成され、前記第２方向に延在する第３ゲート電極、および、前記第２突出部の前記上面に形成された第２ソース・ドレイン領域を備えたトランジスタと、
    を有し、
    前記第１ゲート電極および前記第２ゲート電極は、前記第１素子分離領域の直上において延在しており、
    前記第１ゲート電極、前記第２ゲート電極および前記第１ソース・ドレイン領域は、不揮発性記憶素子を構成し、
    前記第１素子分離領域の上面は、窒化シリコン膜の上面により構成され、前記第２素子分離領域の上面は、第２酸化シリコン膜の上面により構成されている、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１素子分離領域は、
    前記第１溝内に埋め込まれた第１酸化シリコン膜と、
    前記第１酸化シリコン膜上に形成された前記窒化シリコン膜と、
    を有する、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第１素子分離領域は、前記第１突出部と前記窒化シリコン膜との間に形成された第３酸化シリコン膜をさらに有する、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記窒化シリコン膜の膜厚は、５〜１５ｎｍである、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記第１ゲート電極および前記第２ゲート電極を含むパターンの両側の側面のそれぞれを覆い、前記第２方向に延在する第４絶縁膜からなるサイドウォールをさらに有する、半導体装置。
  6. 請求項３記載の半導体装置において、
    前記第１素子分離領域の前記上面の面積のうち、前記窒化シリコン膜の前記上面の面積は、前記第３酸化シリコン膜の上面の面積より大きい、半導体装置。
  7. （ａ）主面に沿って並ぶ第１領域および第２領域を有する半導体基板を準備する工程、
    （ｂ）前記第１領域の前記半導体基板の上面に第１溝を形成することで、前記半導体基板の一部分であって、前記半導体基板の前記上面から突出し、前記半導体基板の前記主面に沿う第１方向に延在する複数の第１突出部を形成し、前記第２領域の前記半導体基板の上面に第２溝を形成することで、前記半導体基板の一部分であって、前記半導体基板の前記上面から突出し、前記第１方向に延在する複数の第２突出部を形成する工程、
    （ｃ）前記第１溝内を埋め込む第１酸化シリコン膜と、前記第２溝内を埋め込む第２酸化シリコン膜とを形成する工程、
    （ｄ）前記第１酸化シリコン膜の上面を後退させる工程、
    （ｅ）前記（ｄ）工程の後、前記第１酸化シリコン膜上に窒化シリコン膜を形成することで、前記第１溝内に、前記第１酸化シリコン膜および前記窒化シリコン膜を含む第１素子分離領域を形成する工程、
    （ｆ）前記第２酸化シリコン膜の上面を後退させることで、前記第２酸化シリコン膜からなる第２素子分離領域を形成する工程、
    （ｇ）前記第１突出部上に第１絶縁膜を介して形成され、前記第１突出部および前記第１素子分離領域のそれぞれの直上で前記第１方向に直交する第２方向に延在する第１ゲート電極を形成する工程、
    （ｈ）前記第１突出部上に電荷蓄積部を含む第２絶縁膜を介して形成され、前記第１突出部および前記第１素子分離領域のそれぞれの直上で、前記第１ゲート電極に隣り合って前記第２方向に延在する第２ゲート電極を形成する工程、
    （ｉ）前記第２突出部上に第３絶縁膜を介して形成され、前記第２方向に延在する第３ゲート電極を形成する工程、
    （ｊ）前記第１突出部の上面に第１ソース・ドレイン領域を形成する工程、
    （ｋ）前記第２突出部の上面に第２ソース・ドレイン領域を形成する工程、
    を有し、
    前記第１ゲート電極、前記第２ゲート電極および前記第１ソース・ドレイン領域は、不揮発性記憶素子を構成しており、
    前記第３ゲート電極および前記第２ソース・ドレイン領域は、トランジスタを構成している、半導体装置の製造方法。
  8. 請求項７記載の半導体装置の製造方法において、
    （ｄ１）前記（ｄ）工程の後、前記（ｅ）工程の前に、前記第１酸化シリコン膜上の前記第１突出部の表面を覆う第３酸化シリコン膜を形成する工程、
    （ｅ１）前記（ｅ）工程の後、前記窒化シリコン膜上の前記第３酸化シリコン膜を除去することで、前記第１突出部の前記表面を露出させる工程、
    をさらに有し、
    前記第１突出部と前記窒化シリコン膜との間の前記第３酸化シリコン膜は、前記第１素子分離領域を構成している、半導体装置の製造方法。
  9. 請求項８記載の半導体装置の製造方法において、
    前記第１素子分離領域の前記上面の面積のうち、前記窒化シリコン膜の前記上面の面積は、前記第３酸化シリコン膜の上面の面積より大きい、半導体装置の製造方法。
  10. 請求項７記載の半導体装置の製造方法において、
    前記窒化シリコン膜の膜厚は、５〜１５ｎｍである、半導体装置の製造方法。
  11. 請求項７記載の半導体装置の製造方法において、
    （ｈ１）前記（ｊ）工程の前に、前記第１ゲート電極および前記第２ゲート電極を含むパターンの両側の側面のそれぞれを覆い、前記第１突出部および前記第１素子分離領域のそれぞれの直上で前記第２方向に延在する第４絶縁膜からなるサイドウォールを形成する工程をさらに有する、半導体装置の製造方法。
  12. 請求項７記載の半導体装置の製造方法において、
    前記（ｇ）工程および前記（ｈ）工程のそれぞれの直後には、前記窒化シリコン膜の上面は露出されている、半導体装置の製造方法。
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