KR100781290B1 - 플래쉬 메모리 소자 및 플래쉬 메모리 소자의 제조방법 - Google Patents

플래쉬 메모리 소자 및 플래쉬 메모리 소자의 제조방법 Download PDF

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Abstract

NAND형 플래쉬 메모리 소자 및 이의 제조방법에 관한 것으로서, 플래쉬 메모리 소자는 기판과, 복수의 셀 트랜지스터 및 선택 트랜지스터를 포함한다. 상기 기판은 셀 트랜지스터 영역과, 상기 셀 트랜지스터 영역과 서로 다른 높이의 상면을 갖는 선택 트랜지스터 영역을 포함한다. 상기 셀 트랜지스터는 상기 기판의 셀 트랜지스터 영역에 형성되고, 핀펫(Fin-FET) 구조를 갖는다. 상기 선택 트랜지스터는 상기 기판의 선택 트랜지스터 영역에 형성된다. 상술한 구조를 갖는 NAND형 플래쉬 메모리 소자는 소자의 집적도 향상에 따른 열 전자의 주입의 디스터밴스 현상이 증가되는 것을 방지할 수 있다

Description

플래쉬 메모리 소자 및 플래쉬 메모리 소자의 제조방법{FLASH MEMORY DEVICE and METHOD of MANUFACTURING FLASH MEMORY DEVICE}
도 1은 NAND형 플래시 메모리 소자의 일 부분을 나타내는 회로도이다.
도 2는 본 발명의 일 실시예에 따른 NAND형 플래시 메모리 소자의 레이아웃을 나타내는 도이다.
도 3은 도 2를 Y-Y′방향으로 절단한 본 발명의 일 실시예에 따른 NAND형 플래쉬 메모리 소자를 나타내는 단면도이다.
도 4는 도 2를 X-X′절단한 본 발명의 일 실시예에 따른 NAND형 플래쉬 메모리 소자를 나타내는 단면도이다.
도 5는 도 2를 Y-Y′방향으로 절단한 본 발명의 다른 실시예에 따른 NAND형 플래쉬 메모리 소자를 나타내는 단면도이다.
도 6은 도 2를 Y-Y′방향으로 절단한 본 발명의 또 다른 실시예에 따른 NAND형 플래쉬 메모리 소자를 나타내는 단면도이다.
도 7 내지 11은 도 3에 도시된 NAND형 플래쉬 메모리 소자의 제조 방법을 나타내는 공정단면도이다.
도 12 내지 13은 도 5에 도시된 NAND형 플래쉬 메모리 소자의 제조 방법을 나타내는 공정단면도이다.
도 14 내지 15은 도 6에 도시된 NAND형 플래쉬 메모리 소자의 제조 방법을 나타내는 공정단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 120 : 제1 게이트 구조물
130 : 그라운드 선택 트랜지스터 140 : 제2 게이트 구조물
150 : 메모리 셀 트랜지스터 160 : 제3 게이트 구조물
170 : 스트링 선택 트랜지스터
본 발명은 플래쉬 메모리 소자 및 이의 제조방법에 관한 것으로, 보다 상세하게는 NAND형 플래쉬 메모리 소자 및 이의 제조방법에 관한 것이다.
반도체 메모리 장치는 일반적으로 DRAM(Dynamic Random Access Memory) 장치 및 SRAM(Static Random Access Memory) 장치와 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile) 메모리 장치와 불휘발성(non-volatile) 메모리 장치로 크게 구분할 수 있다. 상기 불휘발성 메모리 장치는 데이터가 입력되면 시간이 지나도 그 상태를 유지할 수 있는 특성을 갖는다. 이러한 불휘발성 메모리 장치로서 전기적으로 데이터의 입·출력이 가능한 EEPROM(Electrically Erasable and Programmable ROM) 및 플래시(flash) 메모리 소자가 개발되어 있다. 상기 플래시 메모리 소자는 고속으로 전기적 소거가 가능한 EEPROM 장치의 진보된 형태로서, F- N 터널링(Fowler-Nordheim tunneling) 또는 열전자 주입(hot electron injection)에 의해 전기적으로 데이터의 입·출력을 제어하는 장치이다.
상기 플래시 메모리 장치를 회로적 관점에서 살펴보면, N개의 셀 트랜지스터들이 직렬로 연결되어 단위 스트링(string)을 이루고 이러한 단위 스트링들이 비트 라인(bit line)과 접지 라인(ground line) 사이에 병렬로 연결되어 있는 구조를 갖는 NAND형 플래시 메모리 소자와 각각의 셀 트랜지스터들이 비트 라인과 접지 라인 사이에 병렬로 연결되어 있는 구조를 갖는 NOR형 플래시 메모리 소자로 구분할 수 있다. 상기 NOR형 플래시 소자는 고속 동작에 유리한 반면, 상기 NAND형 플래시 메모리 소자는 고집적화에 유리하다.
일반적인, NAND형 플래시 메모리 소자는 도 1에 도시된 바와 같이 복수의 셀 트랜지스터(CT0~CT31), 그라운드 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)를 기본 단위로 포함하는 하나의 스트링을 포함하는 구조를 갖는다.
상술한 구조의 NAND형 플래쉬 소자는 메모리 셀의 집적도가 증가함에 따라 선택 트랜지스터(GST, SST)와 셀 트랜지스터(cell transistor)들 간의 거리(space)도 점점 줄어드는 추세에 있다. 이 경우 프로그램 억제를 위하여 상기 스트링 선택 트랜지스터(SST)에 프로그램 방지전압을 인가하면 GIDL(Gate Induced Drain Leakage) 현상에 의해 전자(electron hole pair)가 생성되고, 생성된 전자가 에너지 필드(field)에 의해 가속되어 상기 스트링 선택 트랜지스터(DST)에 인접된 셀 트랜지스터(CT)의 플로팅 게이트로 주입되는 디스터밴스(disturbance)현상이 발생된다.
따라서, 상기 디스터브 현상을 감소시키기 위해서는 상기 셀 트랜지스터와 상기 선택 트랜지스터의 이격 거리를 증가시켜야 하기 때문에 집적도를 증가시키기 어려워지는 문제점이 초래된다.
따라서, 상술한 문제점을 해결하기 위한 본 발명의 제1 목적은, 셀 트랜지스터 형성영역 및 선택 트랜지스터 형성영역의 높이를 조절함으로서 디스터밴스가 감소된 NAND형 플래쉬 메모리 소자를 제공하는데 있다.
따라서, 상술한 문제점을 해결하기 위한 본 발명의 제2 목적은, 셀 트랜지스터 형성영역 및 선택 트랜지스터 형성영역의 높이를 조절함으로서 디스터밴스가 감소된 NAND형 플래쉬 메모리 소자의 제조방법을 제공하는데 있다.
상술한 본 발명의 제1 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 플래쉬 메모리 소자는 기판과, 복수의 셀 트랜지스터 및 선택 트랜지스터를 포함한다. 상기 기판은 셀 트랜지스터 영역과, 상기 셀 트랜지스터 영역과 서로 다른 높이의 상면을 갖는 선택 트랜지스터 영역을 포함한다. 상기 셀 트랜지스터는 상기 기판의 셀 트랜지스터 영역에 형성되고, 핀펫(Fin-FET) 구조를 갖는다. 상기 선택 트랜지스터는 상기 기판의 선택 트랜지스터 영역에 형성된다.
일 예로서, 상기 셀 트랜지스터 영역은 상기 선택 트랜지스터 영역보다 높은 상면을 갖거나 상기 선택 트랜지스터 영역은 상기 셀 트랜지스터 영역보다 높은 상면을 가질 수 있다.
또한, 상기 제1 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 플래쉬 메모리 소자는 기판과, 복수의 셀 트랜지스터 및 선택 트랜지스터를 포함한다. 상기 기판은 셀 트랜지스터 영역과 선택 트랜지스터 영역을 포함하며, 상기 셀 트랜지스터 영역과 선택 트랜지스터 영역이 접하는 부분에 리세스가 형성되어 있다. 상기 복수의 셀 트랜지스터는 상기 기판의 셀 트랜지스터 영역에 형성되고, 핀펫 구조를 갖는다. 상기 선택 트랜지스터는 기판의 선택 트랜지스터 영역에 형성되고, 핀펫 구조를 갖는다.
상술한 본 발명의 제2 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 플래쉬 메모리 소자의 제조 방법에 있어서, 셀 트랜지스터 형성 영역과, 상기 셀 트랜지스터 영역과 서로 다른 높이의 상면을 갖는 선택 트랜지스터 영역을 포함하는 기판을 마련한다. 이어서, 상기 기판의 셀 트랜지스터 영역에 핀펫(Fin-FET)의 복수의 셀 트랜지스터를 형성한다. 상기 기판의 선택 트랜지스터 영역에 선택 트랜지스터를 형성한다. 그 결과 NAND형 플래쉬 메모리 소자가 형성될 수 있다.
상술한 본 발명의 제2 목적을 달성하기 위하여 본 발명의 다른 실시예에 따른 플래쉬 메모리 소자의 제조 방법에 있어서, 셀 트랜지스터 영역과 선택 트랜지스터 영역을 포함하며, 상기 셀 트랜지스터 영역과 선택 트랜지스터 영역이 접하는 부분에 리세스가 형성된 기판을 마련한다. 상기 기판의 셀 트랜지스터 영역에 핀펫 구조의 복수의 셀 트랜지스터를 형성한다. 상기 기판의 선택 트랜지스터 영역에 핀펫 구조의 선택 트랜지스터를 형성한다. 그 결과 NAND형 플래쉬 메모리 소자가 형성될 수 있다.
본 발명에 따르면, 선택 트랜지스터 영역과 서로 다른 높이의 상면을 갖는 셀 트랜지스터 영역에 핀펫 구조를 갖는 복수의 셀 트랜지스터를 형성함으로써, 선택 트랜지스터와 셀 트랜지스터간의 유효 거리를 확보할 수 있다. 따라서, 플래쉬 메모리 소자의 집적도 향상에 따른 열 전자의 주입의 디스터밴스 현상이 증가되는 것을 방지할 수 있다. 또한, 상기 셀 트랜지스터가 핀펫 구조를 가질 경우 GIDL(Gate Induced Drain Leakage) 현상이 증가되는 문제점을 방지할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 불휘발성 반도체 메모리 장치 및 그 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패드, 패턴들 또는 구조물들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 패드, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 층(막), 영역, 패드, 패턴 또는 구조물들이 "제1", "제2", "제3" 및/또는 "제4"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막), 영역, 패드, 패턴 또는 구조물들을 구분하기 위한 것이다. 따라서, "제1", "제2", "제3" 및/또는 "제4"는 각 층(막), 영역, 패드, 패턴 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
NAND형 플래쉬 메모리 소자
도 2는 본 발명의 일 실시예에 따른 NAND형 플래시 메모리 소자의 레이아웃을 나타내는 도이다.
도 2를 참조하면, 셀 트랜지스터의 채널과 불순물 영역이 형성될 액티브 영역(102)들이 각각 필드 영역(101)에 의해 이격되어 서로 평행하게 Y축으로 신장하면서 X축으로 반복되어 배열된다.
상기 액티브 영역(102) 상에는 도전성 라인에 해당하는 n개의 워드라인(W/L1, W/L2, …, W/Ln)들이 X축으로 신장하면서 Y축으로 반복되어 배열됨으로써, 플로팅 게이트(미도시)와 컨트롤 게이트(워드라인)로 구성된 스택 게이트 구조의 메모리 셀 트랜지스터들이 형성된다. 이와 같이 소정 간격으로 이격되는 워드라인(W/L1, W/L2, …, W/Ln)들 사이의 노출된 액티브 영역(102)의 표면에 고농도의 불순물 영역(미도시)들이 형성된다.
Y축으로 신장하는 액티브 영역(102)과 X축으로 신장하는 워드라인(W/L1, W/L2, …, W/Ln)의 배열에 의해 X-Y 방향으로 배열되는 다수의 메모리 셀 어레이를 형성할 때, 첫 번째 워드라인(W/L1)과 n번째 워드라인(W/Ln)의 바깥에 선택 트랜지 스터에 포함된 그라운드 선택라인(GSL)과 스트링 선택라인(SSL)을 구비하여 하나의 메모리 단위로서 "스트링"을 형성한다. 상기 선택 트랜지스터는 그라운드 선택 트랜지스터 및 스트링 선택 트랜지스터를 포함한다. 상기 스트링에서, n개의 메모리 셀 트랜지스터들은 불순물 영역을 공유하면서 직렬 연결된다. 일 예로서, 상기 도전성 라인은 선택라인을 포함할 수 있다.
그라운드 선택 라인(GSL)과 스트링 선택 라인(SSL)을 구성하는 선택 트랜지스터들은 저항에 의한 신호지연 현상을 방지하기 위하여 각 입/출력(I/O) 사이의 필드 영역(101)에 플로팅 게이트와 컨트롤 게이트를 연결시키기 위한 버팅 콘택(도시하지 않음)을 구비한다. 따라서, 선택 트랜지스터들은 전기적으로 1층의 게이트를 갖는 MOS 트랜지스터로서 동작하게 된다.
상기 스트링 선택 라인(SSL)의 일측에는 비트라인 콘택이 구비된다. 상기 워드라인(W/L1, W/L2, …, W/Ln) 상에는 상기 워드라인과 직교하도록 Y축으로 신장하면서 X축으로 반복되는 k개의 비트라인(B/Lk, B/Lk-1, B/Lk-2, …)들이 형성된다. 상기 "스트링"의 또 다른 바깥쪽에는 서로 이웃한 그라운드 선택 라인(GSL) 사이에 X축 방향으로 신장되는 공통 소오스 콘택이 구비된다.
도 3은 도 2를 Y-Y′방향으로 절단한 본 발명의 일 실시예에 따른 NAND형 플래쉬 메모리 소자를 나타내는 단면도이고, 도 4는 도 2를 X-X′절단한 본 발명의 일 실시예에 따른 NAND형 플래쉬 메모리 소자를 나타내는 단면도이다.
도 3 및 도 4를 참조하면, 상기 NAND형 플래쉬 메모리 소자는 셀 트랜지스터 영역(B)과 선택 트랜지스터 영역(A,C)을 포함하는 기판(100), 상기 기판의 셀 트랜지스터 영역에 배치된 복수의 메모리 셀 트랜지스터(150) 및 상기 기판의 선택 트랜지스터 영역에 배치된 선택 트랜지스터들을 포함한다. 상기 선택 트랜지스터는 그라운드 선택 트랜지스터(130) 및 스트링 선택 트랜지스터(170)를 포함한다.
상기 기판은 셀 트랜지스터 영역(B)과, 상기 셀 트랜지스터 영역과 서로 다른 높이의 상면을 갖는 선택 트랜지스터 영역(A, C)을 포함한다. 즉, 상기 기판의 셀 트랜지스터 영역(B)은 상기 기판의 선택 트랜지스터 영역(A, C)의 상면보다 높은 상면을 갖는다. 또한, 상기 기판(100)은 소자분리막(미도시)에 의해 엑티브 영역(미도시)과 필드 영역(미도시)으로 구분된다.
상기 선택 트랜지스터 영역(A, C)은 스트링 선택 트랜지스터 영역(C)과 그라운드 선택 트랜지스터 영역(A)을 포함한다. 일 예로서, 상기 그라운드 선택 트랜지스터 영역(A)은 상기 셀 트랜지스터 영역(B)의 일 측에 위치한다. 반면에 상기 스트링 선택 트랜지스터 영역(C)은 상기 셀 트랜지스터 영역(B)의 타 측에 위치한다.
그라운드 선택 트랜지스터(130)는 상기 기판의 그라운드 선택 트랜지스터 영역(A)에 형성되고, 제1 게이트 구조물(120)과 상기 제1 게이트 구조물(120)들에 인접하는 기판에 형성된 제1 불순물 영역(125)을 포함한다.
구체적으로 상기 제1 게이트 구조물(120)은 소자 분리막 패턴의 상면보다 높은 상면을 갖는 실리콘 핀 구조물(105)을 감싸는 핀펫(Fin-FET)구조를 가질 수 있다. 도면에 도시하지 않았지만, 상기 제1 게이트 구조물(120)은 평탄한 구조를 가질 수 있다.
일 예로서, 상기 제1 게이트 구조물(120)은 절연막 패턴(112a), 제1 도전막 패턴(114a), 유전막 패턴(116a), 제2 도전막 패턴(118a)을 포함할 수 있다. 이때, 상기 제1 도전막 패턴(114a)과 상기 제2 도전막 패턴(118a)은 유전막에 형성된 트렌치(미도시)에 의해 전기적으로 연결된다. 다른 예로서, 상기 제1 게이트 구조물(120)은 절연막 패턴 및 게이트 전극이 적층된 구조를 가질 수 있다. 또한, 상기 그라운드 선택 트랜지스터(120)의 불순물 영역(125)은 소오스 콘택(196)과 전기적으로 연결된다.
메모리 셀 트랜지스터(150)는 상기 기판(100)의 셀 트랜지스터 영역(B)에 형성되고, 핀펫(FIN-FET) 구조를 갖는 각각의 제2 게이트 구조물(140)들을 포함한다. 또한, 각 제2 게이트 구조물들(140)에 인접하는 제2 불순물 영역(145)들을 포함한다.
구체적으로, 상기 제2 게이트 구조물(140)들은 소자 분리막 패턴의 상면보다 높은 상면을 갖는 실리콘 핀(105)을 감싸는 구조를 갖는다. 일 예로서, 상기 셀 트랜지스터 영역(B)에 위치하는 실리콘 핀은 상기 선택 트랜지스터 영역(A, C)에 위치하는 실리콘 핀(105)과 실질적으로 동일한 높이를 가질 수 있다. 다른 예로서, 상기 셀 트랜지스터 영역(B)에 위치하는 실리콘 핀은 상기 선택 트랜지스터 영역(A, C)에 위치하는 실리콘 핀(105) 보다 높은 높이를 가질 수 있다.
일 예로서, 상기 게2 게이트 구조물(140)은 터널 절연막 패턴(112b), 플로팅 게이트(114b), 유전막 패턴(116b), 컨트롤 게이트(118b)를 포함한다. 다른 예로서, 상기 제2 게이트 구조물(140)은 터널 절연막 패턴, 전하트랩체 패턴, 블로킹 패턴 및 전극을 포함할 수 있다. 상기 제2 불순물 영역(145)은 상기 실리콘 핀(105)의 상면에 형성된다.
스트링 선택 트랜지스터(170)는 상기 기판의 스트링 선택 트랜지스터 영역(C)에 형성되고, 제3 게이트 구조물(160)과 상기 제3 게이트 구조물과 인접하는 기판의 제3 불순물 영역(165)들을 포함한다.
일 예로서, 도면에 도시하지 않았지만, 제3 게이트 구조물(160)은 소자 분리막 패턴의 상면보다 높은 상면을 갖는 실리콘 핀 구조물(미도시)을 감싸는 핀펫(Fin FET)구조를 가질 수 있다. 다른 예로, 상기 제3 게이트 구조물(160)은 평탄한(planar)구조를 가질 수 있다. 상기 평탄한 구조의 제3 게이트 구조물(160)은 소자분리막 패턴과 동일한 높이의 상면을 갖는 실리콘 기판 상에 형성된다.
또한, 상기 제3 게이트 구조물(160)은 절연막 패턴 및 게이트 전극이 적층된 구조를 가질 수 있다. 일 예로서, 상기 제3 게이트 구조물(160)은 절연막 패턴(112c), 제1 도전막 패턴(114c), 유전막 패턴(116c) 및 제2 도전막 패턴(118c)을 포함할 수 있다. 이때, 제3 게이트 구조물(160)의 제1 도전막 패턴(114c)과 제2 도전막 패턴(118c)은 상기 유전막 패턴(116c)에 형성된 트랜치(미도시)에 의해 전기적으로 연결된 구조를 갖는다. 상기 스트링 선택 트랜지스터(170)의 제3 불순물 영역(165)은 비트라인 콘택(198)과 전기적으로 연결된다.
일 실시예에 따른 상술한 구성을 갖는 NAND형 플래쉬 메모리 소자에서는 상기 메모리 셀 트랜지스터(150)가 상기 그라운드 선택 트랜지스터(130)와 스트링 선택 트랜지스터(170)보다 높은 위치의 기판 상에 배치된 것을 특징으로 한다.
이에 따라, 상기 메모리 셀 트랜지스터의 제2 불순물 영역(145)은 상기 그라운드 선택 트랜지스터의 제1 불순물 영역(125)과 상기 스트링 선택 트랜지스터의 제3 불순물 영역(165)보다 높은 위치에 존재하게된다. 그 결과 상기 플래쉬 메모리 소자의 집적도 향상에 따른 열 전자의 주입의 디스터밴스 현상이 증가되는 것을 방지하는 동시에 상기 선택 트랜지스터와 메모리 셀 트랜지스터간의 유효 거리를 확보할 수 있다. 또한, 상기 메모리 셀 트랜지스터가 핀펫 구조를 가질 경우 GIDL(Gate Induced Drain Leakage)가 증가되는 문제점을 방지할 수 있다.
도 5는 도 2를 Y-Y′방향으로 절단한 본 발명의 다른 실시예에 따른 NAND형 플래쉬 메모리 소자를 나타내는 단면도이다.
도 5를 참조하면, 상기 NAND형 플래쉬 메모리 소자는 그라운드 선택 트랜지스터 영역(A), 셀 트랜지스터 영역(B) 및 스트링 선택 트랜지스터 영역(C)을 포함하는 기판(100)을 포함한다. 특히, 상기 셀 트랜지스터 영역(B)은 상기 선택 트랜지스터 영역(A, C)의 상면보다 낮은 상면을 갖는다. 다시 말해, 상기 선택 트랜지스터 영역(A,C)은 상기 셀 트랜지스터 영역(B)의 상면보다 높은(H1) 상면을 갖는다. 또한, NAND형 플래쉬 메모리 소자는 그라운드 선택 트랜지스터(130), 메모리 셀 트랜지스터(150) 및 스트링 선택 트랜지스터(170)를 포함한다.
그라운드 선택 트랜지스터(130)는 상기 기판(100)의 그라운드 선택 트랜지스터 영역(A)에 형성되고, 제1 게이트 구조물(120)과 상기 제1 게이트 구조물(120)들에 인접하는 기판에 형성된 제1 불순물 영역(125)을 포함한다.
도면에 도시하지 않았지만, 상기 제1 게이트 구조물은 소자 분리막 패턴의 상면보다 높은 상면을 갖는 실리콘 핀 구조물을 감싸는 핀펫(Fin FET)구조를 가질 수 있다. 또한, 상기 제1 게이트 구조물(120)은 평탄한 구조를 가질 수 있다. 또한, 상기 그라운드 선택 트랜지스터(120)의 제1 불순물 영역(125)은 소오스 콘택(196)과 전기적으로 연결된다.
메모리 셀 트랜지스터(150)는 상기 기판(100)의 셀 트랜지스터 영역(B)에 형성되고, 핀펫(FIN-FET) 구조를 갖는 각각의 제2 게이트 구조물(140)들 및 제2 게이트 구조물들(140)에 인접하는 제2 불순물 영역(145)들을 포함한다.
스트링 선택 트랜지스터(170)는 상기 기판의 스트링 선택 트랜지스터 영역(C)에 형성되고, 제3 게이트 구조물(160)과 상기 제3 게이트 구조물과 인접하는 기판의 제3 불순물 영역(165)들을 포함한다. 일 예로서, 제3 게이트 구조물(160)은 소자 분리막 패턴의 상면보다 높은 상면을 갖는 실리콘 핀 구조물(미도시)을 감싸는 핀펫(Fin FET)구조 또는 평탄한(planar)구조를 가질 수 있다. 상기 스트링 선택 트랜지스터(170)의 제3 불순물 영역(165)은 비트라인 콘택(196)과 전기적으로 연결된다.
일 예로서, 상기 선택 트랜지스터 영역(A, C)에 위치하는 실리콘 핀은 상기 셀 트랜지스터 영역(B)에 위치하는 실리콘 핀과 실질적으로 동일한 높이를 가질 수 있다. 또한, 상기 선택 트랜지스터 영역(A, C)에 위치하는 실리콘 핀은 상기 셀 트랜지스터 영역에 위치하는 실리콘 핀 보다 높은 높이를 가질 수 있다. 상기 그라운드 선택 트랜지스터, 셀 메모리 트랜지스터 및 스트링 선택 트랜지스터는 상기 도 3에서 설명되었기 때문에 구체적인 설명은 생략한다.
일 실시예에 따른 상술한 구성을 갖는 NAND형 플래쉬 메모리 소자는 상기 그라운드 선택 트랜지스터(130)와 상기 스트링 선택 트랜지스터(170)가 상기 메모리 셀 트랜지스터(150) 보다 높은 위치의 기판 상에 배치된 것을 특징으로 한다.
이에 따라, 상기 메모리 셀 트랜지스터(150)의 제2 불순물 영역(145)은 상기 그라운드 선택 트랜지스터(130)와 상기 스트링 선택 트랜지스터(170)에 포함된 불순물 영역보다 낮은 위치에 존재하게 된다. 그 결과 상기 플래쉬 메모리 소자의 집적도 향상에 따른 열 전자의 주입의 디스터밴스 현상이 증가되는 것을 방지하는 동시에 상기 선택 트랜지스터와 메모리 셀 트랜지스터간의 유효 거리를 확보할 수 있다. 또한, 상기 메모리 셀 트랜지스터가 핀펫 구조를 가질 경우 GIDL(Gate Induced Drain Leakage)가 증가되는 문제점을 방지할 수 있다.
도 6은 도 2를 Y-Y′방향으로 절단한 본 발명의 또 다른 실시예에 따른 NAND형 플래쉬 메모리 소자를 나타내는 단면도이다.
도 6을 참조하면, 상기 NAND형 플래쉬 메모리 소자는 리세스(R)가 형성된 기판(100), 그라운드 선택 트랜지스터(130), 메모리 셀 트랜지스터(150), 스트링 선택 트랜지스터(170)를 포함한다. 특히, 상기 기판의 리세스(R)는 셀 트랜지스터 영역(B)과 그라운드 선택 트랜지스터 영역(A) 접하는 부분과, 상기 셀 트랜지스터 영역과(B) 스트링 선택 트랜지스터 영역(C)이 접하는 부분에 각각 형성된다.
그라운드 선택 트랜지스터(130)는 상기 기판의 그라운드 선택 트랜지스터 영역(A)에 형성되고, 제1 게이트 구조물(120)과 상기 제1 게이트 구조물(120)들에 인접하는 기판에 형성된 제1 불순물 영역(125)을 포함한다. 또한, 상기 그라운드 선 택 트랜지스터(130)의 제1 불순물 영역(125)은 소오스 콘택(196)과 전기적으로 연결된다.
메모리 셀 트랜지스터(150)는 상기 기판(100)의 셀 트랜지스터 영역(B)에 형성되고, 핀펫(FIN-FET) 구조를 갖는 각각의 제2 게이트 구조물(140)들 및 제2 게이트 구조물들(140)에 인접하는 제2 불순물 영역(145)들을 포함한다.
스트링 선택 트랜지스터(170)는 상기 기판의 스트링 선택 트랜지스터 영역(C)에 형성되고, 제3 게이트 구조물(160)과 상기 제3 게이트 구조물과 인접하는 기판에 형성된 제3 불순물 영역(165)들을 포함한다. 상기 스트링 선택 트랜지스터(170)의 제3 불순물 영역(165)은 비트라인 콘택(198)과 전기적으로 연결된다. 상기 그라운드 선택 트랜지스터(130), 셀 메모리 트랜지스터(150) 및 스트링 선택 트랜지스터(170)는 상기 도 3에서 설명되었기 때문에 구체적인 설명은 생략한다.
일 실시예에 따른 상술한 구성을 갖는 NAND형 플래쉬 메모리 소자는 상기 셀 트랜지스터 영역(B)과 선택 트랜지스터 영역(A,C) 사이의 기판에 리세스(R)가 형성된 것을 특징으로 한다. 이에 따라, 상기 선택 트랜지스터와 메모리 셀 트랜지스터간의 유효 거리를 확보할 수 있다. 그 결과 상기 플래쉬 메모리 소자의 집적도 향상에 따른 열 전자의 주입의 디스터밴스 현상이 증가되는 것을 방지할 수 있다. 또한, 상기 메모셀 트랜지스터가 핀펫 구조를 가질 경우 GIDL(Gate Induced Drain Leakage)가 증가되는 문제점을 방지할 수 있다.
NAND형 플래쉬 메모리 소자의 제조
도 7 내지 11은 도 3에 도시된 NAND형 플래쉬 메모리 소자의 제조 방법을 나타내는 공정단면도이다. 도 7 내지 도 11에 있어서, 도 3과 동일한 부재들에 대해서는 동일한 참조 부호를 사용한다.
도 7을 참조하면, 그라운드 선택 트랜지스터 영역(A), 셀 트랜지스터 영역(B) 및 스트링 선택 트랜지스터 영역(C)을 포함하고, 상기 셀 트랜지스터 영역(B)이 상기 선택 트랜지스터 영역(A, C)의 상면보다 높은 상면을 갖는 대상 기판(100)을 마련한다. 즉 단차를 갖는 대상 기판(100)을 마련한다. 상기 기판은 소자분리막(미도시)이 형성됨으로 인해 엑티브 영역과 필드 영역으로 구분될 수 있다. 상기 기판의 엑티브 영역은 실리콘 패턴에 해당한다.
상기 대상 기판(100)을 마련하는 방법의 일 예로서, 먼저 소리분리막이 형성된 실리콘 기판 상에 하드마스크를 형성한다. 상기 하드마스크는 상기 실리콘 기판의 셀 트랜지스터 영역(B)에 형성된다. 이어서, 상기 하드 마스크에 노출된 선택 트랜지스터 영역(A, C)의 실리콘 기판을 식각한다. 그 결과 상기 셀 트랜지스터 영역(B)이 상기 선택 트랜지스터 영역(A, C) 보다 높은 위치에 존재하는 기판이 마련된다. 이때, 상기 선택 트랜지스터 영역에 존재하는 소자분리막은 상기 선택 트랜지스터 영역에서 식각된 실리콘 기판의 상면과 실질적으로 동일한 높이의 상면을 갖도록 형성될 수 있다. 또한, 상기 선택 트랜지스터 영역에 존재하는 소자분리막은 식각된 실리콘 기판보다 높은 위치의 상면 보다 높은 위치의 상면을 갖도록 형성될 수 있다. 이후 하드 마스크는 인산을 포함하는 세정액을 이용한 세정공정에 의해 제거될 수 있다.
또한, 상기 대상 기판(100)을 마련하는 방법의 다른 예로, 먼저 소리분리막이 형성된 실리콘 기판 상에 하드마스크를 형성한다. 상기 하드마스크는 상기 실리콘 기판의 선택 트랜지스터 영역(A, C)에 형성된다. 이어서, 상기 하드 마스크에 노출된 셀 트랜지스터 영역(B)에 해당하는 실리콘 기판을 실리콘 에피텍시얼 방법으로 성장시킨다. 그 결과 상기 셀 트랜지스터 영역(B)이 상기 선택 트랜지스터 영역(A, C) 보다 높은 위치에 존재하는 기판이 마련된다. 이후 하드 마스크는 인산을 포함하는 세정액을 이용한 세정공정에 의해 제거된다.
이어서, 상기 단차(H1)를 갖는 대상 기판(100)에 형성된 소자 분리막(미도시)의 상부를 제거한다. 이로 인해 상기 대상 기판의 엑티브 영역에 해당하는 실리콘 패턴의 측면을 노출된다. 즉, 측면이 노출된 실리콘 패턴인 실리콘 핀 구조물이 정의된다.
일 예로서, 상기 실리콘 핀 구조물은 도 4에 도시된 바와 같이 상기 기판의 셀 트랜지스터 영역(B)과 상기 선택 트랜지스터 영역(A,C) 모두에 형성될 수 있다. 또한, 도면에 도시하지 않았지만, 상기 실리콘 핀 구조물은 상기 셀 트랜지스터 영역(B)에만 형성될 수 있다. 이때, 상기 선택 트랜지스터 영역에 위치하는 엑티브 영역의 상면은 소자분리막의 상면과 동일한 높이를 가질 수 있다.
도 8을 참조하면, 상기 실리콘 핀 구조물이 형성된 대상 기판(100) 상에 제1 절연막(112)을 형성한다. 상기 제1 절연막(112)은 열 산화(thermal oxidation) 공정을 수행하여 형성될 수 있다. 이때, 상기 제1 절연막(112)은 엑티브 영역에 해당하는 소자 분리막에 노출된 실리콘 기판 또는 실리콘 핀 구조물의 표면에 형성된 다.
여기서, 상기 기판의 그라운드 선택 트랜스지터 영역(A)에 형성되는 제1 절연막(112)은 그라운드 선택 트랜지스터의 게이트 산화막으로 사용되고, 상기 기판의 셀 트랜스터 영역(B)에 형성되는 제1 절연막(112)은 셀 메모리 트랜지스터의 터널 산화막으로 사용되며, 상기 기판의 스트링 선택 트랜지스터 영역(C)에 형성되는 제1 절연막(112)은 스트링 선택 트랜지스터의 게이트 산화막으로 사용된다. 따라서, 한번의 산화 공정으로 기판 상에 게이트 산화막과 터널 산화막을 동시에 형성할 수 있다.
이어서, 제1 절연막(112)이 형성된 기판 상에 실질적으로 균일한 두께를 갖는 예비 도전막을 형성을 형성한다. 상기 예비 도전막은 불순물을 포함하는 폴리실리콘, 금속물질을 화학기상 증착 공정을 이용하여 형성할 수 있다. 다른 예로서, 상기 도전막 대신에 전하트랩체인 실리콘 질화막을 형성할 수 있다. 이후 상기 소자 분리막과 평행(즉, 워드라인 방향과 수직 방향)하게 상기 예비 도전막을 패터닝한다. 그 결과, 예비 도전막은 엑티브 영역 상에만 존재하는 제1 도전막(114)으로 형성된다. 상기 제1 도전막(114)은 상기 제1 절연막(112)이 형성된 실리콘 핀 구조물을 감싸는 구조를 갖는다.
여기서, 상기 기판의 그라운드 선택 트랜지스터 영역(A) 상에 형성되는 제1 도전막(114)은 그라운드 선택 트랜지스터의 전극으로 사용되고, 상기 기판의 셀 트랜지스터 영역(B)상에 형성되는 제1 도전막(114)은 셀 메모리 트랜지스터의 플로팅 게이트로 사용되며, 상기 기판의 스트링 선택 트랜지스터 영역(C)상에 형성되는 제 1 도전막(114)은 스트링 선택 트랜지스터의 전극으로 사용된다.
도 9를 참조하면, 상기 제1 도전막(114) 상에 균일한 두께를 갖는 유전막(116)을 형성한다. 상기 유전막(116)은 산화물/질화물/산화물(Oxide/Nitride/Oxide)이 차례로 적층된 ONO 구조를 가질 수 있다. 또한, 상기 유전막(116)은 얇은 등가 산화막 두께(Equivalent Oxide Thickness; EOT)를 유지하면서 상기 유전막을 통하여 발생되는 누설 전류를 줄일 수 있도록 고유전율을 갖는 물질을 사용하여 형성할 수 있다. 이 경우, 상기 유전막(116)은 하프늄 산화물, 지르코늄 산화물, 탄탈륨 산화물, 알루미늄 산화물, 티타늄 산화물, 루비듐 산화물, 마그네슘 산화물, 스트론튬 산화물, 보론 산화물, 납 산화물 또는 칼슘 산화물 등을 사용하여 형성될 수 있다.
또한, 상기 유전막(116)은 실리콘 산화막, 실리콘 질화막 및 고유전율을 갖는 물질로 이루어진 박막이 순차적으로 적층된 다층 구조를 가질 수 있다. 일 예로서, 상기 유전막(116)은 제1 도전막이 전하트랩체인 실리콘 질화막일 경우 블록킹막으로 사용될 수 있다.
이후, 상기 기판의 그라운드 선택 트랜스터 영역(A) 및 드레인 트랜지스터 영역(C)상에 형성된 유전막(116)에는 상기 제1 도전막(114)의 표면을 노출시키는 트랜치(미도시)가 형성된다. 상기 트랜치는 이후 공정에서 형성되는 제2 도전막이 제1 도전막과 전기적으로 연결되어 선택 트랜지스터의 게이트 전극으로 사용될 수 있도록 하는 버팅 콘택이다.
이어서, 상기 유전막(116) 상에 제2 도전막(118)을 형성한다. 상기 제2 도전 막(118)은 게이트 전극 또는 컨트롤 게이트를 형성하기 위한 도전성 물질을 포함한다. 상기 도전성 물질은 폴리실리콘 또는 일함수가 약 4.0eV 이상의 금속을 포함할 수 있다. 본 발명의 일 실시예에 따르면, 상기 제1 도전막은 불순물이 도핑된 폴리실리콘막의 단층 구조 또는 불순물이 도핑된 폴리실리콘막 및 금속막을 포함하는 복층 구조를 가질 수 있다.
이어서, 상기 제2 도전막(118) 상에 마스크 패턴(미도시)을 형성한다. 상기 마스크 패턴은 실리콘 질화물을 포함한다. 상기 마스크 패턴은 그라운드 선택 트랜지스터의 제1 게이트 구조물(120)과, 셀 메모리 트랜지스터의 제2 게이트 구조물(140) 및 스트링 선택 트랜지스터의 제3 게이트 구조물(160)의 영역을 정의한다.
도 10을 참조하면, 상기 마스크 패턴을 식각 마스크로 사용하여 상기 결과물을 식각하는 식각 공정을 수행한다. 이에 따라, 상기 마스크 패턴에 노출된 제2 도전막(118), 유전막(116), 제1 도전막(114) 및 제1 절연막(112)을 순차적으로 패터닝된다.
그 결과, 상기 기판 상에는 제1 게이트 구조물(120), 제2 게이트 구조물(140) 및 제3 게이트 구조물(160)이 형성된다. 상기 제1 게이트 구조물(120)은 그라운드 선택 트랜지스터의 그라운드 선택라인에 해당하고, 상기 제2 게이트 구조물(140)은 메모리 셀 트랜지스터의 워드라인에 해당하며, 상기 제3 게이트 구조물(160)은 스트링 선택 트랜지스터의 스트링 선택라인에 해당한다.
일 예로서, 상기 제1 게이트 구조물(120)은 절연막 패턴(112a), 제1 도전막 패턴 (114a), 유전막 패턴(116a) 및 제2 도전막 패턴(118a)을 포함할 수 있다. 이 때, 제1 게이트 구조물의 제1 도전막 패턴(114a)과 제2 도전막 패턴(118a)은 상기 유전막 패턴(116a)에 형성된 트랜치에 의해 전기적으로 연결된 구조를 갖는다.
또한, 상기 제2 게이트 구조물(140)은 터널 절연막 패턴(112b), 플로팅 게이트(114b), 유전막 패턴(116b), 컨트롤 게이트(118b)를 포함할 수 있다.
또한, 게3 게이트 구조물(160)은 절연막 패턴(112c), 제1 도전막 패턴(114c), 유전막 패턴(116c) 및 제2 도전막 패턴(118c)을 포함할 수 있다. 이때, 상기 제1 도전막 패턴(114c)과 제2 도전막 패턴(118c)은 상기 유전막 패턴(116c)에 형성된 트랜치에 의해 전기적으로 연결된 구조를 갖는다.
이어서, 이온주입 공정을 수행하여 상기 불순물 영역(125, 145,165)을 형성한다.
상기 불순물 영역은 제1 게이트 구조물(120)에 인접한 실리콘 기판에 형성된 제1 불순물 영역(125)을 포함한다. 일 예로서, 상기 제1 불순물 영역(125)은 공통 소오스 영역이다. 또한, 상기 불순물 영역은 제2 게이트 구조물(140) 사이에 노출된 실리콘 기판의 표면에 형성되고, 메모리 셀들을 직렬로 연결시키는 제2 불순물 영역(145)을 포함한다. 또한, 상기 불순물 영역은 상기 제3 게이트 구조물(160)에 인접한 실리콘 기판에 형성된 제3 불순물 영역(165)을 포함한다. 일 예로서, 상기 제3 불순물 영역(165)을 드레인 영역을 포함한다. 상기의 방법을 통해, 기판(100) 상에는 핀 구조를 갖는 그라운드 선택 트랜지스터(130), 메모리 셀 트랜지스터(150), 스트링 선택 트랜지스터(170)가 형성된다.
도 11을 참조하면, 상기 기판 상에 제1 게이트 구조물(120), 제2 게이트 구 조물(140) 및 제3 게이트 구조물(160) 덮는 절연막(180)을 형성한다. 절연막(180)은 BPSG, PSG, USG, SOG, FOX, PE-TEOS, 또는 HDP-CVD 산화물 등과 같은 실리콘 산화물을 사용하여 형성할 수 있다. 본 발명의 일 실시예에 따르면, 절연막(180)은 제1 내지 제3 게이트 구조물들 사이의 공간을 용이하게 매립할 수 있는 HDP-CVD 산화물 또는 SOG를 사용하여 형성할 수 있다.
이어서, 사진 식각 공정으로 절연막(180)을 부분적으로 식각하여, 인접하는 그라운드 선택 트랜지스터들의 제1 불순물 영역(125)을 노출시키는 제1 콘택홀(184)을 형성하는 동시에 인접하는 스트링 선택 트랜지스터(1701)의 제3 불순물 영역(165)을 노출시키는 제2 콘택홀(186)을 형성한다.
이후, 제1 콘택홀(184) 및 제2 콘택홀(186)을 채우면서 상기 절연막(180) 상에 제3 도전막(미도시)을 형성한다. 예를 들면, 상기 제3 도전막은 도핑된 폴리실리콘을 사용하여 형성된다. 이후, 화학 기계적 연마(CMP) 공정을 이용하여 상기 절연막(180)의 표면이 노출될 때까지 상기 제3 도전막을 부분적으로 제거한다. 이에 따라, 도 3에 도시된 바와 같이 제1 콘택홀(184)에 공통 소스라인 콘택(196)이 형성되고, 상기 제2 콘택홀 내에는 비트라인 콘택(198)이 형성된다.
도 12 내지 13은 도 5에 도시된 NAND형 플래쉬 메모리 소자의 제조 방법을 나타내는 공정단면도이다. 도 12 내지 도 13에 있어서, 도 5와 동일한 부재들에 대해서는 동일한 참조 부호를 사용한다.
도 12를 참조하면, 그라운드 선택 트랜지스터 영역(A), 셀 트랜지스터 영역(B) 및 스트링 선택 트랜지스터 영역(C)을 포함하고, 상기 선택 트랜지스터 영 역(A, C)이 셀 트랜지스터 영역(B)의 상면보다 높은 상면을 갖는 대상 기판(100)을 마련한다.
상기 대상 기판(100)을 마련하는 방법의 일 예로서, 먼저 소리분리막이 형성된 실리콘 기판 상에 하드마스크를 형성한다. 상기 하드마스크는 상기 실리콘 기판의 선택 트랜지스터 영역(A, C)에 형성된다. 이어서, 상기 하드 마스크에 노출된 셀 트랜지스터 영역(B)의 실리콘 기판을 식각한다. 그 결과 상기 선택 트랜지스터 영역(A, C)이 상기 셀 트랜지스터 영역(B) 보다 높은 위치에 존재하는 기판이 마련된다. 이때, 상기 셀 트랜지스터 영역에 존재하는 소자분리막은 상기 셀 트랜지스터 영역에서 식각된 실리콘 기판의 상면과 실질적으로 동일한 높이의 상면을 갖도록 형성될 수 있다.
또한, 상기 대상 기판(100)을 마련하는 방법의 다른 예로, 먼저 소리분리막이 형성된 실리콘 기판 상에 하드마스크를 형성한다. 상기 하드마스크는 상기 실리콘 기판의 셀 트랜지스터 영역(B)에 형성된다. 이어서, 상기 하드 마스크에 노출된 선택 트랜지스터 영역(A, C)에 해당하는 실리콘 기판을 실리콘 에피텍시얼 방법으로 성장시킨다. 그 결과 상기 셀 트랜지스터 영역(B)이 상기 선택 트랜지스터 영역(A, C) 보다 높은 위치에 존재하는 기판이 마련된다. 이후 하드 마스크는 인산을 포함하는 세정액을 이용한 세정공정에 의해 제거된다.
도 13을 참조하면, 상기 기판의 상에 그라운드 선택 트랜지스터(130), 복수의 메모리 셀 트랜지스터(150), 스트링 선택 트랜지스터(170)를 형성한다. 상기 트랜지스터는 도 8 내지 10과 동일한 공정을 수행하여 형성할 수 있다. 이후, 도 11 에 개시된 공정을 수행하여 도 5에 도시된 바와 같은 NAND형 플래쉬 메모리 소자를 완성한다.
도 14 내지 15는 도 6에 도시된 NAND형 플래쉬 메모리 소자의 제조 방법을 나타내는 공정단면도이다. 도 14 내지 도 15에 있어서, 도 6과 동일한 부재들에 대해서는 동일한 참조 부호를 사용한다.
도 14를 참조하면, 그라운드 선택 트랜지스터 영역(A), 셀 트랜지스터 영역(B) 및 스트링 선택 트랜지스터 영역(C)을 포함하고, 상기 선택 트랜지스터 영역(A, C)이 셀 트랜지스터 영역(B) 사이에 리세스(R)가 형성된 기판(100)을 마련한다.
도 15를 참조하면, 상기 리세스(R)가 형성된 기판(100)의 상에 그라운드 선택 트랜지스터(130), 복수의 메모리 셀 트랜지스터(150), 스트링 선택 트랜지스터(170)를 형성한다. 상기 트랜지스터들은 도 8 내지 도 10과 동일한 공정을 수행하여 형성할 수 있다. 이후, 도 11에 개시된 공정을 수행하여 도 6에 도시된 바와 같은 NAND형 플래쉬 메모리 소자를 완성한다.
본 발명에 따른 플래쉬 메모리 제조방법은 선택 트랜지스터 영역과 서로 다른 높이의 상면을 갖는 셀 트랜지스터 영역에 핀펫 구조를 갖는 복수의 셀 트랜지스터를 형성함으로써, 선택 트랜지스터와 셀 트랜지스터간의 유효 거리를 확보할 수 있다. 또한, 선택 트랜지스터 영역과 셀 트랜지스터 영역 사이에 리세스가 형성된 기판 상에 핀펫 구조를 갖는 트랜지스터를 형성함으로써 상기 선택 트랜지스터 와 셀 트랜지스터간의 유효 거리를 확보할 수 있다. 따라서, 플래쉬 메모리 소자의 집적도 향상에 따른 열 전자의 주입의 디스터밴스 현상이 증가되는 것을 방지할 수 있다. 또한, 상기 셀 트랜지스터가 핀펫 구조를 가질 경우 GIDL(Gate Induced Drain Leakage) 현상이 증가되는 문제점을 방지할 수 있다.

Claims (17)

  1. 셀 트랜지스터 형성영역과, 상기 셀 트랜지스터 형성영역의 상면과 서로 다른 높이의 상면을 갖는 선택 트랜지스터 형성영역을 포함하는 기판;
    상기 기판의 셀 트랜지스터 형성영역에 형성되고, 핀펫(Fin-FET) 구조의 복수의 메모리 셀 트랜지스터; 및
    상기 기판의 선택 트랜지스터 영역에 형성된 선택 트랜지스터들을 포함하는 플래쉬 메모리 소자.
  2. 제1 항에 있어서, 상기 셀 트랜지스터 형성영역은 상기 선택 트랜지스터 형성영역보다 높은 상면을 갖는 것을 특징으로 하는 플래쉬 메모리 소자.
  3. 제1 항에 있어서, 상기 선택 트랜지스터 형성영역은 상기 셀 트랜지스터 형성영역보다 높은 상면을 갖는 것을 특징으로 하는 플래쉬 메모리 소자.
  4. 제1 항에 있어서, 상기 선택 트랜지스터는 핀펫 구조를 갖고, 상기 선택 트랜지스터의 실리콘 핀과 상기 셀 트랜지스터의 실리콘 핀은 동일한 높이를 갖는 것을 특징으로 하는 플래쉬 메모리 소자.
  5. 제1 항에 있어서, 상기 선택 트랜지스터는 핀펫 구조를 갖고, 상기 선택 트 랜지스터의 실리콘 핀은 상기 셀 트랜지스터의 실리콘 핀 보다 낮은 높이를 갖는 것을 특징으로 하는 플래쉬 메모리 소자.
  6. 제1 항에 있어서, 상기 선택 트랜지스터는 핀펫 구조를 갖고, 상기 선택 트랜지스터의 실리콘 핀은 상기 셀 트랜지스터의 실리콘 핀 보다 높은 높이를 갖는 것을 특징으로 하는 플래쉬 메모리 소자.
  7. 제1 항에 있어서, 상기 선택 트랜지스터는 평탄한(planar) 구조를 갖는 것을 특징으로 하는 플래쉬 메모리 소자.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제1 항에 있어서, 상기 선택 트랜지스터는 상기 셀 트랜지스터 중에서 첫 번째 셀 트랜지스터와 인접하는 그라운드 선택 트랜지스터와 상기 셀 트랜지스터 중에서 마지막의 셀 트랜지스터와 인접하는 스트링 선택 트랜지스터를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자.
  9. 셀 트랜지스터 형성영역과 선택 트랜지스터 형성영역을 포함하며, 상기 셀 트랜지스터 형성영역과 선택 트랜지스터 형성영역이 접하는 부분에 리세스가 형성된 기판;
    상기 기판의 셀 트랜지스터 형성영역에 형성되고, 핀펫 구조의 복수의 셀 트랜지스터; 및
    상기 기판의 선택 트랜지스터 형성영역에 형성되고, 핀펫 구조의 선택 트랜지스터를 포함하는 플래쉬 메모리 소자.
  10. 셀 트랜지스터 형성영역과, 상기 셀 트랜지스터 형성영역의 상면과 서로 다른 높이의 상면을 갖는 선택 트랜지스터 형성영역을 포함하는 기판을 마련하는 단계;
    상기 기판의 셀 트랜지스터 형성영역에 핀펫(Fin-FET)의 복수의 셀 트랜지스터를 형성하는 단계; 및
    상기 기판의 선택 트랜지스터 형성영역에 선택 트랜지스터를 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
  11. 제10 항에 있어서, 상기 셀 트랜지스터 형성영역은 상기 선택 트랜지스터 형성영역보다 높은 상면을 갖도록 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  12. 제11 항에 있어서, 상기 셀 트랜지스터 형성영역은 상기 기판의 셀 트랜지스터 형성영역을 실리콘 에피텍시얼 성장시킴으로서 상기 선택 트랜지스터 형성영역보다 높은 상면을 갖는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제11 항에 있어서, 상기 셀 트랜지스터 형성영역은 상기 선택 트랜지스터 형 성영역에 해당하는 기판을 식각함으로서 상기 선택 트랜지스터 형성영역보다 높은 상면을 갖는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제10 항에 있어서, 상기 선택 트랜지스터 형성영역은 상기 셀 트랜지스터 형성영역보다 높은 상면을 갖도록 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제14 항에 있어서, 상기 선택 트랜지스터 형성영역은 상기 기판의 선택 트랜지스터 형성영역을 실리콘 에피텍시얼 성장시킴으로서 상기 셀 트랜지스터 형성영역보다 높은 상면을 갖는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제14 항에 있어서, 상기 선택 트랜지스터 형성영역은 상기 셀 트랜지스터 형성영역에 해당하는 기판을 식각함으로서 상기 셀 트랜지스터 형성영역보다 높은 상면을 갖는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  17. 셀 트랜지스터 형성영역과 선택 트랜지스터 형성영역을 포함하며, 상기 셀 트랜지스터 형성영역과 선택 트랜지스터 형성영역이 접하는 부분에 리세스가 형성된 기판을 마련하는 단계;
    상기 기판의 셀 트랜지스터 형성영역에 형성되고, 핀펫 구조의 복수의 셀 트랜지스터를 형성하는 단계; 및
    상기 기판의 선택 트랜지스터 형성영역에 형성되고, 핀펫 구조의 선택 트랜지스터를 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101099860B1 (ko) * 2008-05-14 2011-12-28 가부시끼가이샤 도시바 비휘발성 반도체 메모리 디바이스
KR101166613B1 (ko) 2009-06-08 2012-07-18 에스케이하이닉스 주식회사 불휘발성 메모리 소자 및 그의 제조방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090056449A (ko) * 2007-11-30 2009-06-03 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 형성 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050107698A (ko) * 2004-05-10 2005-11-15 삼성전자주식회사 핀펫구조를 갖는 플래시 메모리 소자 및 그 제조방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4050663B2 (ja) * 2003-06-23 2008-02-20 株式会社東芝 半導体装置およびその製造方法
JP5030131B2 (ja) * 2004-12-28 2012-09-19 エスケーハイニックス株式会社 ナンドフラッシュメモリ素子
KR100864992B1 (ko) * 2006-01-02 2008-10-23 주식회사 하이닉스반도체 낸드 플래쉬 메모리 소자의 제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050107698A (ko) * 2004-05-10 2005-11-15 삼성전자주식회사 핀펫구조를 갖는 플래시 메모리 소자 및 그 제조방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101099860B1 (ko) * 2008-05-14 2011-12-28 가부시끼가이샤 도시바 비휘발성 반도체 메모리 디바이스
KR101166613B1 (ko) 2009-06-08 2012-07-18 에스케이하이닉스 주식회사 불휘발성 메모리 소자 및 그의 제조방법
US9331087B2 (en) 2009-06-08 2016-05-03 SK Hynix Inc. Method of manufacturing a nonvolatile memory device

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