JP5281770B2

JP5281770B2 - 半導体装置およびその製造方法

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Publication number: JP5281770B2
Application number: JP2007212945A
Authority: JP
Inventors: 史晃外山
Original assignee: スパンションエルエルシー
Priority date: 2007-08-17
Filing date: 2007-08-17
Publication date: 2013-09-04
Anticipated expiration: 2027-08-17
Also published as: US7956424B2; JP2009049133A; US20090212348A1

Description

本発明は半導体装置およびその製造方法に関し、より詳細には、不揮発性メモリセルを備えた半導体装置およびその製造方法に関する。

近年、データの書き換えが可能で、電源をＯＦＦしても記憶データを保持し続ける半導体装置である不揮発性メモリが広く利用されている。代表的な不揮発性メモリであるフラッシュメモリにおいては、メモリセルを構成するトランジスタが電荷蓄積層と呼ばれるフローティングゲートもしくは絶縁膜を有している。この電荷蓄積層に電子を蓄積させることによりデータを記憶する。絶縁膜を電荷蓄積層とするフラッシュメモリとしてＯＮＯ（ＯｘｉｄｅＮｉｔｒｉｄｅＯｘｉｄｅ）膜中のトラップ層に電子を蓄積させるＳＯＮＯＳ（ＳｉｌｉｃｏｎＯｘｉｄｅＮｉｔｒｉｄｅＯｘｉｄｅＳｉｌｉｃｏｎ）型構造のフラッシュメモリがある。特許文献１にはＳＯＮＯＳ型構造のフラッシュメモリの１つとして、ソースとドレインを入れ替えて対称的に動作させる仮想接地型メモリセルを有するフラッシュメモリ（従来例）が開示されている。

図１（ａ）は従来例に係るフラッシュメモリの上視図であり、図１（ｂ）は図１（ａ）のＡ−Ａ間の断面図である。なお、図１（ａ）において、ＯＮＯ膜２０を透視してビットライン１２を図示している。図１（ａ）および図１（ｂ）を参照に、半導体基板１０内に複数のビットライン１２が延伸するように設けられている。半導体基板１０上にトンネル絶縁膜１４、電荷蓄積層１６およびトップ絶縁膜１８からなるＯＮＯ膜２０が設けられている。ＯＮＯ膜２０上には複数のワードライン２２が複数のビットライン１２に交差して延伸するように設けられている。ビットライン１２はソースおよびドレインを兼ねており、ワードライン２２はゲートを兼ねている。ビットライン１２（Ｂ１）をソース、ビットライン１２（Ｂ２）をドレインとし、ソースとドレイン間に高電界を印加することにより、電荷蓄積層１６の電荷蓄積領域Ｃ１に電子を蓄積させることができる。ソースとドレインとを入れ替えることにより、電荷蓄積領域Ｃ２に電子を蓄積させることができる。このように、ソースとドレインとを対称的に動作させることにより、１つのトランジスタのソースとドレインとの間の電荷蓄積層１６に２つの電荷蓄積領域を形成することができる。これにより、１つのトランジスタに２ビットを記憶することができる。
米国特許第６０１１７２５号明細書

メモリセルの微細化を図るには、ビットライン１２間の幅（Ｂ１とＢ２との間の幅）を狭くしなければならない。ビットライン１２は不純物の拡散によって形成される。このため、ビットライン１２間の幅を狭くするには、不純物を浅く打ち込まなければならない。したがって、ビットライン１２の深さは浅く形成される。ビットライン１２が浅く形成されると、ＴｒａｎｓｉｅｎｔＰｒｏｇｒａｍＤｉｓｔｕｒｂ（以下、ＴＰＤ）と呼ばれる現象が生じる。

図２を用いＴＰＤについて説明する。図２を参照に、ビットライン１２（Ｂ１）は例えばグランド（以下、ＧＮＤ）に接続し、ビットライン１２（Ｂ２）は例えば＋４Ｖの電圧を印加する。ワードライン２２は例えば＋９Ｖの電圧を印加する。その他の構成は図１（ｂ）と同じであるので説明を省略する。図２によれば、電子はホットエレクトロン効果により電荷蓄積層１６の電荷蓄積領域Ｃ３に蓄積される。しかしながら、ビットライン１２の深さが浅いと、電子の一部はビットライン１２（Ｂ２）を飛び越えて隣接するセルに向かう。隣接するセルにおいてもワードライン２２は共通であるため＋９Ｖの電圧が印加されている。このため、ビットライン１２（Ｂ２）を飛び越えた電子は隣接するセルの電荷蓄積領域Ｃ４に蓄積される。このように、ビットライン１２を飛び越えて隣接するセルの電荷蓄積領域に電子が蓄積されることをＴＰＤという。ビットライン１２間の幅を狭くするとＴＰＤが発生するため、メモリセルの微細化を図ることが困難となっている。

本発明は、上記課題に鑑みなされたものであり、ＴＰＤの発生を抑制することができ、メモリセルの微細化が可能な半導体装置およびその製造方法を提供することを目的とする。

本発明は、半導体基板上に設けられた電荷蓄積層と、前記半導体基板内の延伸するように設けられた複数のビットラインと、前記複数のビットラインのうち隣接するビットラインの間の領域である複数のビットライン間領域と、前記複数のビットライン間領域それぞれの前記電荷蓄積層上にビットラインの長手方向に沿って設けられた複数のゲートと、前記複数のビットライン間領域のうち１つのビットライン間領域に設けられた前記複数のゲートそれぞれにそれぞれ電気的に接続し、前記複数のビットラインに交差して延伸するように設けられた複数のワードラインと、を具備し、ビットラインの幅方向で隣接する２つのゲートそれぞれに接続するワードラインは互いに異なることを特徴とする半導体装置である。本発明によれば、１セル毎にそれぞれ電気的に分離したゲートが設けられ、且つ、ビットラインの幅方向で隣接する２つのゲートそれぞれに互いに異なる電圧を印加することができる。このため、電子がビットラインを飛び越えて隣接するセルに向かった場合でも、隣接するセルの電荷蓄積領域に電子が蓄積されること、つまりＴＰＤの発生を抑制することができる。よって、メモリセルの微細化を図ることが可能となる。

上記構成において、前記ビットラインの幅方向で隣接する２つのゲートのうち一方のゲートに電気的に接続するワードラインは、前記一方のゲートに対してビットラインの幅方向に配置されたいずれかのゲートに電気的に接続する構成とすることができる。この構成によれば、ワードラインをビットラインの幅方向に延伸させることができる。このため、長方形の形状をしたメモリセルアレイを得ることができ、一般的な配線基板等を用いたパッケージに搭載することが可能となる。

上記構成において、前記ビットラインの幅方向で隣接する２つのゲートのうち一方のゲートに電気的に接続するワードラインは、他方のゲートにビットラインの幅方向で隣接し、且つ前記一方のゲートに反対側のゲートと電気的に接続する構成とすることができる。この構成によれば、メモリセルアレイの小型化を図ることができる。

上記構成において、前記ビットラインの幅方向で隣接する２つのゲートのうち一方のゲートに電気的に接続するワードラインは、他方のゲートにビットラインの長手方向で隣接するゲートと電気的に接続する構成とすることができる。この構成によれば、メモリセルアレイの小型化を図ることができる。

上記構成において、前記複数のゲートそれぞれを覆うように設けられた絶縁膜を具備し、前記複数のワードラインは前記絶縁膜上に設けられている構成とすることができる。この構成によれば、ワードラインを容易に形成することができる。

上記構成において、前記電荷蓄積層は窒化シリコン膜からなる構成とすることができる。この構成によれば、ＳＯＮＯＳ型構造をした半導体装置を得ることができる。

上記構成において、ホットエレクトロン効果を用いて前記電荷蓄積層に電子を蓄積する構成とすることができる。この構成によれば、ＴＰＤが発生しやすい半導体装置において、ＴＰＤの発生を抑制することができる。

上記構成において、前記半導体装置は前記電荷蓄積層に２つの異なる電荷蓄積領域を有する仮想接地型半導体装置である構成とすることができる。この構成によれば、ＴＰＤが発生しやすい半導体装置において、ＴＰＤの発生を抑制することができる。

本発明は、半導体基板上に電荷蓄積層を形成する工程と、前記半導体基板内に延伸するように複数のビットラインを形成する工程と、前記複数のビットラインのうち隣接するビットラインの間の領域である複数のビットライン間領域それぞれの前記電荷蓄積層上にビットラインの長手方向に沿って複数のゲートを形成する工程と、前記複数のビットライン間領域のうち１つのビットライン間領域に形成された前記複数のゲートそれぞれにそれぞれ電気的に接続し、前記複数のビットラインに交差して延伸し、ビットラインの幅方向で隣接する２つのゲートで互いに異なるように複数のワードラインを形成する工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、１セル毎にそれぞれ電気的に分離したゲートが設けられ、ビットラインの幅方向で隣接する２つのゲートそれぞれに互いに異なる電圧を印加することができる。このため、電子がビットラインを飛び越えて隣接するセルに向かった場合でも、隣接するセルの電荷蓄積領域に電子が蓄積されること、つまりＴＰＤの発生を抑制することができる。よって、メモリセルの微細化を図ることが可能となる。

上記構成において、前記複数のビットラインを形成する工程は、前記電荷蓄積層上に延伸するように複数の導電膜を形成する工程と、前記複数の導電膜をマスクとして前記半導体基板内に前記複数のビットラインを形成する工程と、を含み、前記複数のゲートを形成する工程は、前記複数の導電膜上に前記複数の導電膜に交差して延伸するマスク層を形成する工程と、前記マスク層をマスクとして、前記複数の導電膜をエッチングすることで、前記複数の導電膜からなる前記複数のゲートを形成する工程と、を含む構成とすることができる。この構成によれば、ビットラインをゲートに自己整合的に形成することができ、且つ、ビットラインの長手方向に沿った複数のゲートを容易に形成することができる。

上記構成において、前記複数のゲートそれぞれを覆うように絶縁膜を形成する工程を有し、前記複数のワードラインを形成する工程は、前記絶縁膜上に前記複数のワードラインを形成する工程である構成とすることができる。この構成によれば、ワードラインの形成を容易に行うことができる。

上記構成において、前記絶縁膜を形成する工程は、前記複数のゲートを形成する工程の前に、前記複数の導電膜を覆うように第１絶縁膜を形成し、その後前記第１絶縁膜を研磨することで、前記複数の導電膜の間に前記第１絶縁膜を形成する工程と、前記複数のゲートを形成する工程の後に、前記複数のゲートそれぞれを覆うように第２絶縁膜を形成し、その後前記第２絶縁膜を研磨することで、ビットラインの長手方向で隣接するゲートの間に第２絶縁膜を形成する工程と、前記第１絶縁膜上および前記第２絶縁膜上に第３絶縁膜を形成する工程と、を含む構成とすることができる。この構成によれば、複数のゲートそれぞれを覆う絶縁膜を容易に形成することができる。

本発明によれば、ＴＰＤの発生を抑制することができる。このため、メモリセルの微細化が可能となる。

以下、図面を参照に本発明の実施例を説明する。

図３は実施例１に係るフラッシュメモリの上視図であり、図４（ａ）は図３のＡ−Ａ間の断面図、図４（ｂ）は図３のＢ−Ｂ間の断面図である。なお、図３において、絶縁膜２６およびＯＮＯ膜２０を透視してゲート２４、ビットライン１２および半導体基板１０を図示している。

図３を参照に、半導体基板１０内に延伸するように複数のビットライン１２が設けられている。隣接するビットライン１２の間の領域をビットライン間領域２３とする。ビットライン間領域２３に例えばポリシリコンからなる複数のゲート２４がビットライン１２の長手方向に沿って設けられている。１つのビットライン間領域２３に設けられた複数のゲート２４それぞれにそれぞれ電気的に接続する複数のワードライン２２が、ビットライン１２に交差してビットライン１２の幅方向にジグザグに延伸するようにゲート２４上に設けられている。つまり、ビットライン１２の幅方向で隣接する２つのゲート２４のうち、一方のゲート２４（例えば、ＧＴ１）に電気的に接続するワードライン２２（ＷＬ１）は、他方のゲート２４（ＧＴ２）に対してビットライン１２の長手方向で隣接するゲート２４（ＧＴ３）に電気的に接続している。且つ、ゲート２４（ＧＴ２）にビットライン１２の幅方向で隣接し、ゲート２４（ＧＴ１）に反対側のゲート２４（ＧＴ４）に電気的に接続している。したがって、ビットライン１２の幅方向で隣接す２つのゲート２４（ＧＴ１およびＧＴ２）はそれぞれ異なるワードライン２２（ＷＬ１およびＷＬ２）が電気的に接続されている。

図４（ａ）および図４（ｂ）を参照に、半導体基板１０内に複数のビットライン１２が設けられている。半導体基板１０上にトンネル絶縁膜１４、電荷蓄積層１６およびトップ絶縁膜１８が順次設けられ、ＯＮＯ膜２０を構成している。ビットライン間領域２３それぞれのＯＮＯ膜２０上にゲート２４が設けられている。ゲート２４それぞれを覆うように絶縁膜２６がＯＮＯ膜２０上に設けられている。ゲート２４それぞれの上に絶縁膜２６を貫通するプラグ金属２８が設けられている。プラグ金属２８それぞれの上にワードライン２２が設けられている。ゲート２４とワードライン２２とはプラグ金属２８を介して電気的に接続している。

図５（ａ）から図１２（ｃ）を用い実施例１に係るフラッシュメモリの製造方法について説明する。図５（ａ）、図６（ａ）、図７（ａ）、図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）および図１２（ａ）は図３に相当する上視図である。図５（ｂ）、図６（ｂ）、図７（ｂ）、図８（ｂ）、図９（ｂ）、図１０（ｂ）、図１１（ｂ）および図１２（ｂ）は図３のＡ−Ａ間に相当する断面図である。図８（ｃ）、図９（ｃ）、図１０（ｃ）、図１１（ｃ）および図１２（ｃ）は図３のＣ−Ｃ間に相当する断面図である。

図５（ａ）および図５（ｂ）を参照に、Ｐ型シリコン基板（あるいは、Ｐ型シリコン領域を有する半導体基板）である半導体基板１０上に酸化シリコン膜からなるトンネル絶縁膜１４、窒化シリコン膜からなる電荷蓄積層１６および酸化シリコン膜からなるトップ絶縁膜１８を順次形成する。これにより、半導体基板１０上にトンネル絶縁膜１４、電荷蓄積層１６およびトップ絶縁膜１８からなるＯＮＯ膜２０が形成される。酸化シリコン膜および窒化シリコン膜は例えばＣＶＤ（化学気相成長）法を用いて形成することができる。ＯＮＯ膜２０上に例えばポリシリコンを堆積し、所定の形状をしたフォトレジストを用いポリシリコンをエッチングする。これにより、一方向に延伸するポリシリコンからなる複数の導電膜３０が形成される。

図６（ａ）および図６（ｂ）を参照に、複数の導電膜３０をマスクとして、半導体基板１０に例えば砒素イオンを注入し、その後熱処理することでＮ型拡散層である複数のビットライン１２を形成する。図７（ａ）および図７（ｂ）を参照に、導電膜３０を覆うようにＯＮＯ膜２０上に高密度プラズマＣＶＤにより例えば酸化シリコン膜である第１絶縁膜３２を形成する。その後、例えばＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）を用いて第１絶縁膜３２を導電膜３０の上面の高さまで研磨する。これにより、複数の導電膜３０それぞれの間に第１絶縁膜３２が形成される。

図８（ａ）から図８（ｃ）を参照に、導電膜３０上に導電膜３０に交差して延伸する例えばフォトレジストからなるマスク層３５を形成する。図９（ａ）から図９（ｃ）を参照に、マスク層３５をマスクとして導電膜３０を例えばＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）法によりエッチングする。これにより、ビットライン１２の間の領域である複数のビットライン間領域２３それぞれのＯＮＯ膜２０上に導電膜３０からなる複数のゲート２４がビットライン１２の長手方向に沿って形成される。

図１０（ａ）から図１０（ｃ）を参照に、複数のゲート２４それぞれを覆うようにＯＮＯ膜２０上に高密度プラズマＣＶＤにより例えば酸化シリコン膜である第２絶縁膜３４を形成する。その後、例えばＣＭＰを用いて第２絶縁膜３４をゲート２４の上面の高さまで研磨する。これにより、ビットライン１２の長手方向で隣接する複数のゲート２４それぞれの間に第２絶縁膜３４が形成される。

図１１（ａ）から図１１（ｃ）を参照に、第１絶縁膜３２および第２絶縁膜３４上に例えばＣＶＤ法によりＢＰＳＧ（Ｂｏｒｏ−ＰｈｏｓｐｈｏＳｉｌｉｃａｔｅｄＧｌａｓｓ）膜である第３絶縁膜３６を形成する。これにより、複数のゲート２４それぞれを覆うように第１絶縁膜３２、第２絶縁膜３４および第３絶縁膜３６からなる絶縁膜２６が形成される。第３絶縁膜３６上に形成した所定のパターンのフォトレジストを用い、複数のゲート２４それぞれの上に形成された第３絶縁膜３６を例えばＲＩＥ法によりエッチングする。これにより、複数のゲート２４それぞれの上に第３絶縁膜３６を貫通する貫通孔３８が形成される。

図１２（ａ）から図１２（ｃ）を参照に、貫通孔３８に例えばＷ（タングステン）を埋め込み、複数のゲート２４それぞれの上にプラグ金属２８を形成する。プラグ金属２８それぞれの上に、ビットライン１２に交差して延伸し、ビットライン１２の幅方向で隣接する２つのゲート２４で互いに異なるようにワードライン２２を形成する。ワードライン２２は例えばＡｌ（アルミニウム）で形成することができる。これにより、実施例１に係るフラッシュメモリが完成する。なお、図１２（ａ）において、ＯＮＯ膜２０および絶縁膜２６を透視してビットライン１２、ゲート２４および半導体基板１０を図示している。

実施例１によれば、図３に示すように、複数のビットライン間領域２３それぞれのＯＮＯ膜２０上にビットライン１２の長手方向に沿って複数のゲート２４が設けられている。つまり、１セル毎に設けられたゲート２４はそれぞれ電気的に分離している。また、ビットライン１２の幅方向で隣接する２つのゲート２４それぞれに互いに異なるワードライン２２が電気的に接続している。このため、隣接する２つのゲート２４それぞれに異なる電圧を印加することができる。

したがって、図１３に示すように、ビットライン１２（ＢＬ１）は例えばＧＮＤに接続し、ビットライン１２（ＢＬ２）は例えば＋４Ｖの電圧を印加し、ワードライン２２（ＷＬ２）は例えば＋９Ｖの電圧を印加し、ワードライン２２（ＷＬ１）は例えばＧＮＤに接続させることができる。この場合、電子の大部分はホットエレクトロン効果により電荷蓄積領域Ｃ３に蓄積する。しかし、ビットライン１２の深さが浅いと、電子の一部はビットライン１２（ＢＬ２）を飛び越えて隣接するセルに向かう。隣接するセルのワードライン２２（ＷＬ１）はＧＮＤに接続しているため、電子は電荷蓄積領域Ｃ４に注入されない。このため、電荷蓄積領域Ｃ４には電子が蓄積されず、ＴＰＤの発生を抑制することができる。このように、実施例１によれば、ＴＰＤの発生を抑制することができ、メモリセルの微細化を図ることが可能となる。なお、図１３において、ワードライン２２（ＷＬ１）はＧＮＤに接続している場合を示したが、マイナスの電圧を印加する場合や、開放している場合でも同様の効果を得ることができる。

実施例１の製造方法によれば、図５（ａ）および図５（ｂ）に示すように、ＯＮＯ膜２０上に延伸する複数の導電膜３０を形成する。図６（ａ）および図６（ｂ）に示すように、複数の導電膜３０をマスクにして半導体基板１０内にビットライン１２を形成する。これにより、ビットライン１２は導電膜３０（つまり、ゲート２４）に自己整合的に形成することができる。

そして、図８（ａ）から図８（ｃ）に示すように、複数の導電膜３０上に導電膜３０に交差して延伸するマスク層３５を形成する。図９（ａ）から図９（ｃ）に示すように、マスク層３５をマスクとして導電膜３０をエッチングすることで、ビットライン１２の長手方向に沿って導電膜３０からなる複数のゲート２４を形成する。これにより、ビットライン１２の長手方向に沿って複数のゲート２４を容易に形成することができる。

さらに、図１２（ａ）から図１２（ｃ）に示すように、１つのビットライン間領域２３に形成された複数のゲート２４それぞれにそれぞれ電気的に接続し、ビットライン１２に交差して延伸し、且つビットライン１２の幅方向で隣接する２つのゲートで互いに異なるように複数のワードライン２２を形成する。これらにより、ＴＰＤの発生を抑制することができ、メモリセルの微細化を図ることが可能な半導体装置を形成することができる。

また、実施例１の製造方法によれば、図７（ａ）および図７（ｂ）に示すように、複数の導電膜３０を覆うように第１絶縁膜３２を形成し、ＣＭＰにより研磨することで、複数の導電膜３０の間に第１絶縁膜３２を形成する。図１０（ａ）から図１０（ｃ）に示すように、複数のゲート２４それぞれを覆うように第２絶縁膜３４を形成し、ＣＭＰにより研磨することで、ビットライン１２の長手方向で隣接するゲート２４の間に第２絶縁膜３４を形成する。図１１（ａ）から図１１（ｃ）に示すように、第１絶縁膜３２および第２絶縁膜３４上に第３絶縁膜３６を形成する。これにより、複数のゲート２４それぞれを覆う絶縁膜２６を容易に形成することができる。

実施例１において、図３に示すように、ビットライン１２の幅方向で隣接する２つのゲート２４（例えばＧＴ１とＧＴ２）のうち、ゲート２４（ＧＴ１）に電気的に接続するワードライン２２（ＷＬ１）は、ゲート２４（ＧＴ２）にビットライン１２の幅方向で隣接し、且つゲート２４（ＧＴ１）に反対側のゲート２４（ＧＴ４）と電気的に接続している場合を示した。つまり、ワードライン２２はビットライン１２にジグザグに交差しながら、ビットライン１２の幅方向に延伸する場合を示したがこれに限られない。ワードライン２２がビットライン１２の幅方向に対して斜め方向に直線的に延伸している場合でも良い。この場合でも、ビットライン１２の幅方向で隣接する２つのゲート２４に互いに異なるワードライン２２が電気的に接続するため、ＴＰＤの発生を抑制することができる。

しかしながら、ワードライン２２がビットライン１２の幅方向に対して斜め方向に直線的に延伸している場合は、メモリセルアレイの形状が平行四辺形になる。このため、メモリセルアレイをパッケージに搭載する場合に、特殊な形状をした配線基板等が必要となる。一方、ワードライン２２がビットライン１２にジグザグに交差しながら、ビットライン１２の幅方向に延伸する場合は、メモリセルアレイの形状は長方形になる。このため、メモリセルアレイを一般的なパッケージに搭載することができる。つまり、一般的な配線基板等を用いることができる。

したがって、ビットライン１２の幅方向で隣接する２つのゲート２４（例えばＧＴ１よＧＴ２）のうち、一方のゲート２４（ＧＴ１）に電気的に接続するワードライン２２（ＷＬ１）は、ゲート２４（ＧＴ２）にビットライン１２の幅方向で隣接し、且つゲート２４（ＧＴ１）に反対側のゲート２４（ＧＴ４）と電気的に接続している場合が好ましい。

また、ビットライン１２の幅方向で隣接する２つのゲート２４（例えばＧＴ１とＧＴ２）のうち、ゲート２４（ＧＴ１）に電気的に接続するワードライン２２（ＷＬ１）が、ゲート２４（ＧＴ１）に対してビットライン１２の幅方向に、例えば２つ置きに設けられたゲート２４や３つ置きに設けられたゲート２４等と電気的に接続する場合でもよい。つまり、ゲート２４（ＧＴ１）に対してビットライン１２の幅方向に配置されたいずれかのゲート２４と電気的に接続する場合でもよい。この場合でも、ワードライン２２はビットライン１２にジグザグに交差しながら、ビットライン１２の幅方向に延伸する。このため、長方形の形状をしたメモリセルアレイを得ることができ、一般的なパッケージに搭載することが可能となる。

しかしながら、ビットライン１２の幅方向で隣接する２つのゲート２４（例えばＧＴ１とＧＴ２）のうち、ゲート２４（ＧＴ１）に電気的に接続するワードライン２２（ＷＬ１）は、ゲート２４（ＧＴ１）にビットライン１２の幅方向で隣接し、且つゲート２４（ＧＴ２）に反対側のゲート２４（ＧＴ４）と電気的に接続している場合が好ましい。この場合は、ゲート２４（ＧＴ１）に電気的に接続するワードライン２２（ＷＬ１）が、ゲート２４（ＧＴ１）に対して、例えばビットライン１２の幅方向に２つ置きや３つ置きに設けられたゲート２４と電気的に接続する場合に比べて、メモリセルアレイの小型化を図ることができる。

また、図３に示すように、ビットライン１２の幅方向で隣接する２つのゲート２４（例えばＧＴ１とＧＴ２）のうち、ゲート２４（ＧＴ１）に電気的に接続するワードライン２２（ＷＬ１）は、ゲート２４（ＧＴ２）にビットライン１２の長手方向で隣接するゲート２４（ＧＴ３）と電気的に接続している場合を示したがこれに限られない。ゲート２４（ＧＴ１）に電気的に接続するワードライン２２（ＷＬ１）が、ゲート２４（ＧＴ２）に対してビットライン１２の長手方向で１つ置きに設けられたゲート２４や２つ置きに設けられたゲート２４等と電気的に接続している場合でもよい。

しかしながら、ビットライン１２の幅方向で隣接する２つのゲート２４（例えばＧＴ１とＧＴ２）のうち、ゲート２４（ＧＴ１）に電気的に接続するワードライン２２（ＷＬ１）は、ゲート２４（ＧＴ２）とビットライン１２の長手方向で隣接するゲート２４（ＧＴ３）に電気的に接続している場合が好ましい。この場合は、ゲート２４（ＧＴ１）に電気的に接続するワードライン２２（ＷＬ１）が、ゲート２４（ＧＴ２）に対して、例えばビットライン１２の幅方向に１つ置きや２つ置きに設けられたゲート２４と電気的に接続する場合に比べて、メモリセルアレイの小型化を図ることができる。

さらに、図４（ａ）および図４（ｂ）に示すように、ワードライン２２はゲート２４を覆うように設けられた絶縁膜２６を貫通するプラグ金属２８上に設けられている場合を示したがこれに限られない。ゲート２４とワードライン２２とが電気的に接続していれば、ゲート２４上にプラグ金属２８は形成されずに、ワードライン２２が絶縁膜２６上に設けられている場合でもよい。絶縁膜２６が形成されずに、ゲート２４上に直接ワードライン２２が設けられている場合でもよい。また、ワードライン２２は例えばＡｌ等の金属から形成される場合を示したがこれに限られない。ワードライン２２はポリシリコンから形成されている場合でもよい。

しかしながら、ワードライン２２はエッチングにより形成されるため、ポリシリコンからなるゲート２４上に直接ポリシリコンからなるワードライン２２を形成することは非常に難しい。なぜなら、ゲート２４の一部はワードライン２２で覆われてない（図３参照）ため、ゲート２４をエッチングさせずにワードライン２２のみをエッチングすることは難しいためである。よって、ワードライン２２は金属等、ゲート２４とエッチング選択比の異なる材料で形成されている場合が好ましい。特に、ワードライン２２が絶縁膜２６上に形成されている場合は、ワードライン２２を形成するためエッチングを行っても、ゲート２４がエッチングされることはない。したがって、ワードライン２２は絶縁膜２６上に形成されている場合がより好ましい。

さらに、図４（ａ）および図４（ｂ）に示すように、電荷蓄積層１６は窒化シリコン膜からなる場合を示したがこれに限られない。電荷を保持することが可能であれば、フローティングゲート等その他の材料からなる場合でもよい。また、電荷蓄積層１６に２つの異なる電荷蓄積領域を有する仮想接地型メモリセルを備えた半導体装置である場合を示したがこれに限られない。しかしながら、仮想接地型メモリセルの場合は、電荷蓄積層１６に電子を蓄積する方法として、一般的にホットエレクトロン効果が用いられる。このため、ＴＰＤが発生しやすい。したがって、仮想接地型メモリセルを備えた半導体装置の場合は、ＴＰＤを抑制する本発明の効果がより大きくなる。

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

図１（ａ）は従来例に係るフラッシュメモリの上視図であり、図１（ｂ）は図１（ａ）のＡ−Ａ間の断面図である。図２は従来例の課題を説明するための断面図である。図３は実施例１に係るフラッシュメモリの上視図である。図４（ａ）は図３のＡ−Ａ間の断面図であり、図４（ｂ）は図３のＢ−Ｂ間の断面図である。図５（ａ）は実施例１に係るフラッシュメモリの製造方法を示す上視図であり、図５（ｂ）は断面図である。（その１）図６（ａ）は実施例１に係るフラッシュメモリの製造方法を示す上視図であり、図６（ｂ）は断面図である。（その２）図７（ａ）は実施例１に係るフラッシュメモリの製造方法を示す上視図であり、図７（ｂ）は断面図である。（その３）図８（ａ）は実施例１に係るフラッシュメモリの製造方法を示す上視図であり、図８（ｂ）および図８（ｃ）は断面図である。（その４）図９（ａ）は実施例１に係るフラッシュメモリの製造方法を示す上視図であり、図９（ｂ）および図９（ｃ）は断面図である。（その５）図１０（ａ）は実施例１に係るフラッシュメモリの製造方法を示す上視図であり、図１０（ｂ）および図１０（ｃ）は断面図である。（その６）図１１（ａ）は実施例１に係るフラッシュメモリの製造方法を示す上視図であり、図１１（ｂ）および図１１（ｃ）は断面図である。（その７）図１２（ａ）は実施例１に係るフラッシュメモリの製造方法を示す上視図であり、図１２（ｂ）および図１２（ｃ）は断面図である。（その８）図１３は実施例１に係るフラッシュメモリの効果を示す断面図である。

符号の説明

１０半導体基板
１２ビットライン
１４トンネル絶縁膜
１６電荷蓄積層
１８トップ絶縁膜
２０ＯＮＯ膜
２２ワードライン
２３ビットライン間領域
２４ゲート
２６絶縁膜
２８プラグ金属
３０導電膜
３２第１絶縁膜
３４第２絶縁膜
３５マスク層
３６第３絶縁膜
３８貫通孔

Claims

半導体基板上に設けられた電荷蓄積層と、
前記半導体基板内に延伸するように設けられた複数のビットラインと、
前記複数のビットラインのうち隣接するビットラインの間の領域である複数のビットライン間領域と、
前記複数のビットライン間領域それぞれの前記電荷蓄積層上にビットラインの長手方向に沿って設けられた複数のゲートと、
前記複数のビットライン間領域のうち１つのビットライン間領域に設けられた前記複数のゲートそれぞれにそれぞれ電気的に接続し、前記複数のビットラインに交差して延伸するように設けられた複数のワードラインと、を具備し、
ビットラインの幅方向で隣接する２つのゲートそれぞれに接続するワードラインは互いに異なり、
前記ビットラインの幅方向で隣接する２つのゲートのうち一方のゲートに電気的に接続するワードラインは、他方のゲートにビットラインの長手方向で隣接するゲートと電気的に接続することを特徴とする半導体装置。
前記ビットラインの幅方向で隣接する２つのゲートのうち一方のゲートに電気的に接続するワードラインは、前記一方のゲートに対してビットラインの幅方向に配置されたいずれかのゲートであって、前記一方のゲートに前記ビットラインの幅方向で隣接するゲート以外のゲートと電気的に接続することを特徴とする請求項１記載の半導体装置。
前記ビットラインの幅方向で隣接する２つのゲートのうち一方のゲートに電気的に接続するワードラインは、他方のゲートに前記ビットラインの幅方向で隣接し、且つ前記一方のゲートの反対側に設けられたゲートと電気的に接続することを特徴とする請求項１または２記載の半導体装置。
前記複数のゲートそれぞれを覆うように設けられた絶縁膜を具備し、
前記複数のワードラインは前記絶縁膜上に設けられていることを特徴とする請求項１から３のいずれか一項記載の半導体装置。
前記電荷蓄積層は窒化シリコン膜からなることを特徴とする請求項１から４のいずれか一項記載の半導体装置。
ホットエレクトロン効果を用いて前記電荷蓄積層に電子を蓄積することを特徴とする請求項１から５のいずれか一項記載の半導体装置。
前記半導体装置は前記電荷蓄積層に２つの異なる電荷蓄積領域を有する仮想接地型半導体装置であることを特徴とする請求項１から６のいずれか一項記載の半導体装置。
半導体基板上に電荷蓄積層を形成する工程と、
前記半導体基板内に延伸するように複数のビットラインを形成する工程と、
前記複数のビットラインのうち隣接するビットラインの間の領域である複数のビットライン間領域それぞれの前記電荷蓄積層上にビットラインの長手方向に沿って複数のゲートを形成する工程と、
前記複数のビットライン間領域のうち１つのビットライン間領域に形成された前記複数のゲートそれぞれにそれぞれ電気的に接続し、前記複数のビットラインに交差して延伸し、ビットラインの幅方向で隣接する２つのゲートで互いに異なるように複数のワードラインを形成する工程と、を有し、
前記ビットラインの幅方向で隣接する２つのゲートのうち一方のゲートに電気的に接続するワードラインは、他方のゲートにビットラインの長手方向で隣接するゲートと電気的に接続することを特徴とする半導体装置の製造方法。
前記複数のビットラインを形成する工程は、前記電荷蓄積層上に延伸するように複数の導電膜を形成する工程と、前記複数の導電膜をマスクとして前記半導体基板内に前記複数のビットラインを形成する工程と、を含み、
前記複数のゲートを形成する工程は、前記複数の導電膜上に前記複数の導電膜に交差して延伸するマスク層を形成する工程と、前記マスク層をマスクとして、前記複数の導電膜をエッチングすることで、前記複数の導電膜からなる前記複数のゲートを形成する工程と、を含むことを特徴とする請求項８記載の半導体装置の製造方法。
前記複数のゲートそれぞれを覆うように絶縁膜を形成する工程を有し、
前記複数のワードラインを形成する工程は、前記絶縁膜上に前記複数のワードラインを形成する工程であることを特徴とする請求項８または９記載の半導体装置の製造方法。
前記絶縁膜を形成する工程は、前記複数のゲートを形成する工程の前に、前記複数の導電膜を覆うように第１絶縁膜を形成し、その後前記第１絶縁膜を研磨することで、前記複数の導電膜の間に前記第１絶縁膜を形成する工程と、前記複数のゲートを形成する工程の後に、前記複数のゲートそれぞれを覆うように第２絶縁膜を形成し、その後前記第２絶縁膜を研磨することで、ビットラインの長手方向で隣接するゲートの間に第２絶縁膜を形成する工程と、前記第１絶縁膜上および前記第２絶縁膜上に第３絶縁膜を形成する工程と、を含むことを特徴とする請求項１０記載の半導体装置の製造方法。