KR20080111735A - 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents

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Abstract

고집적화가 가능하고, 동작 신뢰성이 높은 비휘발성 메모리 소자 및 그 제조 방법이 제공된다. 비휘발성 메모리 소자에 있어서, 반도체 기판은 상향 배치되고 서로 마주보는 한 쌍의 측벽 채널 영역들을 포함한다. 플로팅 게이트 전극은 상기 한 쌍의 측벽 채널 영역들 사이를 채우고, 상기 반도체 기판 상으로 돌출된다. 그리고, 제어 게이트 전극은 상기 플로팅 게이트 전극의 일부분을 덮도록 상기 반도체 기판 상에 배치된다.

Description

비휘발성 메모리 소자 및 그 제조 방법{Non-volatile memory device and method of fabricating the same}
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고;
도 2는 도 1의 비휘발성 메모리 소자의 II-II'선에서 절취한 단면도이고;
도 3은 도 1의 비휘발성 메모리 소자의 III-III'선에서 절취한 단면도이고;
도 4 내지 도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 사시도들이고;
도 8은 본 발명의 일 실험예에 따른 비휘발성 메모리 소자의 동작 특성을 보여주는 시뮬레이션에 의한 사시도이고; 그리고
도 9는 본 발명의 일 실험예에 따른 비휘발성 메모리 소자의 동작 특성을 보여주는 시뮬레이션에 의한 그래프이다.
본 발명은 반도체 소자에 관한 것으로서, 특히 데이터를 저장할 수 있는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자, 예컨대 이이피롬(EEPROM) 또는 플래시 메모리는 전원이 꺼지더라도 데이터를 보관할 수 있고, 나아가 데이터를 새로 프로그램 할 수 있다. 이러한 비휘발성 메모리 소자는 반도체 제품, 예컨대 모바일 기기의 저장 매체 또는 휴대용 메모리 스틱 등에 이용될 수 있다.
최근 이러한 반도체 제품들의 소형화 추세로 인해, 이러한 반도체 제품들에 사용되는 비휘발성 메모리 소자는 더욱 고집적화되고 있다. 나아가, 반도체 제품들의 처리 용량이 늘어남에 따라, 비휘발성 메모리 소자의 동작 속도가 더 빨라질 것이 요구된다.
하지만, 비휘발성 메모리 소자의 집적도가 높아지면서, 그에 따른 단점이 또한 생길 수 있다. 예를 들어, 단채널 효과가 커져 누설 전류가 커질 수 있다. 또한, 인접 메모리 셀 사이의 간격이 작아짐에 따라, 메모리 셀간의 간섭이 커질 수 있다. 따라서, 비휘발성 메모리 소자의 동작 신뢰성이 떨어질 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 고집적화가 가능하고, 동작 신뢰성이 높은 비휘발성 메모리 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 비휘발성 메모리 소자의 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자가 제공된다. 반도체 기판은 상향 배치되고 서로 마주보는 한 쌍의 측벽 채 널 영역들을 포함한다. 플로팅 게이트 전극은 상기 한 쌍의 측벽 채널 영역들 사이를 채우고, 상기 반도체 기판 상으로 돌출된다. 그리고, 제어 게이트 전극은 상기 플로팅 게이트 전극의 일부분을 덮도록 상기 반도체 기판 상에 배치된다.
상기 비휘발성 메모리 소자의 일 예에 따르면, 상기 한 쌍의 측벽 채널 영역은 소자분리막에 의해 상기 반도체 기판에 한정된 활성 영역 내에 배치될 수 있고, 나아가 상기 한 쌍의 측벽 채널 영역들 각각의 일면은 상기 소자분리막과 접할 수 있다. 더 나아가, 상기 활성 영역은 내부에 홀을 포함하고, 상기 한 쌍의 측벽 채널 영역은 상기 소자분리막 및 상기 홀에 의해서 한정될 수 있다.
상기 비휘발성 메모리 소자의 다른 예에 따르면, 상기 플로팅 게이트 전극은 상기 한 쌍의 측벽 채널 영역들과 마주하도록 상기 반도체 기판 내에 배치된 리세스부 및 상기 리세스부로부터 상기 반도체 기판 상으로 신장된 돌출부를 포함할 수 있다.
상기 비휘발성 메모리 소자의 또 다른 예에 따르면, 터널링 절연층은 상기 한 쌍의 측벽 채널 영역들 및 상기 플로팅 게이트 전극의 리세스부 사이에 개재되고, 블로킹 절연층은 상기 제어 게이트 전극 및 상기 플로팅 게이트 전극의 돌출부 사이에 개재될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 형태에 따른 비휘발성 메모리 소자가 제공된다. 반도체 기판은 상향 배치된 복수의 쌍들의 측벽 채널 영역들을 포함하고, 상기 복수의 쌍들의 측벽 채널 영역들의 각 쌍은 서로 마주본다. 복수의 플로팅 게이트 전극들은 상기 복수의 쌍들의 각 쌍의 측벽 채널 영역들 사 이를 채우고, 상기 반도체 기판 상으로 돌출된다. 그리고, 복수의 제어 게이트 전극들은 상기 복수의 플로팅 게이트 전극들의 일부분을 덮도록 상기 반도체 기판 상에 배치된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자의 제조 방법이 제공된다. 반도체 기판에, 상향 배치되고 서로 마주보는 한 쌍의 측벽 채널 영역들을 한정한다. 상기 한 쌍의 측벽 채널 영역들 사이를 채우고, 상기 반도체 기판 상으로 돌출된 플로팅 게이트 전극을 형성한다. 그리고, 상기 플로팅 게이트 전극의 일부분을 덮도록 상기 반도체 기판 상에 제어 게이트 전극을 형성한다.
상기 비휘발성 메모리 소자의 제조 방법의 일 예에 따르면, 상기 플로팅 게이트 전극을 형성하는 단계 전에, 상기 반도체 기판에 활성 영역을 한정하는 소자분리막을 형성하고, 상기 활성 영역 내에 홀을 형성할 수 있다. 이 경우, 상기 한 쌍의 측벽 채널 영역들은 상기 홀 및 상기 소자분리막에 의해서 상기 활성 영역 내에 한정할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자(100)를 보여주는 사시도이다. 도 2는 도 1의 비휘발성 메모리 소자(100)의 II-II'선에서 절취한 단면도이고, 도 3은 도 1의 비휘발성 메모리 소자(100)의 III-III'선에서 절취한 단면도이다.
도 1 내지 도 3을 참조하면, 반도체 기판(105)은 소자분리막(110)에 의해서 한정된 활성 영역(115)을 포함할 수 있다. 예를 들어, 반도체 기판(105)은 벌크 타입 또는 박막 타입의 반도체 물질, 예컨대 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 활성 영역(115)은 활성 소자가 형성되는 부분을 지칭하고, 소자분리막(110)은 이러한 활성 소자들을 전기적으로 분리시키기 위해서 제공될 수 있다. 예를 들어, 소자분리막(110)은 적절한 절연층, 예컨대 산화막 및/또는 질화막을 포함할 수 있다.
예를 들어, 비휘발성 메모리 소자(100)는 낸드(NAND) 구조를 가질 수 있고, 활성 영역(115)은 낸드 스트링의 하나를 나타낼 수 있다. 낸드 스트링에는 복수의 메모리 트랜지스터들(TM), 스트링 선택 트랜지스터(TSS) 또는 접지 선택 트랜지스터(TGS)가 배치될 수 있다. 본 발명의 다른 실시예에서, 소자분리막(110)에 의해서 복수의 낸드 스트링들이 한정될 수도 있다.
복수의 쌍의 측벽 채널 영역들(125a, 125b)은 활성 영역 내에 배치될 수 있다. 예를 들어, 메모리 트랜지스터들(TM), 스트링 선택 트랜지스터(TSS) 및/또는 접지 선택 트랜지스터(TGS) 각각은 한 쌍의 측벽 채널 영역들(125a, 125b)을 포함할 수 있다.
측벽 채널 영역들(125a, 125b)은 메모리 트랜지스터들(TM), 스트링 선택 트랜지스터(TSS) 및/또는 접지 선택 트랜지스터(TGS)가 턴-온(turn-on) 될 때, 전하의 도전 통로를 한정할 수 있다. 따라서, 측벽 채널 영역들(125a, 125b)의 높이를 크게 함으로써, 비휘발성 메모리 소자(100)에 높은 동작 전류를 제공할 수 있다. 이에 따라, 비휘발성 메모리 소자(100)의 동작 속도가 커질 수 있다.
측벽 채널 영역들(125a, 125b)은 반도체 기판(105) 상에 상향 배치되고 서로 마주보도록 배치될 수 있다. 예를 들어, 활성 영역(115)은 내부에 홀(120)을 포함하고, 측벽 채널 영역들(125a, 125b)은 홀(120) 및 소자분리막(110)에 의해서 한정될 수 있다. 즉, 측벽 채널 영역들(125a, 125b)의 일면은 소자분리막(110)에 접하고, 다른 면은 홀(120)에 접할 수 있다. 따라서, 측벽 채널 영역들(125a, 125b)은 얇은 판 모양을 가질 수 있고, 얇은 바디(thin body) 구조를 형성할 수 있다.
이러한 얇은 바디 구조는 측벽 채널 영역들(125a, 125b)에서 누설 전류를 감소시킬 수 있다. 또한, 측벽 채널 영역들(125a, 125b)의 모양을 직선이 아닌, 곡선 모양으로 배치함으로써, 채널 길이를 더 증가시킬 수 있다. 이에 따라, 단채널 효과를 억제할 수 있어, 누설 전류를 더 감소시킬 수 있다.
복수의 플로팅 게이트 전극들(135) 각각은 측벽 채널 영역들(125a, 125b) 사이를 채우고, 반도체 기판(105) 상으로 돌출될 수 있다. 예를 들어, 플로팅 게이트 전극들(135) 각각은 리세스부(135a) 및 돌출부(135b)를 포함할 수 있다. 리세스 부(135a)는 측벽 채널 영역들(125a, 125b)과 마주보도록 홀(120) 내부를 채우고, 돌출부(135b)는 리세스부(135a)로부터 반도체 기판(105) 상으로 상향 신장될 수 있다. 플로팅 게이트 전극들(135)은 전하를 저장할 수 있고, 적절한 도전층, 예컨대 폴리실리콘 또는 금속을 포함할 수 있다.
돌출부(135b)의 폭(W2)은 리세스부(135a)의 폭(W1)보다 작을 수 있다. 리세스부(135a)의 폭(W1)은 전하 저장양을 높이기 위해서 크게 할 수 있다. 하지만, 인접하는 메모리 트랜지스터들(TM) 사이에서 플로팅 게이트 전극들(135)의 기생 커플링을 줄이기 위해서 돌출부(135b)의 폭(W2)은 작게 하는 것이 바람직하다. 이에 따라, 메모리 트랜지스터들(TM) 사이의 데이터 간섭을 줄일 수 있다. 예를 들어, 돌출부(135b)의 폭(W2)은 리세스부(135a)의 폭(W1)의 3/1 내지 2/3 범위일 수 있다.
복수의 제어 게이트 전극들(150) 각각은 플로팅 게이트 전극(140)의 일부분을 덮도록 반도체 기판(105) 상에 배치될 수 있다. 예를 들어, 제어 게이트 전극들(150)은 돌출부(135b)를 덮고, 측벽 채널 영역들(125a, 125b) 위를 가로지를 수 있다. 제어 게이트 전극들(150)은 돌출부(135b)의 넓은 측면들을 덮고 있기 때문에, 제어 게이트 전극들(150)과 플로팅 게이트 전극들(135)의 커플링 비가 높아질 수 있다. 따라서, 제어 게이트 전극들(150)에 의한 메모리 트랜지스터들(TM)의 제어 효율이 높아질 수 있다.
제어 게이트 전극들(150)은 낸드 구조로 배치될 수 있고, 스트링 선택 라 인(SSL), 워드 라인들(WL0, WL1, WL2) 및/또는 접지 선택 라인(GSL)의 일부분을 구성할 수 있다. 워드 라인들(WL0, WL1, WL2)의 수는 예시적으로 도시되었고, 따라서 본 발명의 범위를 제한하지 않는다.
복수의 터널링 절연층들(130) 각각은 플로팅 게이트 전극(135) 및 측벽 채널 영역들(125a, 125b) 사이에 개재될 수 있다. 예를 들어, 터널링 절연층들(130) 각각은 리세스부(135a) 및 측벽 채널 영역들(125a, 125b) 사이에 배치되도록, 홀(120) 내부 표면상에 형성될 수 있다.
복수의 블로킹 절연층들(140) 각각은 제어 게이트 전극(140) 및 플로팅 게이트 전극(135) 사이에 개재될 수 있다. 예를 들어, 블로킹 절연층들(140) 각각은 돌출부(135b) 및 제어 게이트 전극(140) 사이에 개재될 수 있다. 예를 들어, 블로킹 절연층들(140) 각각은 ONO 구조를 가질 수 있고, 예컨대 제 1 산화층(140a), 질화층(140b) 및 제 2 산화층(140c)의 적층 구조를 가질 수 있다. 다른 예로, 블로킹 절연층들(140) 각각은 하나의 절연층만을 포함할 수도 있다.
스페이서 절연층들(160)은 제어 게이트 전극들(150)의 측벽에 배치될 수 있다. 소오스/드레인 영역(165)은 제어 게이트 전극들(150) 사이의 활성 영역(115)에 한정될 수 있다. 예를 들어, 소오스/드레인 영역(165)은 측벽 채널 영역들(125a, 125b)을 연결하도록 측벽 채널 영역들(125a, 125b)의 양단에 배치될 수 있다.
예를 들어, 소오스/드레인 영역(165)은 반도체 기판(105)과 반대 타입의 불순물을 도핑하여 형성할 수 있다. 반도체 기판(105)이 제 1 도전형을 갖는 경우, 소오스/드레인 영역(165)은 제 2 도전형을 가질 수 있다. 다른 예로, 소오스/드레 인 영역(165)은 제어 게이트 전극들(150)의 프린징 필드(fringing field)에 의한 전계효과에 의해서 형성될 수도 있다.
전술한 바와 같이, 측벽 채널 영역들(125a, 125b)은 높은 동작 전류를 제공할 수 있고, 따라서 비휘발성 메모리 소자의 동작 속도를 높일 수 있다. 나아가, 측벽 채널 영역들(125a, 125b)은 얇은 바디 구조 및 채널 길이 증가에 효과적이다. 이에 따라, 비휘발성 메모리 소자(100)의 누설 전류를 감소시켜, 그 동작 신뢰성을 높일 수 있다.
한편, 얇은 바디 구조의 효율성을 높이기 위해서, 측벽 채널 영역들(125a, 125b)을 제외한 활성 영역(115)의 다른 부분에는 채널이 형성되지 않도록 억제할 수 있다. 예를 들어, 플로팅 게이트 전극(135) 아래의 활성 영역(115)의 불순물의 도핑 농도는 측벽 채널 영역들(125a, 125b)의 불순물의 도핑 농도보다 높을 수 있다. 이에 따라, 플로팅 게이트 전극(135) 아래의 활성 영역(115)에 채널이 형성되는 것을 억제할 수 있다. 다른 예로, 홀(120)의 바닥면과 리세스부(135a) 사이에 두꺼운 매몰 절연막(미도시)을 형성할 수도 있다.
한편, 비휘발성 메모리 소자(100)의 구조는 도 1에 도시된 낸드 구조에 한정되지 않는다. 따라서, 비휘발성 메모리 소자(100)는 노어(NOR) 구조 또는 앤드(AND) 구조를 가질 수도 있다. 도 1의 낸드 구조의 메모리 트랜지스터들(TM)을 노어 구조 또는 앤드 구조로 변경하는 것은 해당 기술분야에서 통상의 지식을 가진 자에게 자명하다.
도 4 내지 도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 사시도들이다.
도 4를 참조하면, 반도체 기판(105)에 측벽 채널 영역들(125a, 125b)을 한정할 수 있다. 예를 들어, 반도체 기판(105)에 소자분리막(110)을 형성하여 활성 영역(115)을 한정할 수 있다. 소자분리막(110)은 반도체 기판(105)에 트렌치(미도시)를 형성한 후 이를 절연층으로 매립하여 형성할 수 있다. 이러한 소자분리막(110)은 얕은 트렌치 분리(shallow trench isolation; STI) 구조로 불릴 수 있지만, 본 발명의 범위는 이러한 구조에 한정되지 않는다.
이어서, 활성 영역(115) 내부에 홀들(120)을 형성하여, 소자분리막(110) 및 홀들(120) 사이에 측벽 채널 영역들(125a, 125b)을 한정할 수 있다. 홀들(120)의 단면 모양은 원형, 타원형 또는 다각형 모양을 가질 수 있다. 홀들(120)은 통상적인 리소그래피 및 식각 기술을 이용하여 형성할 수 있다.
도 5를 참조하면, 홀들(120)의 표면상에 터널링 절연층들(130)을 형성할 수 있다. 예를 들어, 터널링 절연층들(130)은 홀들(120)의 표면을 열산화시켜 형성할 수 있다. 다른 예로, 터널링 절연층들(130)은 화학기상증착(chemical vapor deposition; CVD)법을 이용하여 형성할 수도 있다.
이어서, 홀들(120)을 채우고 반도체 기판(105) 상으로 돌출된 플로팅 게이트 전극들(135)을 형성할 수 있다. 예를 들어, 홀들(120)을 채우도록 터널링 절연층(130) 상에 도전층을 형성한다. 이어서, 이 도전층을 패터닝하여 플로팅 게이트 전극들(135)을 형성할 수 있다.
도 6을 참조하면, 플로팅 게이트 전극들(135)을 덮도록 반도체 기판(105) 상에 블로킹 절연층들(140)을 형성할 수 있다. 예를 들어, 플로팅 게이트 전극들(135) 상에 제 1 산화층(140a), 질화층(140b), 및 제 2 산화층(140c)을 순차로 형성하고, 이들을 패터닝하여 블로킹 절연층들(140)을 형성할 수 있다. 블로킹 절연층들(140)은 이러한 적층 구조에 한정되지 않고, 다양하게 변형될 수 있다.
도 7을 참조하면, 블로킹 절연층들(140)을 덮도록 제어 게이트 전극들(150)을 형성할 수 있다. 예를 들어, 블로킹 절연층들(140) 상에 도전층을 형성하고, 이를 패터닝하여 제어 게이트 전극들(150)을 형성할 수 있다.
이어서, 제어 게이트 전극들(150)의 측벽에 스페이서 절연층들(160)을 형성할 수 있다. 예를 들어, 제어 게이트 전극들(150)을 덮는 절연층을 형성하고, 이를 이방성 식각하여 스페이서 절연층들(160)을 형성할 수 있다.
이어서, 제어 게이트 전극들(150) 사이의 활성 영역(115)에 소오스/드레인 영역(165)을 한정할 수 있다. 예를 들어, 활성 영역(115)에 제 2 도전형 불순물을 도핑하여 소오스/드레인 영역(165)을 한정할 수 있다. 하지만, 본 발명의 다른 실시예에서, 소오스/드레인 영역(165)은 제 2 도전형의 불순물 도핑 없이, 전계효과에 의해서 한정될 수도 있다.
전술한 도 4 내지 도 7의 제조 방법은, 노어 구조 또는 앤드 구조의 비휘발성 메모리 소자의 제조 방법에도 용이하게 적용될 수 있다.
도 8은 본 발명의 일 실험예에 따른 비휘발성 메모리 소자의 동작을 보여주는 시뮬레이션에 의한 사시도이다. 시뮬레이션은 도 1의 비휘발성 메모리 소자(100)의 구조를 이용하였고, 도 8은 비휘발성 메모리 소자(100)에서 반도체 소자(105)만을 편의상 도시하였다. 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에는 동작 전압을 인가하고, 두 워드 라인들(WL1, WL2)에는 패스 전압을 인가하고, 하나의 워드 라인(WL0)에는 0V에서 6V까지의 스윕(sweep) 전압을 인가하였다.
도 8을 참조하면, 측벽 채널 영역들(125a, 125b)에 밝은 색으로 채널이 형성된 것을 알 수 있다. 도 8에서 밝은 색은 높은 전자 밀도를 나타낸다. 따라서, 비휘발성 메모리 소자(100)에서, 측벽 채널 영역들(125a, 125b)을 도전 통로로 이용할 수 있음을 알 수 있다.
도 9는 본 발명의 일 실험예에 따른 비휘발성 메모리 소자의 동작을 보여주는 시뮬레이션에 의한 그래프이다.
도 9를 참조하면, 워드 라인(WL0)에 인가된 전압(VG)이 높아짐에 따라서 측벽 채널 영역들(125a, 125b)을 통해서 전류(ID)가 흐르는 것을 알 수 있다. 비휘발성 메모리 소자(100)는 측벽 채널 영역들(125a, 125b)을 이용하여 동작 가능한 것을 알 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시 하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다. 특히, 상기 실시예들에서, 플로팅 게이트 전극의 모양은 전술한 본 발명의 사상 범위 내에서 다양하게 변형될 수 있다.
본 발명에 따른 비휘발성 메모리 소자에서, 측벽 채널 영역들은 높은 동작 전류를 제공할 수 있다. 따라서 비휘발성 메모리 소자의 동작 속도를 높일 수 있다. 나아가, 측벽 채널 영역들은 얇은 바디 구조 및 채널 길이 증가에 효과적이다. 이에 따라, 비휘발성 메모리 소자의 누설 전류를 감소시켜, 그 동작 신뢰성을 높일 수 있다.
또한, 본 발명에 따른 비휘발성 메모리 소자에서, 돌출부의 폭을 줄여, 플로팅 게이트 전극들의 기생 커플링을 감소시킬 수 있다. 이에 따라 메모리 트랜지스터들 사이의 데이터 간섭을 줄일 수 있다. 나아가, 돌출부의 넓은 면들을 제어 게이트 전극들이 덮고 있기 때문에, 플로팅 게이트 전극들과 제어 게이트 전극들의 커플링 비가 높아질 수 있다.

Claims (24)

  1. 상향 배치되고 서로 마주보는 한 쌍의 측벽 채널 영역들을 포함하는 반도체 기판;
    상기 한 쌍의 측벽 채널 영역들 사이를 채우고, 상기 반도체 기판 상으로 돌출된 플로팅 게이트 전극; 및
    상기 플로팅 게이트 전극의 일부분을 덮도록 상기 반도체 기판 상에 배치된 제어 게이트 전극을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  2. 제 1 항에 있어서, 상기 한 쌍의 측벽 채널 영역은 상기 반도체 기판의 활성 영역 내에 배치된 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제 2 항에 있어서, 상기 활성 영역은 소자분리막에 의해서 상기 반도체 기판에 한정되고, 상기 한 쌍의 측벽 채널 영역들 각각의 일면은 상기 소자분리막과 접해 있는 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제 2 항에 있어서, 상기 활성 영역은 내부에 홀을 포함하고, 상기 한 쌍의 측벽 채널 영역은 상기 소자분리막 및 상기 홀에 의해서 한정된 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제 2 항에 있어서, 상기 플로팅 게이트 전극 아래의 상기 활성 영역의 불순물 농도는 상기 한 쌍의 측벽 채널 영역의 불순물 농도보다 높은 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 제 1 항에 있어서, 상기 플로팅 게이트 전극은 상기 한 쌍의 측벽 채널 영역들과 마주하도록 상기 반도체 기판 내에 배치된 리세스부 및 상기 리세스부로부터 상기 반도체 기판 상으로 신장된 돌출부를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  7. 제 6 항에 있어서, 상기 플로팅 게이트 전극의 돌출부의 폭은 상기 플로팅 게이트 전극의 리세스부의 폭보다 작은 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 제 6 항에 있어서, 상기 제어 게이트 전극은 상기 플로팅 게이트 전극의 돌출부를 덮는 것을 특징으로 하는 비휘발성 메모리 소자.
  9. 제 7 항에 있어서, 상기 한 쌍의 측벽 채널 영역들 및 상기 플로팅 게이트 전극 사이에 개재된 터널링 절연층을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  10. 제 9 항에 있어서, 상기 터널링 절연층은 상기 한 쌍의 측벽 채널 영역들 및 상기 플로팅 게이트 전극의 리세스부 사이에 개재된 것을 특징으로 하는 비휘발성 메모리 소자.
  11. 제 6 항에 있어서, 상기 제어 게이트 전극 및 상기 플로팅 게이트 전극 사이에 개재된 블로킹 절연층을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  12. 제 11 항에 있어서, 상기 블로킹 절연층은 상기 제어 게이트 전극 및 상기 플로팅 게이트 전극의 돌출부 사이에 개재된 것을 특징으로 하는 비휘발성 메모리 소자.
  13. 상향 배치된 복수의 쌍들의 측벽 채널 영역들을 포함하고, 상기 복수의 쌍들의 측벽 채널 영역들의 각 쌍은 서로 마주보는, 반도체 기판;
    상기 복수의 쌍들의 각 쌍의 측벽 채널 영역들 사이를 채우고, 상기 반도체 기판 상으로 돌출된 복수의 플로팅 게이트 전극들; 및
    상기 복수의 플로팅 게이트 전극들의 일부분을 덮도록 상기 반도체 기판 상에 배치된 복수의 제어 게이트 전극들을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  14. 제 13 항에 있어서, 상기 반도체 기판은 소자분리막에 의해 한정된 활성 영 역을 포함하고, 상기 복수의 쌍들의 측벽 채널 영역들은 상기 활성 영역에 일렬로 배치된 것을 특징으로 하는 비휘발성 메모리 소자.
  15. 제 14 항에 있어서, 상기 활성 영역은 복수의 홀을 포함하고, 상기 복수의 쌍들의 측벽 채널 영역들은 상기 소자분리막 및 상기 복수의 홀에 의해서 한정된 것을 특징으로 하는 비휘발성 메모리 소자.
  16. 제 13 항에 있어서, 상기 복수의 플로팅 게이트 전극들 각각은 상기 복수의 쌍의 측벽 채널 영역들의 각 쌍과 마주하도록 상기 반도체 기판 내에 배치된 리세스부 및 상기 리세스부로부터 상기 반도체 기판 상으로 신장된 돌출부를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  17. 제 16 항에 있어서, 상기 복수의 플로팅 게이트 전극들의 돌출부의 폭은 상기 복수의 플로팅 게이트 전극들의 리세스부의 폭보다 작은 것을 특징으로 하는 비휘발성 메모리 소자.
  18. 제 13 항에 있어서, 상기 복수의 제어 게이트 전극들은 낸드 구조로 배치된 것을 특징으로 하는 비휘발성 메모리 소자.
  19. 반도체 기판에, 상향 배치되고 서로 마주보는 한 쌍의 측벽 채널 영역들을 한정하는 단계;
    상기 한 쌍의 측벽 채널 영역들 사이를 채우고, 상기 반도체 기판 상으로 돌출된 플로팅 게이트 전극을 형성하는 단계; 및
    상기 플로팅 게이트 전극의 일부분을 덮도록 상기 반도체 기판 상에 제어 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  20. 제 19 항에 있어서, 상기 플로팅 게이트 전극을 형성하는 단계 전에,
    상기 반도체 기판에 활성 영역을 한정하는 소자분리막을 형성하는 단계; 및
    상기 활성 영역 내에 홀을 형성하는 단계를 더 포함하고,
    상기 한 쌍의 측벽 채널 영역들은 상기 홀 및 상기 소자분리막에 의해서 상기 활성 영역 내에 한정하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  21. 제 20 항에 있어서, 상기 플로팅 게이트 전극은 상기 홀을 매립하는 리세스부 및 상기 리세스부로부터 상기 반도체 기판 상으로 신장하는 돌출부를 포함하도록 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  22. 제 21 항에 있어서, 상기 플로팅 게이트 전극의 돌출부의 폭은 상기 플로팅 게이트 전극의 리세스부의 폭보다 작게 하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  23. 제 21 항에 있어서, 상기 플로팅 게이트 전극을 형성하기 전에, 상기 홀 내부의 표면상에 터널 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  24. 제 21 항에 있어서, 상기 제어 게이트 전극을 형성하기 전에, 상기 플로팅 게이트 전극의 돌출부를 덮도록 상기 반도체 기판 상에 블로킹 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
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