KR100729364B1 - 리세스된 채널 영역을 갖는 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

리세스된 채널 영역을 갖는 반도체 장치 및 그 제조 방법을 제공한다. 이 반도체 장치는 홈이 형성된 활성영역을 포함하는 반도체기판, 활성영역을 가로지르면서 홈의 일부를 채우는 게이트 패턴 및 게이트 패턴과 활성영역 사이에 개재된 게이트 절연막을 포함한다. 이때, 홈은 그 주변의 활성영역의 상부면보다 낮은 바닥면을 가지면서, 게이트 패턴을 가로지르도록 형성된다.

Description

리세스된 채널 영역을 갖는 반도체 장치 및 그 제조 방법{Semiconductor Device Having Recessed Channel Region And Method Of Fabricating The Same}

도 1은 본 발명에 따른 낸드형 플래시 메모리의 셀 어레이 일부를 보여주는 평면도이다.

도 2a 내지 도 2c는 본 발명에 따른 낸드형 플래시 메모리를 설명하기 위한 공정 단면도들이다.

도 3은 본 발명에 따른 노어형 플래시 메모리의 셀 어레이 일부를 보여주는 평면도이다.

도 4a 및 도 4b는 본 발명에 따른 전하 트랩형 플래시 메모리를 설명하기 위한 공정 단면도들이다.

도 5a 내지 도 5m은 본 발명에 따른 부유 게이트형 플래시 메모리의 제조 방법을 설명하기 위한 사시도들이다.

도 6a 내지 도 6d는 본 발명에 따른 전하 트랩형 플래시 메모리의 제조 방법을 설명하기 위한 사시도들이다.

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 구체적으로는 리세스된 채널 영역을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.

일반적으로, 반도체 장치는 반도체 기판 상에 2차원적으로 배열되는 트랜지스터들을 구비한다. 트랜지스터들의 이러한 2차원적 배치 때문에, 고집적화된 반도체 장치를 제조하기 위해서는, 각 트랜지스터들이 차지하는 넓이를 감소시키는 것이 요구된다. 하지만, 알려진 것처럼, 트랜지스터의 넓이를 줄이는 것은 다양한 기술적 문제들을 초래할 수 있다.

구체적으로, 트랜지스터의 평면적 넓이의 감소는 트랜지스터의 채널 길이(즉, 소오스/드레인 전극들 사이의 간격) 또는 채널 폭(즉, 활성영역의 폭)을 줄이는 방법을 통해 달성될 수 있다. 하지만, 알려진 것처럼, 채널 길이의 감소는 펀치-스루(punch-through), 드레인 유발 장벽 저하(Drain Induced Barrier Lowering: DIBL) 등과 같은 단채널 효과(short channel effect)를 초래할 수 있으며, 채널 폭의 감소는 드레인 전류의 감소와 같은 협채널 효과(narrow channel effect)를 초래할 수 있다.

나아가, 반도체 장치의 집적도 증가는 이러한 기술적 문제들 때문에 제한받고 있다. 예를 들면, 낸드형 플래시 메모리 장치는, 고집적화에 따른 드레인 전류의 감소 때문에, 그 집적도를 증가시키는데 어려움을 갖는다. 구체적으로, 상기 낸드형 플래시 메모리 장치는 비트 라인과 공통 소오스 라인 사이에 직렬로 연결된 메모리 셀들을 포함하며, 상기 메모리 셀들의 데이터는 상기 비트 라인의 전압 레벨의 변화를 센싱하는 방법을 통해 결정된다. 즉, 상기 메모리 셀들의 데이터를 용 이하게 결정하기 위해서는, 상기 비트 라인의 전압 레벨의 변화는 소정의 크기 이상인 것이 요구된다.

하지만, 낸드형 플래시 메모리의 셀 어레이는 상술한 것처럼 상기 메모리 셀들이 직렬로 연결된 구조를 갖기 때문에, 그 집적도의 증가에 따른 각 메모리 셀들에서의 셀 전류(즉, 상기 드레인 전류)의 감소는 상기 비트 라인에서의 센싱되는 전압 레벨의 변화를 감소시킨다. 즉, 선택된 메모리 셀에 저장된 정보는 상기 집적도의 증가에 따라 점점 어려워지고 있다.

이에 더하여, 상기 집적화에 따른 셀 전류의 감소는 메모리 셀의 내구성(endurance)에도 부정적인 영향(negative effect)을 미친다. 구체적으로, 메모리 셀이 반복적으로 프로그램 및 이레이즈될 경우, 상기 메모리 셀을 구성하는 터널 절연막에 포획되는 전자들의 수가 증가한다. 상기 메모리 셀의 문턱 전압은 이러한 포획된 전자들의 증가에 의해 증가되기 때문에, 상기 메모리 셀의 셀 전류는 쓰기 사이클의 횟수(number of writing cycle)가 증가할수록 감소된다. 이때, 상기 메모리 셀의 내구성은 쓰기 사이클의 횟수에 대한 셀 전류의 의존성을 통해 평가될 수 있다. 하지만, 반도체 장치의 집적도 증가에 따른 셀 전류의 감소는 구조적 요인에 의한 결과라는 점에서, 제조 공정의 적절성과 무관하게 상기 내구성을 저하시키는 이유가 된다.

한편, 상기 단채널 및 협채널 효과들과 관련된 기술적 문제들을 극복하기 위한 방법으로, 알려진 것처럼, 최근에는 핀-펫(FIN-FET)과 같은 삼차원 트랜지스터 구조가 제안되었다. 하지만, 이러한 핀-펫 구조의 트랜지스터는, 집적도의 손실 등과 같은 기술적 문제들 때문에, 부유 게이트 전극을 갖는 상술한 플래시 메모리에는 적합하지 않다.

본 발명이 이루고자 하는 일 기술적 과제는 협채널 효과를 극복할 수 있는 반도체 트랜지스터를 제공하는 데 있다.

본 발명이 이루고자 하는 일 기술적 과제는 셀 전류의 감소를 극복할 수 있는 메모리 셀 트랜지스터들을 구비하는 플래시 메모리 장치를 제공하는 데 있다.

본 발명이 이루고자 하는 일 기술적 과제는 협채널 효과를 극복할 수 있는 트랜지스터를 구비하는 반도체 장치의 제조 방법을 제공하는 데 있다.

본 발명이 이루고자 하는 일 기술적 과제는 셀 전류의 감소를 극복할 수 있는 메모리 셀 트랜지스터들을 구비하는 플래시 메모리 장치의 제조 방법을 제공하는 데 있다.

본 발명이 이루고자 하는 일 기술적 과제는 메모리 셀들 사이의 커플링에 의한 교란(disturbance)을 감소시킬 수 있는 플래시 메모리 장치를 제공하는 데 있다.

본 발명이 이루고자 하는 일 기술적 과제는 메모리 셀들 사이의 커플링에 의한 교란(disturbance)을 감소시킬 수 있는 플래시 메모리 장치의 제조 방법을 제공하는 데 있다.

상기 기술적 과제들을 달성하기 위하여, 본 발명은 리세스된 채널 영역을 갖는 반도체 장치를 제공한다. 이 반도체 장치는 홈(groove)이 형성된 활성영역을 포함하는 반도체기판, 상기 활성영역을 가로지르면서 상기 홈의 일부를 채우는 게이트 패턴 및 상기 게이트 패턴과 상기 활성영역 사이에 개재된 게이트 절연막을 포함한다. 이때, 상기 홈은 그 주변의 활성영역의 상부면보다 낮은 바닥면을 가지면서, 상기 게이트 패턴을 가로지르도록 형성된다.

상기 다른 기술적 과제들을 달성하기 위하여, 본 발명은 리세스된 채널 영역을 갖는 반도체 장치의 제조 방법을 제공한다. 이 방법은 반도체기판의 소정영역에 배치되어 활성영역들을 정의하는 소자분리막 패턴들을 형성하고, 상기 활성영역들을 패터닝하여 상기 활성영역들의 상부면보다 낮은 바닥면을 갖는 홈들(groove)을 형성하고, 상기 홈들의 내벽을 덮는 게이트 절연막을 형성한 후, 상기 게이트 절연막이 형성된 상기 홈들을 채우면서 상기 활성영역들을 가로지르는 게이트 패턴들을 형성하는 단계를 포함한다. 이때, 상기 홈들은 상기 소자분리막 패턴들에 평행한 방향으로 형성된다.

상기 다른 기술적 과제들을 달성하기 위하여, 본 발명은 리세스된 채널 영역을 갖는 낸드형 플래시 메모리 장치를 제공한다. 이 장치는 홈이 형성된 활성영역들을 포함하는 반도체기판을 포함한다. 상기 반도체기판 상에는, 스트링 선택 라인, 접지 선택 라인 및 상기 스트링 선택 라인과 상기 접지 선택 라인 사이에 배치되는 복수개의 워드 라인들을 포함하는 게이트 패턴들이 배치되고, 상기 게이트 패턴들 사이의 활성영역에는 불순물 영역들이 형성된다. 상기 게이트 패턴들과 상기 활성영역 사이에는 게이트 절연막이 개재된다. 이때, 상기 게이트 패턴들은 상기 게이트 절연막이 형성된 상기 홈을 채우면서 상기 활성영역을 가로지도록 형성된다.

상기 다른 기술적 과제들을 달성하기 위하여, 본 발명은 리세스된 채널 영역을 갖는 노어형 플래시 메모리 장치를 제공한다. 이 장치는 홈이 형성된 활성영역들을 포함하는 반도체기판, 상기 활성영역들을 가로지르면서 그 하부의 상기 홈을 채우는 워드라인들, 상기 워드라인들 사이의 활성영역에 형성되는 불순물 영역들, 상기 워드라인들과 상기 활성영역 사이에 개재되는 게이트 절연막, 상기 불순물 영역들의 일부를 상기 워드라인들에 평행한 방향으로 연결시키는 소오스 라인들 및 상기 워드라인들을 가로질로 배치되어 상기 소오스 라인들에 접속하지 않는 불순물 영역들을 전기적으로 연결시키는 비트라인들을 포함한다. 이때, 상기 홈은 그 주변의 활성영역의 상부면보다 낮은 바닥면을 가지면서, 상기 워드라인들을 가로지르도록 형성된다.

이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.

본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.

도 1은 본 발명에 따른 낸드형 플래시 메모리의 셀 어레이 일부를 보여주는 평면도이다. 도 2a 내지 도 2c는 본 발명에 따른 낸드형 플래시 메모리를 설명하기 위한 공정 단면도들이다. 구체적으로, 도 2a, 도 2b 및 도 2c는 각각 도 1의 점선들 I-I', II-II', III-III'을 따라 보여지는 단면들을 보여준다.

도 1을 참조하면, 반도체기판(100)의 소정 영역에 활성영역들(ACT)을 정의하는 소자분리막 패턴들(120)이 서로 평행하게 형성된다. 상기 활성 영역은 트랜지스터의 소오스/드레인 영역 및 채널 영역이 형성되는 영역이며, 본 발명에 따르면, 상기 활성영역(ACT)의 중앙에는, 그 주변의 활성영역(ACT)의 상부면보다 낮은 바닥면을 갖는 홈(99)이 형성된다. (상기 홈(99)과 관련된 기술적 특징들은 아래에서 도 2a 내지 도 2c를 참조하여 상세하게 설명될 것이다.)

상기 소자분리막 패턴들(120)의 상부에는, 상기 활성영역들(ACT)을 가로지르는 복수개의 게이트 패턴들이 배치된다. 상기 게이트 패턴들은 선택 트랜지스터들의 게이트 전극들로 사용되는 한 쌍의 선택 게이트 패턴들(180S) 및 상기 선택 게이트 패턴들(180S) 사이에 배치되어 메모리 셀 트랜지스터들의 게이트 전극들로 사용되는 복수개의 워드라인들(180W)을 포함한다. 상기 게이트 패턴들의 상부에는 상기 활성영역들(ACT)에 평행한 비트라인들(220)이 배치된다.

보다 구체적으로, 상기 선택 게이트 패턴들(180S)은 비트라인 콘택 플러그들(210)에 인접한 스트링 선택 라인(string selection line, SSL) 및 공통 소오스 라인(common source line, CSL)에 인접한 접지 선택 라인(ground selection line, GSL)으로 사용된다. 상기 스트링 선택 라인(SSL)은 상기 메모리 셀 트랜지스터들과 비트라인(220) 사이의 전기적 연결을 제어하고, 상기 접지 선택 라인(SSL)은 상기 메모리 셀 트랜지스터들과 공통 소오스 라인(CSL) 사이의 전기적 연결을 제어한다.

부유 게이트형 플래시 메모리에 관한 본 발명의 일 실시예에 따르면, 상기 워드라인들(180W)은 차례로 적층된 부유 게이트 전극(155), 게이트 층간절연막 패턴(165) 및 제어 게이트 전극(175)을 포함한다(도 2a 참조). 상기 부유 게이트 전극(155)은 다결정 실리콘막으로 형성되고, 상기 게이트 층간절연막 패턴(165)은 실리콘 산화막, 실리콘 질화막 및 고유전막들 중에서 선택된 적어도 한가지로 형성되고, 상기 제어 게이트 전극(175)은 다결정 실리콘막, 금속 실리사이드막들 및 금속막들 중에서 선택된 적어도 한가지로 형성될 수 있다. 예를 들면, 상기 게이트 층간절연막 패턴(165)은 차례로 적층된 실리콘 산화막-실리콘 질화막-실리콘 산화막 으로 형성될 수 있으며, 상기 제어 게이트 전극(175)은 다결정 실리콘막으로 이루어진 하부 제어 게이트 전극(171) 및 텅스텐 실리사이드로 이루어진 상부 제어 게이트 전극(172)을 포함할 수 있다.

또한, 상기 선택 게이트 패턴들(180S)은 차례로 적층된 부유 게이트 전극(155) 및 제어 게이트 전극(175)을 포함한다(도 2b 참조). 이 경우, 상기 선택 게이트 패턴(180S)의 부유 게이트 전극(155) 및 제어 게이트 전극(175)은 상기 워드라인(180W)의 그것들과 실질적으로 동일한 물질 및 실질적으로 동일한 두께를 갖는다. 하지만, 상기 선택 게이트 패턴(180S)은 게이트 층간절연막 패턴(165)을 갖지 않기 때문에, 상기 워드라인(180W)과 달리, 그 부유 게이트 전극(155) 및 제어 게이트 전극(175)은 직접 접촉한다. 본 발명의 변형된 실시예에 따르면, 상기 선택 게이트 패턴(165)은 상기 부유 게이트 전극(155) 및 제어 게이트 전극(175)의 전기적 연결을 위한 개구 영역을 갖는 게이트 층간절연막 패턴(165)을 더 포함할 수 있다.

본 발명에 따르면, 도 2a, 도 2b 및 도 2c에 도시된 것처럼, 상기 홈들(99)이 상기 소자분리막 패턴들(120)로부터 이격되어 상기 활성영역들(ACT) 각각의 중앙부에 형성된다. 상기 홈들(99)의 내벽에는 게이트 절연막(140)이 형성된다. 상기 게이트 절연막(140)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 고유전막들 중의 적어도 한가지일 수 있다. 부유 게이트형 플래시 메모리에 관한 본 발명의 일 실시예에 따르면, 상기 게이트 절연막(140)은 열산화 공정을 통해 형성된 실리콘 산화막일 수 있다.

상기 게이트 패턴들은 그 하부의 홈들(99)을 채우면서 상기 활성영역들(ACT)을 가로지른다. 보다 구체적으로, 상기 게이트 패턴들의 부유 게이트 전극들(155)은, 상기 채널 영역에서, 상기 게이트 절연막(140)이 형성된 홈(99)을 채운다(도 2a 및 도 2b 참조). 또한, 상기 게이트 패턴들의 양쪽 활성영역들(ACT)에는, 트랜지스터의 소오스/드레인 전극들로 사용되는 불순물 영역들(195)이 형성된다. 낸드 플래시 메모리 소자의 경우, 도 1에 도시된 것처럼, 인접하는 두 메모리 셀들은 하나의 불순물 영역(195)을 공유할 수 있다. 상기 홈(9)은 상기 활성영역(ACT)의 중앙에 상기 게이트 패턴들에 수직한 방향으로 형성되기 때문에, 상기 홈(99)은 도 2c에 도시된 것처럼 상기 불순물 영역들(195)이 형성된 활성영역(ACT)에도 형성된다. 또한, 앞서 설명한 것처럼 (상기 스트링 선택 라인(SSL)의 일 측에 형성된) 상기 불순물 영역들(195) 각각은 층간절연막(200)을 관통하는 상기 비트라인 콘택 플러그들(210)을 통해 상기 비트 라인들(220)에 연결된다(도 2c 참조).

한편, 트랜지스터의 채널 폭(channel width)은 상기 게이트 패턴의 진행 방향에서의 상기 활성영역(ACT)의 표면 길이라는 점에서, 상기 홈(99)은 상기 채널 폭을 증가시킨다. 즉, 본 발명에 따른 상기 홈(99)은 대략 상기 홈(99)의 측벽 높이의 두배만큼 상기 채널 폭을 증가시키는 결과를 가져온다. 이러한 채널 폭의 증가는, 종래기술에서 설명하였던, 셀 전류의 감소와 같은 협채널 효과를 줄이는데 기여한다.

도 3은 본 발명에 따른 노어형 플래시 메모리의 셀 어레이 일부를 보여주는 평면도이다. 알려진 것처럼, 노어형 플래시 메모리는 각 메모리 셀들의 연결 구조 를 제외하면, 상술한 낸드형 플래시 메모리와 유사한 구조를 갖는다. 따라서, 아래에서는 낸드형 플래시 메모리와 구별되는 노어형 플래시 메모리의 구조적 특징들에 대해 간략히 설명할 것이며, 낸드 플래시 메모리와 유사한 기술적 특징 또는 공지된 노어형 플래시 메모리의 기술적 특징들에 대해서는 설명을 생략할 것이다.

도 3을 참조하면, 반도체기판의 소정 영역에 활성영역들(ACT)을 정의하는 소자분리막 패턴들(120)이 서로 평행하게 형성된다. 본 발명에 따르면, 상기 활성영역(ACT)에는 그 주변의 활성영역(ACT)의 상부면보다 낮은 바닥면을 갖는 홈(99)이 형성된다. 상기 소자분리막 패턴들(120)의 상부에는, 상기 활성영역들(ACT)을 가로지르는 복수개의 워드 라인들(180W)이 평행하게 배치된다. 상기 워드 라인들(180W)의 양측 활성영역들(ACT)에는, 트랜지스터의 소오스/드레인 전극들로 사용되는 불순물 영역들(도 2c의 195 참조)이 형성된다. 이때, 인접하는 두 워드라인들 사이의 불순물 영역들(195)은, 도 3에 도시된 것처럼, 상응하는 두 메모리 셀들이 공유하는 소오스 전극 또는 드레인 전극으로 사용된다.

또한, 상기 워드라인(180W)의 일 측에는, 상기 소오스 전극들로 사용되는 불순물 영역들(195)을 상기 워드라인들(180W)에 평행한 방향으로 연결시키는 소오스 라인(SL)이 배치된다. 상기 워드라인(180W)의 타 측에 배치되는 상기 불순물 영역들(195)(즉, 상기 드레인 전극들)은 상기 비트 라인 콘택 플러그들(210)을 통해 상기 비트 라인들(220)에 연결된다. 이때, 상기 비트라인들(220)은 상기 소오스 라인(SL) 및 상기 워드라인들(180W)을 가로지르는 방향으로 배치된다.

이때, 이 실시예에 따른 워드라인들(180W)은, 도 2a를 참조하여 설명하였 던, 앞선 실시예의 워드라인과 실질적으로 동일한 구조를 갖는다. 또한, 이 실시예에 따른 홈들(99)은, 앞선 실시예와 마찬가지로, 상기 소자분리막 패턴들(120)로부터 이격되어 상기 활성영역들(ACT) 각각의 중앙부에 형성될 뿐만 아니라 상기 워드라인들(180W)을 가로지르는 방향으로 배치된다. 결과적으로, 이 실시예에 따르면, 도 3의 점선 I-I'을 따라 보여지는 단면은 도 2a를 참조하여 설명한 것과 실질적으로 동일한 단면 구조를 갖는다.

도 4a 및 도 4b는 본 발명에 따른 전하 트랩형 플래시 메모리를 설명하기 위한 공정 단면도들이다. 구체적으로, 도 4b는 도 4a에 도시된 영역 S2를 확대한 도면이다.

알려진 것처럼, 전하 트랩형 플래시 메모리는 노어형 또는 낸드형 셀 어레이 구조를 가질 수 있다. 따라서, 게이트 패턴 및 게이트 절연막과 관련된 기술적 특징들을 제외하면, 이 실시예에 따른 전하 트랩형 플래시 메모리는 도 1 및 도 3을 참조하여 설명한 것과 동일한 평면적 구조를 갖는다. 아래에서는, 전하 트랩형 플래시 메모리의 게이트 패턴 및 게이트 절연막과 관련된 기술적 특징들에 대해 간략히 설명할 것이며, 상술한 실시예에서 설명된 기술적 특징들 또는 공지된 전하 트랩형 플래시 메모리의 기술적 특징들에 대해서는 설명을 생략할 것이다.

도 4a를 참조하면, 앞선 실시예들에서 설명된 것처럼, 활성영역들(ACT)의 중앙부에는 상기 소자분리막 패턴들(120)로부터 이격된 홈들(99)이 각각 형성된다. 이때, 채널 폭의 증가 효과를 얻을 수 있도록, 상기 홈들(99) 각각은 상기 소자분리막 패턴들(120)과 평행한 방향으로 형성된다.

이 실시예에 따르면, 상기 홈들(99)의 내벽에는 전하 트랩막(charge trap layer, 147)을 포함하는 게이트 절연막(145)이 형성되고, 상기 게이트 절연막(145)이 형성된 홈(99)은 상기 활성영역들(ACT)을 가로지르는 게이트 패턴들(187)에 의해 채워진다. 구체적으로, 이 실시예에 따른 게이트 절연막(145)은 실리콘 질화막, 실리콘 산화막, 실리콘 산화질화막 및 고유전막들 중의 적어도 한가지로 형성될 수 있다. 예를 들면, 상기 게이트 절연막(145)은 차례로 적층된 하부 게이트 절연막(146), 전하 트랩막(147) 및 상부 게이트 절연막(148)으로 형성될 수 있다(도 4b 참조). 이 경우, 상기 하부 게이트 절연막(146)은 실리콘 산화막일 수 있고, 상기 전하 트랩막(147)은 실리콘 질화막일 수 있고, 상기 상부 게이트 절연막(148)은 실리콘 산화막 또는 고유전막들 중의 한가지일 수 있다.

또한, 이 실시예에 따르면, 상기 게이트 패턴(187)은 (앞선 실시예의 게이트 층간절연막 패턴(165)과 같은 절연막없이) 도전성 물질들로만 형성될 수 있다. 예를 들면, 상기 게이트 패턴(187)은 차례로 적층된 다결정 실리콘막 및 금속 실리사이드막일 수 있으나, 이러한 적층 구조 및 물질 종류는 필요에 따라 변경될 수 있다.

한편, 상기 게이트 절연막(140 또는 145)이 균일한 두께를 갖지 않을 경우 또는 상기 홈의 하부 모서리가 예각을 가질 경우, 누설 전류와 같은 제품 특성이 악화될 수 있다. 이러한 문제를 극복하기 위해, 본 발명에 따르면, 상기 홈(99)의 측벽과 바닥면은 그 하부 모서리에서 둔각을 이루면서 만난다. 바람직하게는, 도 2a 내지 도 2c 및 도 4a에 도시된 것처럼, 상기 홈(99)의 하부 모서리는 라운딩된 구조를 갖고, 그 곡률 반경은 대략 상기 게이트 절연막의 두께보다 크다. 상기 홈(99)의 하부 모서리의 이러한 구조 때문에, 상기 게이트 절연막(140 또는 145)은 상기 홈(99)의 내벽을 균일한 두께로 덮을 수 있다.

이에 더하여, 본 발명은 논리 회로 등을 구성하는 단위 트랜지스터에도 적용될 수 있다. 즉, 상기 단위 트랜지스터는, 상기 메모리 셀 트랜지스터 또는 선택 트랜지스터를 위해 설명된, 상기 홈 및 이를 채우는 게이트 패턴을 구비하는 반도체 트랜지스터일 수 있다. 이 분야에 종사하는 일반적인 지식 수준을 가진 자라면, 이러한 목적에 부합하도록 상술한 실시예들을 변형할 수 있음은 자명하다. 따라서, 이에 대한 설명은 생략한다.

도 5a 내지 도 5m은 본 발명에 따른 부유 게이트형 플래시 메모리의 제조 방법을 설명하기 위한 사시도들이다. 보다 구체적으로, 이들 도면들은 도 1에 도시된 영역 S1을 보여준다.

도 5a를 참조하면, 반도체기판(100) 상에 마스크 패턴들(110)을 형성한다. 상기 마스크 패턴들(110)은 활성영역들이 형성될 영역을 덮으며, 소자분리막 패턴들이 형성될 영역에서 상기 반도체 기판(100)을 노출시킨다. 본 발명에 따르면, 상기 마스크 패턴(110)은 패드 절연막(111) 및 마스크 질화막(112)일 수 있다. 상기 패드 절연막(111)은 상기 반도체기판(100)의 열산화를 통해 형성되는 실리콘 산화막일 수 있다.

도 5b를 참조하면, 상기 마스크 패턴들(110)을 식각 마스크로 사용하여 상기 반도체기판(100)을 이방성 식각함으로써, 활성영역들(ACT)을 정의하는 소자분리 트렌치들(105)을 형성한다. 결과적으로, 상기 활성 영역들은 상기 마스크 패턴들(110) 아래에 위치하는 상기 반도체기판(100)의 일부 영역들에 해당한다.

도 5c를 참조하면, 상기 소자분리 트렌치들(105)을 채우는 소자분리절연막을 형성한 후, 상기 마스크 패턴들(110)의 상부면이 노출될 때까지 상기 소자분리절연막을 평탄화 식각한다. 이에 따라, 상기 소자분리 트렌치들(105)을 채우는 소자분리막 패턴들(120)이 완성된다. 상기 소자분리막 패턴(120)은 실리콘 산화막을 포함하는 절연성 물질로 형성하는 것이 바람직하다.

본 발명에 따르면, 상기 소자분리절연막을 형성하기 전에, 상기 트렌치(105) 형성을 위한 식각 공정에서 발생하는 식각 손상을 치유하기 위해, 상기 트렌치(105)의 내벽에 열산화막(도시하지 않음)을 대략 50Å의 두께로 형성할 수 있다. 이에 더하여, 상기 트렌치들(105)을 형성한 후, 절연 특성의 강화를 위해 소정의 이온주입 공정을 더 실시할 수 있으며, 상기 트렌치(105) 내벽을 통한 불순물의 확산을 방지하기 위한 라이너막 형성 공정을 더 실시할 수 있다. 상기 라이너막 형성 공정은 상기 열산화막이 형성된 결과물 상에 화학기상증착 기술로 실리콘 질화막을 형성하는 단계를 포함한다.

도 5d를 참조하면, 상기 마스크 질화막(112)을 선택적으로 제거하여, 상기 패드 절연막들(111)의 상부면 및 상기 소자분리막 패턴들(120)의 상부 측벽을 노출시킨다. 상기 마스크 질화막(112)을 제거하는 단계는 상기 패드 절연막들(111) 및 상기 소자분리막 패턴들(120)에 대해 식각 선택성을 갖는 습식 식각의 방법을 사용하여 실시되는 것이 바람직하다. 예를 들면, 인산을 포함하는 식각액이 이러한 제 거 공정을 위해 사용될 수 있다.

한편, 상기 소자분리막 패턴들(120)의 노출된 상부 측벽의 높이는 부유 게이트 전극의 높이를 결정하는 공정 파라미터이다. 따라서, 이 공정 파라미터의 정밀한 제어를 위해, 상기 마스크 패턴(110)의 두께 및 상기 소자분리절연막을 식각하는 단계의 공정 조건 등이 조절될 수 있다.

본 발명의 다른 실시예에 따르면, 상기 마스크 패턴(110)을 제거하여 상기 활성영역(ACT)의 상부면을 노출시킨 후, 상기 노출된 활성영역(ACT)의 상부면을 덮는 절연막(도시하지 않음)을 다시 형성할 수 있다. 이 경우, 상기 절연막은 열산화 공정을 통해 형성되는 실리콘 산화막일 수 있다.

도 5e를 참조하면, 상기 소자분리막 패턴들(120)의 양측에, 상기 패드 절연막(111) 상에 배치되는 스페이서들(130)을 형성한다. 상기 스페이서들(130)을 형성하는 단계는 상기 패드 절연막(111)이 노출된 결과물 상에 스페이서막을 형성한 후, 상기 소자분리막 패턴(120) 및 상기 패드 절연막(111)의 상부면들이 노출될 때까지 상기 스페이서막을 이방성 식각하는 단계를 포함한다. 상기 스페이서들(130)은 절연성 물질들 중의 한가지로 형성되며, 바람직하게는 상기 소자분리막 패턴(120)과 같은 물질로 형성된다. 즉, 상기 스페이서들(130)은 실리콘 산화막으로 형성될 수 있다.

본 발명에 따르면, 상기 스페이서들(130) 사이의 간격은, 상기 활성영역(ACT)에 형성될, 홈(도 5e의 99 참조)의 폭을 결정한다. 따라서, 상기 스페이서막은 상기 홈의 설계된 폭을 고려하여 결정된 두께로 형성하는 것이 요구된다.

도 5f를 참조하면, 상기 스페이서들(130) 및 상기 소자분리막 패턴들(120)을 식각 마스크로 사용하여, 상기 노출된 패드 절연막(111) 및 그 하부의 반도체기판(100)을 이방성 식각한다. 이에 따라, 상기 활성영역들(ACT)에는, 상기 소자분리막 패턴들(120)로부터 이격된 홈들(99)이 각각 형성된다. 또한, 상기 스페이서(130)와 상기 활성영역(ACT) 사이에는, 상기 패드 절연막 패턴(115)이 형성된다.

본 발명에 따르면, 상기 홈(99)을 형성하는 단계는, 앞서 설명한 것처럼, 상기 홈(99)의 하부 모서리가 둔각의 모양(obtuse profile) 또는 라운드된 모양(rounded profile)을 갖도록 형성하는 것이 바람직하다. 상기 식각 공정에서 생성되는 식각 폴리머의 발생량을 조절하는 공지된 다양한 방법들은 이러한 모양을 갖는 홈을 형성하기 위해 이용될 수 있다.

도 5g를 참조하면, 상기 홈(99)의 내벽에 게이트 절연막(140)을 형성한다. 상기 게이트 절연막(140)은 상기 홈의 내벽의 열산화를 통해 형성되는 실리콘 산화막일 수 있다. 상기 홈(99)의 하부 모서리의 상술한 모양 때문에, 상기 홈(99)의 내벽은 균일한 두께를 갖는 상기 게이트 절연막(140)에 의해 덮일 수 있다.

한편, 상기 게이트 절연막(140)은 실리콘 산화막, 실리콘 질화막 및 (알루미늄 산화막 및 하프늄 산화막과 같은) 고유전막들 중의 한가지일 수 있으며, 이를 형성하는 방법으로는 화학 기상 증착 또는 원자층 증착 기술 등이 사용될 수 있다. 이 경우, 상기 게이트 절연막(140)은, 이후 도 6b를 참조하여 설명될 것처럼, 상기 홈(99)이 형성된 결과물의 전면을 덮을 수 있다.

도 5h를 참조하면, 상기 게이트 절연막(140)이 형성된 홈들(99)을 채우는 부유 게이트 패턴들(150)을 형성한다. 상기 부유 게이트 패턴들(150)은 다결정 실리콘으로 형성될 수 있다.

상기 부유 게이트 패턴들(150)을 형성하는 단계는 상기 게이트 절연막(140)이 형성된 결과물 상에 상기 홈들(99)을 채우는 부유 게이트 도전막을 형성한 후, 상기 소자분리막 패턴들(120) 및 상기 스페이서들(130)이 노출될 때까지 상기 부유 게이트 도전막을 평탄화 식각하는 단계를 포함할 수 있다. 이 경우, 상기 부유 게이트 패턴들(150)은 상기 홈들(99)뿐만이 아니라 상기 스페이서들(130) 사이의 갭 영역을 채우도록 형성된다.

한편, 상기 부유 게이트 패턴들(150)은 상기 홈(99) 및 상기 스페이서들(130)을 주형으로 이용하여 형성된다. 통상적인 부유 게이트형 플래시 메모리의 제조 방법과 비교할 때, 본 발명에 따른 제조 방법은 상기 홈(99)을 형성하기 위한 사진 공정이 더 필요하다. 하지만, 본 발명에 따른 제조 방법에 따르면, 통상적인 제조 방법들에서 상기 부유 게이트 패턴(150)을 형성하기 위해 요구되는 사진 공정은 불필요하다. 따라서, 본 발명에 따른 부유 게이트형 플래시 메모리의 제조 방법은 종래의 기술들에 비해 증가된 제조 비용을 필요로 하지 않는다.

이에 더하여, 상술한 제조 방법에 따르면, 상기 부유 게이트 패턴들(150)의 선폭은 상기 스페이서들(130) 사이의 간격에 의해 결정된다. 이에 따라, 상기 부유 게이트 패턴들(150)의 선폭은 종래의 사진 공정을 통해 형성되는 것보다 작아질 수 있다. 이 경우, (하나의 제어 게이트 패턴(175) 아래에 배치되는) 인접한 두 부유 게이트 패턴들(155)은 종래 기술들에 비해 증가된 간격(d)을 가질 수 있다(도 2a 참조). 이러한 간격(d)의 증가는 메모리 셀들 사이의 커플링에 의한 교란(disturbance)을 줄이는데 기여한다.

도 5i를 참조하면, 상기 부유 게이트 패턴들(150) 사이에 노출된, 상기 스페이서들(130) 및 상기 소자분리막 패턴들(120)의 상부면을 식각한다. 그 결과, 상기 부유 게이트 패턴들(140)의 상부 측벽들이 노출시키는 스페이서 패턴들(135)이 형성된다.

본 발명의 일 실시예에 따르면, 상기 식각 단계는 상기 패드 절연막 패턴(115) 상에 상기 스페이서 패턴들(135)이 잔존하도록 실시되는 것이 바람직하다. 본 발명의 다른 실시예에 따르면, 상기 스페이서들(130)과 상기 패드 절연막 패턴(115)이 서로 식각 선택성을 갖는 물질들일 경우, 상기 식각 단계는 상기 패드 절연막 패턴(115)이 노출될 때까지 실시될 수도 있다.

도 5j 및 도 5k를 참조하면, 상기 스페이서 패턴들(135)이 형성된 결과물 상에, 게이트 층간절연막(160) 및 제어 게이트막(170)을 차례로 형성한다. 본 발명에 따르면, 상기 제어 게이트막(170), 상기 게이트 층간절연막(160) 및 상기 부유 게이트 패턴들(150)은 게이트막을 구성한다.

상기 게이트 층간절연막(160)은 실리콘 질화막, 실리콘 산화막 및 고유전막들 중의 적어도 한가지로 형성될 수 있으며, 바람직하게는 차례로 적층된 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막으로 형성된다. 또한, 상기 게이트 층간절연막(160)은 우수한 단차 피복성(step-coverage) 및 우수한 박막 특성을 제공할 수 있는 화학적 기상 증착 기술을 사용하여 형성되는 것이 바람직하다.

상기 제어 게이트막(170)은 다결정 실리콘막, 실리사이드막 및 금속막들 중의 적어도 한가지로 형성될 수 있으며, 바람직하게는 차례로 적층된 다결정 실리콘막 및 텅스텐 실리사이드막으로 이루어진다. 이 경우, 상기 다결정 실리콘막 및 텅스텐 실리사이드막은 각각, 도 2a를 참조하여 설명된, 하부 제어 게이트 전극(171) 및 상부 제어 게이트 전극(172)을 위한 막들로 이용된다.

한편, 본 발명에 따르면, 상기 제어 게이트막(170)을 형성하기 전에, 상기 게이트 층간절연막(160)을 소정영역에서 제거하는 단계를 더 실시할 수 있다. 상기 게이트 층간절연막(160)의 이러한 국소적 식각은, 도 1 및 도 2b를 참조하여 설명된 것처럼, 상기 선택 게이트 패턴들(180S)의 부유 게이트 전극(155)과 제어 게이트 전극(175)의 전기적 연결을 가능하게 만든다.

도 5l를 참조하면, 상기 게이트막을 패터닝하여, 상기 활성영역들을 가로지르는 게이트 패턴들(180)을 형성한다. 상기 게이트 패턴들(180)은 상기 채널 영역에서 상기 홈(99)을 채우는 부유 게이트 전극(155), 그리고 상기 부유 게이트 전극(155) 상에 차례로 적층된 게이트 층간절연막 패턴(165) 및 제어 게이트 전극(175)을 포함한다.

상기 게이트 패턴들(180)을 형성하는 단계는 상기 제어 게이트막(170), 상기 게이트 층간절연막(160) 및 상기 부유 게이트 패턴(150) 각각을 서로 다른 식각 레서피를 사용하여 식각하는 단계들을 포함한다. 예를 들면, 상기 제어 게이트막(170)을 식각하는 단계는 상기 게이트 층간절연막(160)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 실시되고, 상기 게이트 층간절연막(160)을 식각하는 단 계는 상기 소자분리막 패턴(110) 및/또는 상기 스페이서 패턴(135)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 실시되고, 상기 부유 게이트 패턴들(150)을 식각하는 단계는 실리콘 산화막에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 실시되는 것이 바람직하다.

도 5m를 참조하면, 상기 게이트 패턴들(180)을 마스크로 사용하는 이온 주입 공정(190)을 실시하여, 상기 활성영역들(ACT)에 트랜지스터의 소오스/드레인 전극들로 사용되는 불순물 영역들(195)을 형성한다. 상기 이온 주입 공정(190)에서 주입되는 불순물들은 상기 활성영역(ACT)과 다른 도전형을 갖는다. 이후, 상기 불순물 영역들(195) 및 상기 게이트 패턴들(180)을 연결하는 배선 구조체를 형성한다. 상기 배선 구조체는 공지된 기술들을 통해 형성될 수 있으며, (앞서 도 1 및 도 3을 참조하여 설명된) 낸드형 또는 노오형 셀 어레이를 구성하도록 배치될 수 있다.

도 6a 내지 도 6d는 본 발명에 따른 전하 트랩형 플래시 메모리의 제조 방법을 설명하기 위한 사시도들이다. 보다 구체적으로, 이들 도면들은 도 1에 도시된 영역 S1을 보여준다. 또한, 게이트 패턴 및 게이트 절연막과 관련된 기술적 특징들을 제외하면, 이 실시예에 따른 전하 트랩형 플래시 메모리는 도 5a 내지 도 5m를 참조하여 설명한 것과 동일한 평면적 구조를 갖는다. 따라서, 아래에서는, 이 실시예에 따른 전하 트랩형 플래시 메모리의 게이트 패턴 및 게이트 절연막과 관련된 기술적 특징들에 대해 간략히 설명할 것이며, 도 5a 내지 도 5m를 참조하여 설명한 실시예에서 설명된 기술적 특징들 또는 공지된 전하 트랩형 플래시 메모리의 기술 적 특징들에 대해서는 설명을 생략할 것이다.

이 실시예에 따른 전하 트랩형 플래시 메모리의 제조 방법은 도 5a 내지 도 5f를 참조하여 설명된 공정 단계들을 동일하게 포함한다. 즉, 도 6a에 도시된 것처럼, 스페이서들(130) 및 소자분리막 패턴들(120)을 식각 마스크로 사용하여 활성영역들(ACT)을 식각함으로써, 주변 활성영역들의 상부면보다 낮은 바닥면을 갖는 홈들(99)을 형성한다. 이 실시예에 따르면, 부유 게이트 전극이 형성되지 않기 때문에, 상기 소자분리막 패턴(120) 및 상기 스페이서들(130)의 높이는 앞서 설명한 실시예들의 그것보다 낮아질 수 있다.

도 6b를 참조하면, 상기 홈들(99)이 형성된 결과물을 덮는 게이트 절연막(145)을 형성한다. 상기 게이트 절연막(145)은 실리콘 질화막, 실리콘 산화막, 실리콘 산화질화막 및 고유전막들 중의 적어도 한가지로 형성될 수 있다. 예를 들면, 상기 게이트 절연막(145)은 차례로 적층된 하부 게이트 절연막(146), 전하 트랩막(147) 및 상부 게이트 절연막(148)으로 형성될 수 있다(도 4b 참조). 이 경우, 상기 하부 게이트 절연막(146)은 실리콘 산화막일 수 있고, 상기 전하 트랩막(147)은 실리콘 질화막일 수 있고, 상기 상부 게이트 절연막(148)은 실리콘 산화막 또는 고유전막들 중의 한가지일 수 있다. 상기 게이트 절연막(145)을 구성하는 막들은 화학 기상 증착 기술 또는 원자층 증착 기술 중의 한가지 방법을 사용하여 형성될 수 있다.

이때, 상술한 것처럼, 상기 홈(99)은 그 하부 모서리가 둔각의 모양(obtuse profile) 또는 라운드된 모양(rounded profile)을 갖도록 형성된다. 이에 따라서, 상기 게이트 절연막(145)을 구성하는 막들은, 상기 홈의 하부 모서리에서의 얇아짐(thinning)없이, 상기 홈(99)의 내벽을 실질적으로 균일한 두께로 덮을 수 있다.

도 6c를 참조하면, 상기 게이트 절연막(145)이 형성된 결과물 상에, 상기 홈(99)을 채우는 게이트막(186)을 형성한다. 상기 게이트막(186)은 다결정 실리콘막, 금속 실리사이드막들 및 금속막들 중의 적어도 한가지로 형성될 수 있다. 예를 들면, 상기 게이트막(186)은 차례로 적층된 다결정 실리콘막 및 금속 실리사이드막일 수 있으나, 이러한 적층 구조 및 물질 종류는 필요에 따라 변경될 수 있다.

도 6d를 참조하면, 상기 게이트막(186)을 패터닝하여, 상기 활성영역들(ACT)을 가로지르는 게이트 패턴들(187)을 형성한다. 상기 게이트 패턴들(187)은 그 하부의 홈(99)을 채우도록 형성되고, 그 결과, 본 발명에 따른 트랜지스터의 채널 폭은 상기 홈(99)의 측벽 높이의 두배만큼 증가된다. 상술한 것처럼, 이러한 채널 폭의 증가는 셀 전류의 감소와 같은 협채널 효과를 줄이는데 기여한다. 이어서, 상기 게이트 패턴들(187)을 마스크로 사용하는 이온 주입 공정을 실시하여, 상기 활성영역들(ACT)에 트랜지스터의 소오스/드레인 전극들로 사용되는 불순물 영역들(195)을 형성한다. 상기 이온 주입 공정(190)에서 주입되는 불순물들은 상기 활성영역(ACT)과 다른 도전형을 갖는다.

이후, 상기 불순물 영역들(195) 및 상기 게이트 패턴들(187)을 연결하는 배선 구조체를 형성한다. 상기 배선 구조체는 공지된 기술들을 통해 형성될 수 있으며, (앞서 도 1 및 도 3을 참조하여 설명된) 낸드형 또는 노오형 셀 어레이를 구성하도록 배치될 수 있다.

본 발명은 리세스된 채널 영역(즉, 홈)을 갖는 트랜지스터 구조체를 제공한다. 이때, 상기 홈은 게이트 전극을 가로지르도록 형성되기 때문에, 상기 트랜지스터의 채널 폭은 홈의 깊이에 비례하여 증가한다. 그 결과, 반도체 장치의 집적도 증가에 따른, 협채널 효과의 문제(특히, 셀 전류의 감소 문제)를 극복할 수 있다.

또한, 본 발명에 따른 트랜지스터는 낸드형/노어형 플래시 메모리 장치들 또는 부유 게이트형 또는 전하 트랩형 플래시 메모리 장치들의 셀 트랜지스터들로 사용될 수 있다. 특히, 낸드형 플래시 메모리의 경우, 본 발명에 따른 트랜지스터들의 이러한 사용은 셀 전류의 감소를 극복할 수 있게 만든다. 그 결과, 본 발명에 따른 낸드형 플래시 메모리 장치는 개선된 센싱 마아진 및 내구성을 가질 수 있다.

이에 더하여, 본 발명에 따르면, 인접한 두 부유 게이트 패턴들 사이의 간격이 증가되기 때문에, 메모리 셀들 사이의 커플링에 의한 교란(disturbance)을 줄일 수 있다.

Claims (31)

  1. 홈(groove)이 형성된 활성영역을 포함하는 반도체기판;
    상기 활성영역을 가로지르면서 상기 홈의 일부를 채우는 게이트 패턴; 및
    상기 게이트 패턴과 상기 활성영역 사이에 개재된 게이트 절연막을 포함하되,
    상기 홈은 그 주변의 활성영역의 상부면보다 낮은 바닥면을 가지면서, 상기 게이트 패턴을 가로지르도록 형성되는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 활성영역은 한 쌍의 소오스/드레인 영역들 및 상기 소오스/드레인 영역들 사이에 배치되는 채널 영역을 포함하되,
    상기 게이트 패턴은 상기 채널 영역에서 상기 홈을 채우는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 소오스/드레인 영역에 형성되되, 상기 채널 영역과 다른 도전형을 갖는 소오스/드레인 전극들을 더 포함하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 반도체기판의 소정영역에 배치되어, 상기 활성영역을 한정하는 소자분리막 패턴을 더 포함하되,
    상기 홈은 상기 소자분리막 패턴에 의해 한정되는 상기 활성영역의 중앙에 형성되는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 게이트 절연막은 실리콘 산화막, 실리콘 질화막 및 고유전막들 중에서 선택된 적어도 한가지로 형성되는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 게이트 절연막은 상기 활성영역으로부터 연장되어 상기 게이트 패턴의 하부면을 덮는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 홈의 하부 모서리 영역은 둔각을 갖고,
    상기 게이트 절연막은 상기 홈의 내벽을 균일한 두께로 덮는 것을 특징으로 하는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 홈 주변의 활성영역과 상기 게이트 패턴 사이에 개재되는 패드 절연막 및 스페이서 패턴을 더 포함하되,
    상기 패드 절연막 및 상기 스페이서 패턴은 실리콘 산화막으로 형성되는 것을 특징으로 하는 반도체 장치.
  9. 제 2 항에 있어서,
    상기 게이트 패턴은
    상기 채널 영역에서 상기 게이트 절연막이 형성된 상기 홈을 채우는 부유 게이트 전극;
    상기 부유 게이트 전극 상에 배치되는 제어 게이트 전극; 및
    상기 부유 게이트 전극과 상기 제어 게이트 전극 사이에 배치되는 게이트 층간절연막 패턴을 포함하되,
    상기 부유 게이트 전극의 두께는 상기 홈의 깊이보다 큰 것을 특징으로 하는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 게이트 패턴은 상기 홈의 양단을 노출시키도록 형성되는 것을 특징으로 하는 반도체 장치.
  11. 반도체기판의 소정영역에 배치되어, 활성영역들을 정의하는 소자분리막 패턴들을 형성하는 단계;
    상기 활성영역들을 패터닝하여, 상기 활성영역들의 상부면보다 낮은 바닥면을 갖는 홈들(groove)을 형성하는 단계;
    상기 홈들의 내벽을 덮는 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막이 형성된 상기 홈들을 채우면서 상기 활성영역들을 가로지르는 게이트 패턴들을 형성하는 단계를 포함하되,
    상기 홈들은 상기 소자분리막 패턴들에 평행한 방향으로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 11 항에 있어서,
    상기 소자분리막 패턴들을 형성하는 단계는
    상기 활성영역들의 상부에 배치되되, 차례로 적층된 패드 절연막 및 마스크 질화막을 포함하는 마스크 패턴들을 형성하는 단계;
    상기 마스크 패턴들을 식각 마스크로 사용하여 상기 반도체기판을 식각함으로써, 상기 활성영역들을 정의하는 소자분리 트렌치들을 형성하는 단계;
    상기 소자분리 트렌치들 및 상기 마스크 패턴들에 의해 둘러싸이는 갭 영역들을 채우는 소자분리막을 형성하는 단계;
    상기 마스크 패턴들이 노출될 때까지 상기 소자분리막을 식각하는 단계; 및
    상기 마스크 질화막을 제거하여 상기 패드 절연막의 상부면 및 상기 소자분리막 패턴의 상부 측벽을 노출시키는 단계를 포함하는 반도체 장치의 제조 방법.
  13. 제 11 항에 있어서,
    상기 홈들을 형성하는 단계는
    상기 소자분리막 패턴들의 상부 측벽을 주형으로 이용하여, 상기 활성영역들의 가장자리에 스페이서들을 형성하는 단계; 및
    상기 스페이서들을 식각 마스크로 사용하여 상기 활성영역들의 중앙부를 식각함으로써, 상기 홈들을 상기 소자분리막 패턴들에 평행하게 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제 11 항에 있어서,
    상기 홈들을 형성하는 단계는 상기 홈들의 측벽과 바닥면이 만나는 모서리 영역이 둔각을 형성하도록, 상기 활성영역을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제 13 항에 있어서,
    상기 게이트 절연막을 형성하는 단계는 상기 홈이 형성된 결과물 상에, 증착 기술을 사용하여 실리콘 산화막, 실리콘 질화막 및 고유전막들 중의 적어도 하나를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제 11 항에 있어서,
    상기 게이트 절연막을 형성하는 단계는 상기 홈들이 형성된 결과물을 열산 화시킴으로써, 상기 홈들의 노출된 내벽에 실리콘 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제 11 항에 있어서,
    상기 게이트 패턴을 형성하는 단계는
    상기 소자분리막 패턴의 상부에 배치되어, 상기 홈을 채우는 게이트막을 형성하는 단계; 및
    상기 게이트막을 패터닝하여, 상기 활성영역을 가로지르는 게이트 패턴을 형성하는 단계를 포함하되,
    상기 게이트막은 다결정 실리콘막, 금속 실리사이드막들 및 금속막들 중의 적어도 한가지를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제 13 항에 있어서,
    상기 게이트 패턴을 형성하는 단계는
    상기 게이트 절연막이 형성된 홈 및 상기 스페이서들 사이의 갭 영역을 채우는 부유 게이트 패턴을 형성하는 단계;
    상기 부유 게이트 패턴이 형성된 결과물의 전면을 덮는 게이트 층간절연막 및 제어 게이트막을 차례로 형성하는 단계; 및
    상기 제어 게이트막, 상기 게이트 층간절연막 및 상기 부유 게이트 패턴을 패터닝하여, 상기 활성영역을 가로지르면서 상기 홈을 채우는 부유 게이트 전극 및 상기 부유 게이트 전극의 상부에 차례로 배치되는 게이트 층간절연막 패턴 및 제어 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제 18 항에 있어서,
    상기 게이트 층간절연막 및 제어 게이트막을 형성하기 전에,
    상기 부유 게이트 패턴들 사이에 개재된 상기 스페이서들 및 상기 소자분리막 패턴을 소정의 깊이로 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제 11 항에 있어서,
    상기 게이트 패턴들을 형성한 후,
    상기 게이트 패턴들을 마스크로 사용하는 이온 주입 공정을 실시하여, 상기 게이트 패턴들 사이의 활성영역에 불순물 영역들을 형성하는 단계; 및
    상기 불순물 영역들 중의 적어도 하나에 접속하는 배선 구조체를 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  21. 제 20 항에 있어서,
    상기 게이트 패턴들을 형성하는 단계는 서로 평행한 스트링 선택 라인 및 접지 선택 라인, 그리고 상기 스트링 선택 라인과 상기 접지 선택 라인 사이에 배 치되는 복수개의 워드 라인들을 형성하는 단계를 포함하고,
    상기 배선 구조체를 형성하는 단계는
    상기 접지 선택 라인의 일 측에 배치되어 상기 불순물 영역들을 상기 워드라인들에 평행한 방향으로 연결시키는 공통 소오스 라인을 형성하는 단계; 및
    상기 스트링 선택 라인의 일 측의 불순물 영역들 각각에 접속하면서, 상기 워드 라인들을 가로지르는 방향으로 배치되는 비트 라인들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제 21 항에 있어서,
    상기 워드 라인들을 형성하는 단계는 상기 활성영역을 가로지르면서 상기 홈을 채우는 부유 게이트 전극 및 상기 부유 게이트 전극의 상부에 차례로 배치되는 게이트 층간절연막 패턴 및 제어 게이트 전극을 형성하는 단계를 포함하고,
    상기 스트링 선택 라인 및 접지 선택 라인을 형성하는 단계는 상기 홈을 채우는 부유 게이트 전극 및 상기 부유 게이트 전극에 전기적으로 연결된 제어 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제 20 항에 있어서,
    상기 게이트 패턴들을 형성하는 단계는 서로 평행한 복수개의 워드 라인들을 형성하는 단계를 포함하고,
    상기 배선 구조체를 형성하는 단계는
    상기 불순물 영역들의 일부를 상기 워드라인들에 평행한 방향으로 연결시키는 소오스 라인들을 형성하는 단계; 및
    상기 워드라인들을 가로지르는 방향으로 배치되어, 상기 소오스 라인들에 접속하지 않는 불순물 영역들을 전기적으로 연결시키는 비트라인들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 홈이 형성된 활성영역들을 포함하는 반도체기판;
    스트링 선택 라인, 접지 선택 라인 및 상기 스트링 선택 라인과 상기 접지 선택 라인 사이에 배치되는 복수개의 워드 라인들을 포함하는 게이트 패턴들;
    상기 게이트 패턴들 사이의 활성영역에 형성되는 불순물 영역들; 및
    상기 게이트 패턴들과 상기 활성영역 사이에 개재되는 게이트 절연막을 포함하되,
    상기 게이트 패턴들은 상기 게이트 절연막이 형성된 상기 홈을 채우면서 상기 활성영역을 가로지르는 것을 특징으로 하는 낸드형 플래시 메모리 장치.
  25. 제 24 항에 있어서,
    상기 홈은 그 주변의 활성영역의 상부면보다 낮은 바닥면을 가지면서, 상기 게이트 패턴들을 가로지르도록 형성되는 것을 특징으로 하는 낸드형 플래시 메모리 장치.
  26. 제 24 항에 있어서,
    상기 게이트 절연막은 실리콘 산화막, 실리콘 질화막 및 고유전막들 중에서 선택된 적어도 한가지로 형성되는 것을 특징으로 하는 낸드형 플래시 메모리 장치.
  27. 제 24 항에 있어서,
    상기 게이트 절연막은 상기 활성영역으로부터 연장되어 상기 게이트 패턴들의 하부면을 덮는 것을 특징으로 하는 낸드형 플래시 메모리 장치.
  28. 제 24 항에 있어서,
    상기 워드 라인들은
    상기 홈의 소정영역을 채우는 부유 게이트 전극;
    상기 부유 게이트 전극 상에 배치되는 제어 게이트 전극; 및
    상기 부유 게이트 전극과 상기 제어 게이트 전극 사이에 배치되는 게이트 층간절연막 패턴을 포함하되,
    상기 부유 게이트 전극의 두께는 상기 홈의 깊이보다 큰 것을 특징으로 하는 낸드형 플래시 메모리 장치.
  29. 제 24 항에 있어서,
    상기 접지 선택 라인의 일 측에 배치되어 상기 불순물 영역들을 상기 워드 라인들에 평행한 방향으로 연결시키는 공통 소오스 라인; 및
    상기 스트링 선택 라인의 일 측의 불순물 영역들 각각에 접속하면서, 상기 워드 라인들을 가로지르는 방향으로 배치되는 비트 라인들을 더 포함하는 낸드형 플래시 메모리 장치.
  30. 홈이 형성된 활성영역들을 포함하는 반도체기판;
    상기 활성영역들을 가로지르면서, 그 하부의 상기 홈을 채우는 워드라인들;
    상기 워드라인들 사이의 활성영역에 형성되는 불순물 영역들;
    상기 워드라인들과 상기 활성영역 사이에 개재되는 게이트 절연막;
    상기 불순물 영역들의 일부를 상기 워드라인들에 평행한 방향으로 연결시키는 소오스 라인들; 및
    상기 워드라인들을 가로지르는 방향으로 배치되어, 상기 소오스 라인들에 접속하지 않는 불순물 영역들을 전기적으로 연결시키는 비트라인들을 포함하되,
    상기 홈은 그 주변의 활성영역의 상부면보다 낮은 바닥면을 가지면서, 상기 워드라인들을 가로지르는 방향으로 형성되는 것을 특징으로 하는 노어형 플래시 메모리 장치.
  31. 제 30 항에 있어서,
    상기 게이트 절연막은 실리콘 산화막, 실리콘 질화막 및 고유전막들 중에서 선택된 적어도 한가지로 형성되는 것을 특징으로 하는 노어형 플래시 메모리 장치.
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