KR20050038351A - 리세스 채널 어레이 트랜지스터의 제조 방법 - Google Patents

리세스 채널 어레이 트랜지스터의 제조 방법 Download PDF

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KR20050038351A
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Abstract

리세스 채널 어레이 트랜지스터의 제조 방법을 개시한다. 본 발명에 의한 리세스 채널 어레이 트랜지스터의 제조 방법은, 반도체 기판에 불순물 영역을 형성한 후, 상기 반도체 기판 상에 폴리실리콘층을 형성하는 단계, 상기 폴리실리콘층 및 반도체 기판을 식각하여 액티브 영역을 한정하는 트렌치를 형성하는 단계, 상기 트렌치에 절연체를 매립하여 STI와 층간 절연막을 형성하는 단계, 그 위에 패터닝된 마스크층을 형성하고 이를 통해 상기 폴리실리콘층 및 층간 절연막을 식각하여 콘택 패드를 한정하는 트렌치를 형성하는 단계, 상기 콘택 패드 측벽에 스페이서를 형성하고 상기 마스크층 및 스페이서를 통해 상기 반도체 기판을 식각하여 리세스 채널 트렌치를 형성하는 단계, 게이트 절연막을 형성하는 단계, 게이트 도전층을 형성하는 단계, 및 그 위에 질화막을 형성하고 CMP 공정을 행하여 노드를 분리하는 단계를 포함한다.

Description

리세스 채널 어레이 트랜지스터의 제조 방법{Method for fabricating recess channel array transistor}
본 발명은 반도체 집적 회로 소자의 제조 방법에 관한 것으로, 특히, 고집적 반도체 회로에 사용되는 리세스 채널 어레이 트랜지스터(recess channel array transistor; RCAT)의 제조방법에 관한 것이다.
DRAM 등 반도체 장치가 고집적화됨에 따라 채널의 길이가 작아짐으로써 단채널 효과(short channel effect) 및 소스/드레인 펀치쓰루(punchthrough) 현상의 영향을 억제하기 어려워지게 되었다. 특히, 디자인 룰(design rule)이 점진적인 축소됨에 따라 이러한 단채널 효과 및 이온 주입량의 증가 등으로 인해 누설 전류(leakage current)가 증가하여, DRAM의 리프레시 타임(refresh time) 확보가 어려워진다. 리세스 채널 어레이 트랜지스터는 이러한 문제점을 해결하기 위해서 고안된 MOSFET 소자이다. 리세스 채널 어레이 트랜지스터는 디바이스 축소에 따른 채널 길이의 감소를 극복하기 위하여, 트랜지스터의 채널이 될 영역에 리세스 채널 트렌치를 형성하여 채널 길이를 증가시킴으로써 충분한 채널 길이를 확보하는 구조의 반도체 소자이다.
도 1은 종래 리세스 채널 어레이 트랜지스터의 구조를 나타내는 단면도이다.
도 1을 참조하면, 필드 이온주입 영역(105), 표면 소스/드레인 이온 주입된 불순물 영역(115) 및 소스/드레인 영역(180)이 형성되어 있는 반도체 기판(100)의 내부에 리세스 채널 트렌치(130)가 형성되어 있다. 이 리세스 채널 트렌치(130)의 내벽에는 게이트 산화막(135)이 형성되어 있고, 게이트 산화막(135) 상에는 게이트 폴리실리콘층(140a), 게이트 금속층(150a) 및 캡핑막(160a)이 순차 적층되어 이루어진 게이트 스택(165)이 형성되어 리세스 채널 트렌치(130)를 완전히 매립한다. 게이트 스택(165)의 측벽에는 스페이서(170)가 형성되어 있고, 층간 절연막(185)의 내부에는 스페이서(170)를 이용하여 자기 정렬된 콘택 패드(190a, 190b, 195)가 형성되어 있다. 도 1에서 참조번호 110은 액티브 영역을 정의하는 STI(shallow trench isolation) 소자 분리막을 나타낸다. 이와 같은 구조를 갖는 리세스 채널 어레이 트랜지스터는 리세스 채널 트렌치(130)의 외주면을 따라 채널이 형성되기 때문에, 평면형 트랜지스터의 채널 길이보다 채널 길이가 길어진다. 따라서, 소스와 드레인간의 펀치쓰루 현상의 발생을 최소화할 수 있게 된다.
그런데, 종래의 리세스 채널 어레이 트랜지스터의 제조 방법에 따르면, 리세스 채널 트렌치 형성 공정이 추가됨으로써, 액티브 영역 패턴, 리세스 채널 트렌치 패턴, 게이트 패턴, 및 자기 정렬 콘택(self aligned contact; SAC) 패턴 형성시 미스얼라인(misalignment) 마진이 부족하여 패턴 형성을 위한 사진 식각 공정을 수행하기가 매우 어려운 상황이다. 즉, 리세스 채널 트렌치 패턴은 액티브 영역과의 미스얼라인 마진도 없고 게이트와도 충분한 미스얼라인 마진도 없어서, 공정이 복잡하고 어렵게 된다. 일본 공개특허공보 제 2002-353445호에는 SIT에 의해 분리된 액티브 영역에 리세스 채널 트랜지스터를 제조하는 방법이 개시되어 있다.
도 2a 내지 도 2e는 종래의 리세스 채널 어레이 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 반도체 기판(100)에 필드 이온주입 영역(105)를 형성한 후, STI 등의 소자 분리막(110)을 형성하여 액티브 영역을 한정한다. 그 후, 기판(100)에 대해 표면 소스/드레인 이온주입을 행하여 표면 소스/드레인 이온 주입된 불순물 영역(115)을 형성한 후, 기판(100) 상에 리세스 채널 트렌치를 형성할 부위를 오픈하는 감광막(125)의 마스크 패턴을 형성한다. 매우 좁은 폭의 리세스 채널 트렌치를 형성하고자 하는 경우에는 감광막 대신에 실리콘 질화막 등의 하드 마스크층을 사용할 수도 있다.
다음, 도 2b에 도시된 바와 같이, 상기 감광막(125)을 식각 마스크로 하여 반도체 기판(100)을 식각함으로써 리세스 채널 트렌치(130)을 형성한다. 그 후, 도 2c에 도시된 바와 같이, 상기 리세스 채널 트렌치(130)의 표면 상에 게이트 산화막(135)을 형성하고 그 위에 도전성 폴리실리콘(140), WSi 등의 금속(150) 및 실리콘 질화물 등의 캡핑막용 절연물질(160)을 순차 적층하여 형성한다.
다음, 도 2d에 도시된 바와 같이, 캡핑막용 절연물질(160), 게이트 금속(150) 및 도전성 폴리실리콘(140)을 패터닝하여 캡핑막(160a), 게이트 금속층(150a) 및 게이트 폴리실리콘층(140a)으로 이루어진 게이트 스택(165)을 형성한다. 그 후, 게이트 스택(165)의 측벽에 실리콘 질화물 등으로 된 스페이서(170)을 형성한다, 그리고 나서, 이 스페이서(170)와 캡핑층(160a)을 이온주입 마스크로 하여 소스/드레인 이온주입을 행함으로써, 기판(100) 내부에 소스/드레인(180)을 형성한다.
다음으로, 도 2e에 도시된 바와 같이, 상기 결과물 상에 층간 절연막(185)을 형성한 후, 사진 및 식각 공정을 통해 콘택이 형성될 부분의 층간 절연막(185)을 선택적으로 제거하여 콘택홀을 형성한다. 이후 도전성 폴리실리콘을 증착하여 콘택홀을 매립하고 CMP 등으로 평탄화함으로써 자기 정렬된 콘택 패드들(190a, 190b, 195)을 형성한다. 이에 따라 리세스 채널 어레이 트랜지스터가 제조된다. 만약, 이와 같이 제조된 리세스 채널 어레이 트랜지스터가 DRAM 셀의 셀 트랜지스터로 사용되는 경우에는 상기 자기 정렬된 콘택 패드들(190a, 190b, 195)은 각각 셀 커패시터의 하부 전극 또는 비트 라인(도시 안함)과 전기적으로 접속하게 된다.
이와 같이, 종래의 리세스 채널 어레이 트랜지스터의 제조 방법에 따르면, 리세스 채널 트렌치 형성 공정이 추가됨으로써, 리세스 채널 어레이 트랜지스터를 제조하기 위해 기본적으로 4 단계의 사진 공정을 필요로 한다. 즉, STI에 의한 액티브 영역 패턴을 형성하기 위한 사진 공정, 리세스 채널 트렌치 패턴을 형성하기 위한 사진 공정, 게이트 패턴을 형성하기 위한 사진 공정, 및 자기 정렬된 콘택(또는 자기 정렬된 콘택 패드) 패턴을 형성하기 위한 사진 공정을 필요로 한다. 따라서, 반도체 장치의 디자인 룰이 점차 감소됨에 따라, 리세스 채널 트렌치 패턴과 액티브 영역 패턴 간의 미스얼라인 마진을 충분히 확보하기 어렵고, 리세스 채널 트렌치 패턴과 게이트 패턴 간의 미스얼라인 마진도 충분히 확보하기 어렵게 된다. 이에 따라, 리세스 채널 어레이 트랜지스터의 제조 공정이 복잡하며, 미스얼라인에 의한 단락(short) 현상의 발생으로 인해 소자 불량을 일으킬 가능성이 커진다.
예를 들어, 리세스 채널 트렌치와 액티브 영역간의 미스얼라인으로 인해 필드 영역의 소자 분리막에 원하지 않는 트렌치가 형성된 경우에는, 전혀 트랜지스터 동작을 수행할 수 없게 된다. 또한, 리세스 채널 트렌치와 게이트간의 미스얼라인으로 인해 게이트가 리세스 채널 트렌치 상에 정확히 형성되지 않는 경우에는, 게이트가 주위의 콘택 패드(예를 들어, 비트 라인과 접속되는 콘택 패드(195))와 단락될 수도 있다.
따라서, 리세스 채널 트렌치, 액티브 영역, 게이트, 및 자기 정렬 콘택 간의 미스얼라인 마진을 충분히 확보할 수 있는 리세스 채널 어레이 트랜지스터 제조 방법을 제공하는 것이 요구된다.
본 발명이 이루고자 하는 기술적 과제는 상술한 문제점을 해결하기 위한 것으로서, 최소한의 사진 공정을 사용하여 액티브 영역 패턴, 리세스 채널 트렌치 패턴, 게이트 패턴, 및 자기 정렬 콘택 패턴을 형성함으로써 리세스 채널 어레이 트랜지스터의 제조 공정을 단순화시킬 수 있는 리세스 채널 어레이 트랜지스터의 제조 방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 기술적 과제는 사진 공정을 총 2 개만 사용하여 액티브 영역 패턴, 리세스 채널 트렌치 패턴, 게이트 패턴, 자기 정렬 콘택 패턴을 한꺼번에 형성함으로써 각 패턴 간의 미스얼라인 마진을 충분히 확보할 수 있게 하는 리세스 채널 어레이 트랜지스터의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여 발명의 일 관점에 따른 리세스 채널 어레이 트랜지스터의 제조 방법은, (A) 반도체 기판에 불순물 영역을 형성하도록 이온 주입을 하는 단계; (B) 상기 반도체 기판 상에 폴리실리콘층을 형성하는 단계; (C) 상기 폴리실리콘층 및 상기 반도체 기판을 선택적으로 식각하여 액티브 영역을 한정하는 트렌치를 형성하는 단계; (D) 상기 액티브 영역을 한정하는 트렌치를 절연체로 매립한 후 평탄화하여 STI와 층간 절연막을 형성하는 단계; (E) 상기 폴리실리콘층 및 층간 절연막 상에 마스크층을 형성하고, 상기 마스크층, 폴리실리콘층 및 층간 절연막을 선택적으로 식각하여 콘택 패드를 한정하는 트렌치를 형성하는 단계; (F) 상기 콘택 패드를 한정하는 트렌치의 측벽에 스페이서를 형성한 후, 상기 스페이서와 상기 마스크층을 식각 마스크로 하여 상기 반도체 기판을 이방성 식각함으로써 리세스 채널 트렌치를 형성하는 단계; (G) 상기 리세스 채널 트렌치의 내벽에 게이트 절연막을 형성하는 단계; (H) 상기 게이트 절연막 상에 상기 리세스 채널 트렌치를 매립하는 게이트 도전층을 형성하는 단계; (I) 남아있는 상기 마스크층을 제거하여 상기 폴리실리콘층을 노출시키고, 상기 게이트 도전층 상에 캡핑막을 형성하는 단계를 포함한다.
상기 (A) 단계에서, 상기 반도체 기판에 불순물 영역을 형성하도록 이온 주입을 하는 단계는 상기 반도체 기판에 소스/드레인 영역을 형성하는 단계를 포함할 수 있다.
상기 (A) 단계에서, 상기 반도체 기판에 불순물을 형성하도록 이온 주입하는 단계는, 상기 반도체 기판이 p형 기판일 경우, p채널 MOS 트랜지스터 형성을 위한 n형 웰 영역을 상기 반도체 기판에 형성하는 단계를 포함할 수 있다. 또한, 상기 (A) 단계에서, 상기 반도체 기판에 불순물을 형성하도록 이온 주입하는 단계는, 상기 반도체 기판이 n형 기판일 경우, n채널 MOS 트랜지스터 형성을 위한 p형 웰 영역을 상기 반도체 기판에 형성하는 단계를 포함할 수 있다.
상기 (B) 단계에서, 상기 반도체 기판의 불순물 영역과 접촉되는 상기 폴리실리콘층 부분은 상기 불순물 영역과 동일한 도전형으로 형성된다. 따라서, 상기 반도체 기판에 n+형 불순물 영역이 형성되어 있는 경우, 상기 n+형 불순물 영역 상에 형성된 폴리실리콘층 부분은 n+형으로 형성한다. 또한, 상기 반도체 기판에 P+형 불순물 영역이 형성되어 있는 경우, 상기 p+형 불순물 영역 상에 형성된 폴리실리콘층 부분은 p+형으로 형성한다.
상기 (C) 단계에서, 상기 트렌치에 의해 한정되는 상기 액티브 영역은 스트레이트 액티브(straight active) 구조일 수 있다. 또한, 상기 (C) 단계에서, 상기 트렌치에 의해 한정되는 상기 액티브 영역은 다이아고날 액티브(diagonal active) 구조일 수도 있다.
상기 (D) 단계에서, 상기 STI와 층간 절연막은 상기 STI와 층간 절연막 사이의 계면이 없이 동일한 절연 물질로 일체로 형성될 수 있다. 또한, 상기 (D) 단계에서, 상기 액티브 영역을 한정하는 트렌치를 매립하는 절연체로는 USG막, HDP 산화막, PECVD법을 이용하여 형성한 TEOS막, PECVD법을 이용하여 형성한 산화막 및 이들의 조합으로 이루어진 군에서 선택된 절연막이 사용될 수 있다.
상기 (E) 단계에서, 상기 폴리실리콘층 및 상기 층간 절연막 상에 형성되는 상기 마스크층은 질화막일 수 있다. 또한, 상기 (E) 단계에서, 상기 마스크층, 폴리실리콘층 및 층간 절연막을 선택적으로 식각하여 콘택 패드를 한정하는 트렌치를 형성하는 단계는, 사진 식각 공정을 통해 콘택 패드 패턴을 정의하는 상기 마스크층의 패턴을 형성하는 단계; 및 상기 마스크층의 패턴을 식각 마스크로 하여 상기 폴리실리콘층 및 층간 절연막을 선택적으로 이방성 식각하는 단계를 포함할 수 있다.
상기 (F) 단계에서, 상기 콘택 패드를 한정하는 트렌치의 측벽에 상기 스페이서를 형성하는 단계는, 상기 콘택 패드를 한정하는 트렌치를 포함한 전면 상에 스페이서용 절연막을 증착하는 단계; 및 상기 스페이서용 절연막을 이방성 식각하는 단계를 포함할 수 있다. 이 경우, 상기 스페이서용 절연막은 실리콘 질화막을 PECVD 또는LPCVD법으로 증착하여 형성될 수 있다.
상기 (G) 단계에서, 상기 리세스 채널 트렌치의 내벽에 형성되는 게이트 절연막은 실리콘 산화막, 티타늄 산화막 또는 탄탈륨 산화막일 수 있다.
상기 (H) 단계에서, 상기 게이트 절연막 상에 상기 리세스 채널 트렌치를 매립하는 상기 게이트 도전층을 형성하는 단계는, 상기 게이트 절연막 상에 상기 리세스 채널 트렌치를 매립하는 폴리실리콘층을 증착하고, 상기 폴리실리콘층을 에치백하여 게이트 폴리실리콘층을 형성하는 단계; 및 상기 게이트 폴리실리콘층 상에 금속층을 형성한 후 에치백하여 게이트 금속층을 형성하는 단계를 포함할 수 있다. 이 경우, 상기 게이트 금속층은 W 또는 WSix 일 수 있다.
상기 (I) 단계는, 남아있는 상기 마스크층을 제거하여 상기 폴리실리콘층을 노출시키고, 상기 게이트 도전층 상에 상기 캡핑막을 형성하는 단계는, 남아 있는 상기 마스크층 및 상기 게이트 도전층 상에 캡핑막용 질화막을 형성하는 단계; 및 CMP 공정을 통해 상기 남아 있는 상기 마스크층 제거하여 상기 폴리실리콘층을 노출시키고 상기 게이트 도전층 상에 상기 캡핑막용 질화막에 의한 캡핑막을 형성하는 단계를 포함한다.
상기 본 발명의 일 관점에 따른 리세스 채널 어레이 트랜지스터의 제조 방법에 의해 제조되는 리세스 채널 어레이 트랜지스터는 DRAM 등 반도체 메모리 장치의 셀 트랜지스터로 사용될 수 있다. 이 경우, 상기 반도체 기판 상에 형성되는 상기 폴리실리콘층은 셀 영역에서는 자기 정렬 콘택 패드의 역할을 하고 코어 영역에서는 상승된 액티브(raised active) 역할을 할 수 있다.
상기 기술적 과제를 달성하기 위하여 본 발명의 다른 관점에 따른 리세스 채널 어레이 트랜지스터의 제조 방법은, (a) 반도체 기판에 이온 주입을 행하여 불순물 영역을 형성한 후, 상기 반도체 기판 상에 폴리실리콘층을 형성하는 단계; (b) 사진 식각 공정을 통해 상기 폴리실리콘층 및 상기 반도체 기판을 선택적으로 식각하여 액티브 영역을 한정하는 트렌치를 형성하는 단계; (c) 상기 액티브 영역을 한정하는 트렌치를 절연체로 매립하고 평탄화하여 상기 액티브 영역을 한정하는 트렌치에 STI 및 층간 절연막을 일체로 형성하는 단계; (d) 상기 폴리실리콘층 및 층간 절연막을 포함하는 전면 상에 마스크용 질화막을 형성하는 단계; (e) 사진 식각 공정을 통해 상기 마스크용 질화막, 폴리실리콘층 및 층간 절연막을 패터닝하여 콘택 패드를 한정하는 트렌치를 형성하는 단계; (f) 상기 패터닝된 마스크용 질화막, 폴리실리콘층 및 층간 절연막의 측벽에 스페이서를 형성하는 단계; (g) 상기 패터닝된 마스크층 및 상기 스페이서를 식각 마스크로 하여 상기 반도체 기판을 식각하여 리세스 채널 트렌치를 형성하는 단계; (h) 상기 리세스 채널 트렌치 내벽에 게이트 산화막을 형성하는 단계; (i) 상기 리세스 채널 트렌치를 매립하는 도전성 폴리실리콘층을 형성한 후 에치백하여 게이트 폴리실리콘층을 형성하는 단계; (j) 상기 게이트 폴리실리콘층 상에 금속층을 형성한 후 에치백하여 게이트 금속층을 형성하는 단계; (k) 상기 마스크층 및 상기 게이트 금속층을 포함한 전면 상에 캡핑막용 질화막을 형성하는 단계; 및 (l) 상기 캡핑막용 질화막에 대해 CMP 공정을 행하여 상기 패터닝된 폴리실리콘층으로 이루어진 상기 콘택 패드의 노드를 분리하는 단계를 포함한다.
상기 (a) 단계에서, 상기 반도체 기판에 이온 주입을 행하여 불순물 영역을 형성하는 단계는, 상기 반도체 기판에 소스/드레인 영역을 형성하는 단계를 포함할 수 있다.
상기 (a) 단계에서, 상기 폴리실리콘층은 인-시츄(in-situ)로 불순물을 도핑하여 도핑된 폴리실리콘(doped polysilicon) 상태로 상기 반도체 기판에 증착되어 형성 될 수 있다. 이 경우, 상기 반도체 기판 내의 불순물 영역과 접촉되는 상기 폴리실리콘층 부분은 상기 불순물 영역과 동일한 도전형으로 형성된다.
또한, 상기 (a) 단계에서, 상기 폴리실리콘층은 도핑되지 않은(undoped) 상태로 증착된 후, 이온 주입에 의해 도핑되어 도전성을 갖도록 형성될 수도 있다. 이 경우, 상기 반도체 기판 내의 불순물 영역과 접촉되는 상기 도핑된 폴리실리콘층 부분은 상기 불순물 영역과 동일한 도전형을 가진다.
상기 (b) 단계에서, 상기 트렌치에 의해 한정되는 상기 액티브 영역은 스트레이트 액티브 구조일 수 있다. 또한, 상기 (b) 단계에서, 상기 트렌치에 의해 한정되는 상기 액티브 영역은 다이아고날 액티브 구조일 수도 있다.
상기 본 발명의 다른 관점에 따른 리세스 채널 어레이 트랜지스터의 제조 방법에 의해 제조되는 리세스 채널 어레이 트랜지스터는 DRAM 등 반도체 메모리 장치의 셀 트랜지스터로 사용될 수 있다. 이 경우, 상기 반도체 기판 상에 형성되는 상기 폴리실리콘층은 셀 영역에서는 자기 정렬 콘택 패드의 역할을 하고 코어 영역에서는 상승된 액티브 역할을 할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 다음에 예시되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 보호 범위가 다음에 설명되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다.
도 3 내지 도 13은 본 발명의 일 실시예에 의한 리세스 채널 어레이 트랜지스터의 제조 방법을 설명하기 위한 사시도들이다.
먼저, 도 3을 참조하면, 반도체 기판(20)에 미리 이온 주입을 행하여 필요한 불순물 영역(도시 안함)을 형성한 후, 상기 반도체 기판(20) 상에 폴리실리콘층(10)을 형성한다. 반도체 기판(20)에 미리 이온 주입을 행하여 형성되는 불순물 영역에는 예를 들어, 소스/드레인 불순물 영역이 있다. 예를 들어, 반도체 기판(20)이 P형인 경우, n채널 MOS 트랜지스터를 형성하기 위해 반도체 기판(20)에 n+형의 소스/드레인 불순물 영역을 형성할 수 있다. 또한, n채널 MOS 트랜지스터와 P채널 MOS 트랜지스터를 동일 기판에 형성하고자 할 경우에는 반도체 기판(20)의 도전형과 다른 도전형의 웰 영역을 형성할 필요가 있는데, 이 경우 위의 이온 주입 공정을 통해 웰 영역을 형성할 수 있다. 예를 들어, 반도체 기판(20)이 p형 기판일 경우, p채널 MOS 트랜지스터을 형성하기 위해서 n형 웰 영역을 반도체 기판(20)에 형성할 수 있다. 또한, 반도체 기판(20)이 n형 기판일 경우, n 채널 MOS 트랜지스터 형성하기 위하여 p형 웰 영역을 반도체 기판(20)에 형성할 수 있다.
반도체 기판(20) 상에 형성되는 폴리실리콘층(10)은 인-시츄(in-situ)로 불순물을 도핑하여 도핑된 폴리실리콘(doped polysilicon) 상태로 반도체 기판(20) 상에 증착되어 형성될 수 있다. 또한, 폴리실리콘층(10)은 도핑되지 않은(undoped) 상태로 반도체 기판(20) 상에 증착된 후, 이온 주입에 의해 도핑되어 도전성을 갖도록 형성될 수도 있다. 어느 경우나, 반도체 기판(20)에 형성된 불순물 영역은 이와 접촉하는 폴리실리콘층(10) 부분과 동일한 도전형을 가지고 있어야 한다. 따라서, 반도체 기판(20)에 n+형 불순물 영역이 형성되어 있는 경우, 이 n+형 불순물 영역 상에 형성된 폴리실리콘층(10) 부분은 n+형으로 형성한다. 또한, 반도체 기판(20)에 p+형 불순물 영역이 형성되어 있는 경우, 이 p+형 불순물 영역 상에 형성된 폴리실리콘층(10) 부분은 p+형으로 형성한다.
다음으로, 도 4에 도시된 바와 같이, 폴리실리콘층(10) 및 반도체 기판(20)을 선택적으로 식각하여 액티브 영역을 한정하는 트렌치를 형성한다. 이러한 트렌치를 형성하기 위해서는 사진 식각 공정을 수행하게 된다.
그 다음, 도 5에 도시된 바와 같이, 액티브를 한정하는 트렌치를 절연체로 매립하고, 이를 CMP 등으로 평탄화하여 STI(30a)와 층간 절연막(3d)를 함께 형성한다. 트렌치를 매립하는 절연체로는 USG막, HDP막, HDP 산화막, PECVD법을 이용하여 형성한 TEOS막, PECVD법을 이용하여 형성한 산화막 등이 사용될 수 있다. 이 때 형성되는 STI(30a)와 층간 절연막(30b)은 STI(30a)와 층간 절연막(30b) 사이의 계면이 없이 동일한 절연 물질(30)로 일체로 형성될 수 있다.
그 다음, 도 6에 도시된 바와 같이, 위 결과물의 전면 상에 마스크용 질화막(50)을 형성한다. 이 마스크용 질화막(50)으로는 실리콘 질화막을 사용할 수 있다. 이 마스크용 질화막(50)은 그 아래에 있는 폴리실리콘층(10)을 보호하는 역할을 수행하며, 패터닝 후에는 폴리실리콘층(10)을 선택적으로 식각하기 위한 식각 마스크로 사용된다.
그 다음으로, 도 7에 도시된 바와 같이, 마스크용 질화막(50), 폴리실리콘층(10) 및 층간 절연막(30b)을 선택적으로 식각하여, 반도체 기판(20)의 표면으로부터 위로 융기된 폴리실리콘층(10)으로 이루어진 콘택 패드를 한정하는 트렌치를 형성한다. 이 콘택 패드를 한정하는 트렌치는, 먼저 사진 식각 공정을 통해 마스크용 질화막(50)을 패터닝한 후, 패터닝된 마스크용 질화막(50)을 식각 마스크로 하여 마스크용 질화막(50)에 의해 오픈된 폴리실리콘층(10)과 층간 절연막(30b) 부분을 이방성 식각함으로써 형성될 수 있다.
다음으로, 도 8에 도시된 바와 같이, 콘택 패드를 한정하는 트렌치의 측벽에 스페이서(60)를 형성한다. 이 스페이서(60)는 콘택 패드를 한정하는 트렌치를 포함한 전면 상에 스페이서용 절연막을 증착한 후에 식각 마스크 없이 이 스페이서용 실리콘 절연막을 이방성 식각함으로써 형성될 수 있다. 이 경우, 상기 스페이서용 실리콘 질연막으로는 실리콘 질화막을 PECVD 또는 LPCVD법으로 증착하여 형성될 수 있다. 이 스페이서(60)는 폴리실리콘층(10)으로 이루어진 콘택 패드와 그 위의 마스크용 질화막(50)의 양측벽을 둘러싸게 된다.
다음으로, 도 9에 도시된 바와 같이, 스페이서(60)와 마스크용 질화막(50)을 식각 마스크로 하여 반도체 기판(20)을 이방성 식각함으로써 리세스 채널 트렌치(40)를 형성한다. 리세스 채널 어레이 트랜지스터의 채널은 이 리세스 채널 트렌치(40)의 외주를 따라 형성되는 것이다. 리세스 채널 트랜치(40) 형성시, 마스크용 질화막(50) 및 스페이서(60)에 의해 폴리실리콘층(10)이 보호되는 상태에서 식각이 이루어지기 때문에, 리세스 채널 트렌치(40) 패턴 형성을 위해 따로 사진 공정을 할 필요가 없다. 또한, 리세스 채널 트렌치(40) 형성을 위한 반도체 기판(20) 식각시, 반도체 기판(20)과 함께 STI(30a)를 이루는 절연체도 같이 식각된다. 이 때, STI(30a)를 이루는 절연체에 대한 반도체 기판(20) 물질의 식각 선택비를 크게 하여, 반도체 기판(20) 물질이 더 빠르게 식각되도록 한다. 따라서, 식각에 의해 형성되는 트렌치(40)는 STI(30a) 부분에서보다 반도체 기판(20) 부분에서 더 깊다.
다음으로, 도 10에 도시된 바와 같이, 리세스 채널 트렌치(40)의 내벽에 게이트 산화막(75)을 형성한다. 이 때 게이트 산화막(75)으로 실리콘 산화막, 티타늄 산화막 또는 탄탈륨 산화막을 사용할 수 있다. 그리고 나서, 게이트 산화막(75)상에 리세스 채널 트렌치(40)를 매립하도록 도전성 폴리실리콘을 증착하고 이를 에치백하여 게이트 폴리실리콘층(80)을 형성한다.
다음으로, 도 11에 도시된 바와 같이, 게이트 폴리실리콘층(80) 상에 W 또는 WSix 등의 금속을 증착하고 이를 에치백하여 게이트 금속층(90)을 형성한다. 이에 따라, 게이트 폴리실리콘층(80)과 게이트 금속층(90)으로 이루어진 게이트 도전층이 형성된다.
다음으로, 도 12에 도시된 바와 같이, 상기 결과물 전면 상에 캡핑막용 질화막(55)을 덮는다. 이 캡핑막용 질화막(55)은 게이트 금속층(90) 상에 형성되는 캡핑막을 형성하기 위한 것이다.
그 후, 도 13에 도시된 바와 같이, 캡핑막용 질화막(55)에 대해 CMP 공정을 행하여 폴리실리콘층(10)으로 이루어진 콘택 패드의 노드를 분리하고 게이트 금속층(90) 상에 게이트 금속층을 보호하는 캡핑막(55)을 형성한다. 즉, CMP 공정은 폴리실리콘층(10) 상의 마스크용 질화막(도 12의 참조 번호 50 참조)이 완전히 제거되어 폴리실리콘층(10) 노출될 때까지 진행한다.
이에 따라, 게이트 산화막(75) 상에 게이트 폴리실리콘층(80), 게이트 금속층(90) 및 캡핑막(55)으로 된 게이트 스택이 형성되고, 이 게이트 스택 옆에는 스페이서(60)를 사이에 두고 폴리실리콘층(10)으로 된 콘택 패드가 형성된다. 이 때, 게이트 폴리실리콘층(80)은 리세스 채널 트렌치(40)에 매립되어 전체적으로 리세스된 게이트를 형성하고, 이 트렌치(40)의 외주면을 따라 채널을 형성할 수 있게 된다.
본 실시예에 따라 제조되는 리세스 채널 어레이 트랜지스터는 DRAM 등의 메모리 장치의 셀 트랜지스터로 사용될 수 있다. 이와 같이 본 실시예에 따라 제조되는 리세스 채널 어레이 트랜지스터가 셀 트랜지스터로 사용되는 경우, 반도체 기판(20) 상의 폴리실리콘층(20)은 셀 영역에서는 자기 정렬 콘택 패드(SAC)의 역할을 하는 한편, 코어 영역에서는 상승된 액티브(raised active) 역할을 할 수 있다.
이상 설명한 바와 같이, 본 발명에 따른 리세스 채널 어레이 트랜지스터 제조 방법에서는, 반도체 기판에 리세스 채널 트렌치 및 게이트 도전층을 먼저 형성한 후 콘택 패드를 형성하는 종래의 방법과 달리, 먼저 반도체 기판에 콘택 패드가 될 도전층(본 실시예에서는 폴리실리콘층(10))을 덮고 이를 패터닝하여 콘택 패드 및 스페이서를 형성한 후, 반도체 기판에 리세스 채널 트렌치 및 게이트 도전층을 형성한다. 따라서, 본 발명에서, 게이트 도전층은 일종의 다마신(damascene) 공정을 이용하여 형성된다.
또한, 본 발명에서는, 리세스 채널 어레이 트랜지스터를 제조하기 위하여, 액티브 영역 패턴을 위한 사진 공정, 리세스 채널 트렌치 패턴을 위한 사진 공정, 게이트 패턴을 위한 사진 공정, 및 콘택 패턴을 위한 사진 공정 등 4 단계의 사진 공정을 필요로 하는 종래 방법과 달리, 단지, 액티브 영역 패턴을 위한 사진 공정과 콘택 패드 패턴을 위한 사진 공정 등 2 단계의 사진 공정 만으로 액티브 영역, 리세스 채널 트렌치, 게이트 및 콘택 패드를 형성할 수 있다. 즉, 본 발명에서는 리세스 채널 트렌치 패턴을 위한 사진 공정과 게이트 패턴을 위한 사진 공정을 별도로 필요로 하지 않는다.
이상 본 발명을 구체적인 실시예를 통해서 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다. 예를 들어, 도 4 내지 도 13에 나타나 있는 바와 같이, 본 실시예에서의 액티브 영역은 스트레이트 액티브 구조로 되어 있지만, 사선 형태로 된 다이아고날 액티브 구조로 될 수도 있다.
상술한 본 발명에 의하면, 액티브 영역 패턴을 위한 사진 공정과 콘택 패드 패턴을 위한 사진 공정 등 2 단계의 사진 공정 만으로 액티브 영역, 리세스 채널 트렌치, 게이트 및 콘택 패드를 형성함으로써 미스얼라인 마진을 충분히 확보할 수 있다. 이에 따라, 제조 공정 상의 미스얼라인으로 인한 소자 불량 및 수율 감소를 저감시킬 수 있다. 특히, 디자인 룰의 감소로 인한 미스얼라인 확보의 어려움을 해결하여 리세스 채널 어레이 트랜지스터 제조 공정의 단순화를 꾀할 수 있다.
또한, 본 발명에 의하면, 사진 식각 공정의 수를 대폭적으로 줄여줌으로써 공정 수의 감소로 제조 비용을 절감시킬 수 있고, 액티브 영역 패턴, 리세스 채널 트렌치 패턴, 게이트 패턴 및 콘택 패턴을 보다 더 정확히 정렬시킬 수 있게 됨으로써 생산되는 제품들의 평균적인 소자 특성도 향상된다.
도 1은 종래 리세스 채널 어레이 트랜지스터의 단면도이다.
도 2a 내지 도 2e는 종래의 리세스 채널 어레이 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 3 내지 도 13은 본 발명의 일 실시예에 의한 리세스 채널 어레이 트랜지스터의 제조 방법을 설명하기 위한 사시도들이다.

Claims (24)

  1. (A) 반도체 기판에 불순물 영역을 형성하도록 이온 주입을 하는 단계;
    (B) 상기 반도체 기판 상에 폴리실리콘층을 형성하는 단계;
    (C) 상기 폴리실리콘층 및 상기 반도체 기판을 선택적으로 식각하여 액티브 영역을 한정하는 트렌치를 형성하는 단계;
    (D) 상기 액티브 영역을 한정하는 트렌치를 절연체로 매립한 후 평탄화하여 STI와 층간 절연막을 형성하는 단계;
    (E) 상기 폴리실리콘층 및 층간 절연막 상에 마스크층을 형성하고, 상기 마스크층, 폴리실리콘층 및 층간 절연막을 선택적으로 식각하여 콘택 패드를 한정하는 트렌치를 형성하는 단계;
    (F) 상기 콘택 패드를 한정하는 트렌치의 측벽에 스페이서를 형성한 후, 상기 스페이서와 상기 마스크층을 식각 마스크로 하여 상기 반도체 기판을 이방성 식각함으로써 리세스 채널 트렌치를 형성하는 단계;
    (G) 상기 리세스 채널 트렌치의 내벽에 게이트 절연막을 형성하는 단계;
    (H) 상기 게이트 절연막 상에 상기 리세스 채널 트렌치를 매립하는 게이트 도전층을 형성하는 단계;
    (I) 남아있는 상기 마스크층을 제거하여 상기 폴리실리콘층을 노출시키고 상기 게이트 도전층 상에 캡핑막을 형성하는 단계를 포함하는 것을 특징으로 하는 리세스 채널 어레이 트랜지스터의 제조 방법.
  2. 제1항에 있어서, 상기 (A) 단계는, 상기 반도체 기판에 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 리세스 채널 어레이 트랜지스터의 제조 방법.
  3. 제1항에 있어서, 상기 (A) 단계는, 상기 반도체 기판이 p형 기판일 경우, p채널 MOS 트랜지스터 형성을 위한 n형 웰 영역을 상기 반도체 기판에 형성하는 단계를 포함하는 것을 특징으로 하는 리세스 채널 어레이 트랜지스터의 제조 방법.
  4. 제1항에 있어서, 상기 (A) 단계는, 상기 반도체 기판이 n형 기판일 경우, n채널 MOS 트랜지스터 형성을 위한 p형 웰 영역을 상기 반도체 기판에 형성하는 단계를 포함하는 것을 특징으로 하는 리세스 채널 어레이 트랜지스터의 제조 방법.
  5. 제1항에 있어서, 상기 (B) 단계에서, 상기 반도체 기판의 불순물 영역과 접촉되는 상기 폴리 실리콘층 부분은 상기 불순물 영역과 동일한 도전형으로 형성되는 것을 특징으로 하는 리세스 채널 어레이 트랜지스터의 제조 방법.
  6. 제1항에 있어서, 상기 (C) 단계에서, 상기 트렌치에 의해 한정되는 상기 액티브 영역은 스트레이트 액티브 구조로 된 것을 특징으로 하는 리세스 채널 어레이 트랜지스터의 제조 방법.
  7. 제1항에 있어서, 상기 (C) 단계에서, 상기 트렌치에 의해 한정되는 상기 액티브 영역은 다이아고날 액티브 구조로 된 것을 특징으로 하는 리세스 채널 어레이 트랜지스터의 제조 방법.
  8. 제1항에 있어서, 상기 (D) 단계에서, 상기 STI와 층간 절연막은 상기 STI와 층간 절연막 사이의 계면이 없이 동일한 절연 물질로 일체로 형성되는 것을 특징으로 하는 리세스 채널 어레이 트랜지스터의 제조 방법.
  9. 제1항에 있어서, 상기 (D) 단계에서, 상기 액티브 영역을 한정하는 트렌치를 매립하는 절연체는 USG막, HDP 산화막, PECVD법을 이용하여 형성한 TEOS막, PECVD법을 이용하여 형성한 산화막 및 이들의 조합으로 이루어진 군에서 선택된 절연막인 것을 특징으로 하는 리세스 채널 어레이 트랜지스터의 제조 방법.
  10. 제1항에 있어서, 상기 (E) 단계에서, 상기 폴리실리콘층 및 상기 층간 절연막 상에 형성되는 상기 마스크층은 질화막인 것을 특징으로 하는 리세스 채널 어레이 트랜지스터의 제조 방법.
  11. 제1항에 있어서, 상기 (E) 단계에서, 상기 마스크층, 폴리실리콘층 및 층간 절연막을 선택적으로 식각하여 콘택 패드를 한정하는 트렌치를 형성하는 단계는,
    사진 식각 공정을 통해 콘택 패드 패턴을 정의하는 상기 마스크층의 패턴을 형성하는 단계; 및
    상기 마스크층의 패턴을 식각 마스크로 하여 상기 폴리실리콘층 및 층간 절연막을 선택적으로 이방성 식각하는 단계를 포함하는 것을 특징으로 하는 리세스 채널 어레이 트랜지스터의 제조 방법.
  12. 제1항에 있어서, 상기 (F) 단계에서, 상기 콘택 패드를 한정하는 트렌치의 측벽에 상기 스페이서를 형성하는 단계는,
    상기 콘택 패드를 한정하는 트렌치를 포함한 전면 상에 스페이서용 절연막을 증착하는 단계; 및
    상기 스페이서용 절연막을 이방성 식각하는 단계를 포함하는 것을 특징으로 하는 리세스 채널 어레이 트랜지스터의 제조 방법.
  13. 제1항에 있어서, 상기 (H) 단계는,
    상기 게이트 절연막 상에 상기 리세스 채널 트렌치를 매립하는 폴리실리콘층을 증착하고, 상기 폴리실리콘층을 에치백하여 게이트 폴리실리콘층을 형성하는 단계; 및
    상기 게이트 폴리실리콘층 상에 금속층을 형성한 후 이를 에치백하여 게이트 금속층을 형성하는 단계를 포함하는 것을 특징으로 하는 리세스 채널 어레이 트랜지스터의 제조 방법.
  14. 제13항에 있어서, 상기 게이트 금속층은 W 또는 WSix 인 것을 특징으로 하는 리세스 채널 어레이 트랜지스터의 제조 방법.
  15. 제1항에 있어서, 상기 (I) 단계는,
    남아 있는 상기 마스크층 및 상기 게이트 도전층 상에 캡핑막용 질화막을 형성하는 단계; 및
    CMP 공정을 통해 상기 남아 있는 상기 마스크층 제거하여 상기 폴리실리콘층을 노출시키고 상기 게이트 도전층 상에 상기 캡핑막용 질화막으로 된 캡핑막을 형성하는 단계를 포함하는 것을 특징으로 하는 리세스 채널 어레이 트랜지스터의 제조 방법.
  16. 제1항에 있어서, 상기 리세스 채널 어레이 트랜지스터의 제조 방법에 의해 제조 되는 리세스 채널 어레이 트랜지스터는 반도체 메모리 장치의 셀 트랜지스터로 사용되는 것을 특징으로 하는 리세스 채널 어레이 트랜지스터의 제조 방법.
  17. 제16항에 있어서, 상기 반도체 기판 상에 형성되는 상기 폴리실리콘층은 셀 영역에서는 자기 정렬 콘택 패드의 역할을 하고 코어 영역에서는 상승된 액티브 역할을 하는 것을 특징으로 하는 리세스 채널 어레이 트랜지스터의 제조 방법.
  18. (a) 반도체 기판에 이온 주입을 행하여 불순물 영역을 형성한 후, 상기 반도체 기판 상에 폴리실리콘층을 형성하는 단계;
    (b) 사진 식각 공정을 통해 상기 폴리실리콘층 및 상기 반도체 기판을 선택적으로 식각하여 액티브 영역을 한정하는 트렌치를 형성하는 단계;
    (c) 상기 액티브 영역을 한정하는 트렌치를 절연체로 매립하고 평탄화하여 상기 액티브 영역을 한정하는 트렌치에 STI 및 층간 절연막을 일체로 형성하는 단계;
    (d) 상기 폴리실리콘층 및 층간 절연막을 포함하는 전면 상에 마스크용 질화막을 형성하는 단계;
    (e) 사진 식각 공정을 통해 상기 마스크용 질화막, 폴리실리콘층 및 층간 절연막을 패터닝하여 콘택 패드를 한정하는 트렌치를 형성하는 단계;
    (f) 상기 패터닝된 마스크용 질화막, 폴리실리콘층 및 층간 절연막의 측벽에 스페이서를 형성하는 단계;
    (g) 상기 패터닝된 마스크층 및 상기 스페이서를 식각 마스크로 하여 상기 반도체 기판을 식각하여 리세스 채널 트렌치를 형성하는 단계;
    (h) 상기 리세스 채널 트렌치 내벽에 게이트 산화막을 형성하는 단계;
    (i) 상기 리세스 채널 트렌치를 매립하는 도전성 폴리실리콘층을 형성한 후 에치백하여 게이트 폴리실리콘층을 형성하는 단계;
    (j) 상기 게이트 폴리실리콘층 상에 금속층을 형성한 후 에치백하여 게이트 금속층을 형성하는 단계;
    (k) 상기 마스크층 및 상기 게이트 금속층을 포함한 전면 상에 캡핑막용 질화막을 형성하는 단계; 및
    (l) 상기 캡핑막용 질화막에 대해 CMP 공정을 행하여 상기 패터닝된 폴리실리콘층으로 이루어진 상기 콘택 패드의 노드를 분리하는 단계를 포함하는 것을 특징으로 하는 리세스 채널 어레이 트랜지스터의 제조 방법.
  19. 제18항에 있어서, 상기 (a) 단계에서, 상기 반도체 기판에 이온 주입을 행하여 불순물 영역을 형성하는 단계는, 상기 반도체 기판에 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 리세스 채널 어레이 트랜지스터의 제조 방법.
  20. 제18항에 있어서, 상기 (a) 단계에서, 상기 폴리실리콘층은 인-시츄로 불순물을 도핑하여 도핑된 폴리실리콘 상태로 상기 반도체 기판에 증착되어 형성 되고, 상기 반도체 기판 내의 불순물 영역과 접촉되는 상기 도핑된 폴리실리콘층 부분은 상기 불순물 영역과 동일한 도전형을 갖는 것을 특징으로 하는 리세스 채널 어레이 트랜지스터의 제조 방법.
  21. 제18항에 있어서, 상기 (a) 단계에서, 상기 폴리실리콘층은 도핑되지 않은 상태로 증착된 후, 이온 주입에 의해 도핑되어 도전성을 갖도록 형성되고, 상기 반도체 기판 내의 불순물 영역과 접촉되는 상기 도핑된 폴리실리콘층 부분은 상기 불순물 영역과 동일한 도전형을 갖는 것을 특징으로 하는 리세스 채널 어레이 트랜지스터의 제조 방법.
  22. 제18항에 있어서, 상기 (b) 단계에서, 상기 트렌치에 의해 한정되는 상기 액티브 영역은 스트레이트 액티브 구조 또는 다이아고날 액티브 구조인 것을 특징으로 하는 리세스 채널 어레이 트랜지스터의 제조 방법.
  23. 제18항에 있어서, 상기 리세스 채널 어레이 트랜지스터의 제조 방법에 의해 제조 되는 리세스 채널 어레이 트랜지스터는 반도체 메모리 장치의 셀 트랜지스터로 사용되는 것을 특징으로 하는 리세스 채널 어레이 트랜지스터의 제조 방법.
  24. 제23항에 있어서, 상기 반도체 기판 상에 형성되는 상기 폴리실리콘층은 셀 영역에서는 자기 정렬 콘택 패드의 역할을 하고 코어 영역에서는 상승된 액티브 역할을 하는 것을 특징으로 하는 리세스 채널 어레이 트랜지스터의 제조 방법.
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