KR100781861B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 두 번의 노광 공정과 한 번의 현상 공정을 수행하여 매트 영역의 에지부까지 리세스 게이트 패턴을 형성하여 리세스 게이트 패턴의 선폭 균일도 및 공정 마진을 향상시킬 수 있으며, 매트 영역의 에지부에서 발생되는 게이트 전극의 Vt 변동을 최소화시키고, 리프레쉬 특성을 향상시키는 기술을 개시한다.
Description
도 1a 및 도 1b는 종래기술에 따른 반도체 소자의 제조 방법의 문제점을 도시한 사진.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도 및 본 발명에 사용되는 마스크를 도시한 평면도.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 두 번의 노광 공정과 한 번의 현상 공정을 수행하여 매트 영역의 에지부까지 리세스 게이트 패턴을 형성하여 리세스 게이트 패턴의 선폭 균일도 및 공정 마진을 향상시킬 수 있으며, 매트 영역의 에지부에서 발생되는 게이트 전극의 Vt 변동을 최소화시키고, 리프레쉬 특성을 향상시키는 기술을 개시한다.
반도체 소자의 디자인 룰(Design Rule)이 작아지고, 미세 패터닝의 기술이 개발되면서, 셀 트랜지스터 및 리프레쉬(Refresh) 특성의 향상을 위하여 리세스 게이트를 적용하게 된다.
리세스 게이트는 40nm 이하의 게이트 선폭을 확보하여 소자의 특성을 향상시 켜야 한다.
도 1a 및 도 1b는 종래기술에 따른 반도체 소자의 제조 방법의 문제점을 도시한 사진이다.
도 1a를 참조하면, 반도체 소자의 메트 중앙부에 형성된 리세스 게이트 패턴을 도시한 사진으로 패턴 불량 없이 패터닝된 것을 나타낸다.
도 1b를 참조하면, 리세스 게이트 패턴 형성시 30 내지 40nm의 좁은 스페이스 영역을 확보하기 위한 감광막의 해상력이 부족하고, MEF(Mask Error Factor)가 커서 공정 마진이 부족하여 매트 에지부에서 패턴 불량이 발생한 것을 나타낸다.
상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, 리세스 게이트 패턴 형성시 30 내지 40nm 선폭의 좁은 스페이스 형성을 위한 감광막의 해상력이 부족하며, 큰 MEF(Mask Error Factor)으로 인해 공정 마진이 부족하여 매트 영역의 에지부에 리세스 게이트 패턴의 불량이 발생하는 문제점이 있다.
상기 문제점을 해결하기 위하여, 두 번의 노광 공정과 한 번의 현상 공정을 수행하여 매트 영역의 에지부까지 리세스 게이트 패턴을 형성하여 리세스 게이트 패턴의 선폭 균일도 및 공정 마진을 향상시킬 수 있으며, 매트 영역의 에지부에서 발생되는 게이트 전극의 Vt 변동을 최소화시키고, 리프레쉬 특성을 향상시키는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은
반도체 소자의 매트 영역의 리세스 게이트 형성 방법에 있어서,
반도체 기판 상부에 하드마스크층 및 감광막을 형성하는 단계와,
제 1 노광 마스크를 사용한 1차 노광 공정 및 제 2 노광 마스크를 사용한 2차 노광 공정을 수행하여 리세스 게이트 예정 영역을 노광시키는 단계와,
현상 공정을 수행하여 상기 리세스 게이트 영역을 정의하는 감광막 패턴을 형성하는 단계와,
상기 감광막 패턴을 마스크로 상기 하드마스크층 및 소정 깊이의 반도체 기판을 식각하여 리세스 게이트 영역을 형성하는 단계
를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 2a를 참조하면, 소자분리영역(미도시) 및 활성영역(미도시)가 구비된 반도체 기판(100) 상부에 하드마스크층(110) 및 감광막(120)을 형성한다.
이때, 하드마스크층(110)은 폴리실리콘층으로 형성하는 것이 바람직하다.
도 2b를 참조하면, 제 1 노광 마스크를 사용한 1차 노광 공정을 수행한다.
이때, 제 1 노광 마스크는 상기 도 2b의 ⅱ)에 도시된 것과 같이 리세스 게이트 영역을 정의하는 라인/스페이스 형태로 형성되어 있다.
1차 노광 공정을 수행하여 리세스 게이트 예정 영역(120b)이 노광되도록 한 다.
도 2c를 참조하면, 제 2 노광 마스크를 사용한 2차 노광 공정을 수행한다.
이때, 제 2 노광 마스크는 상기 도 2c의 ⅱ)에 도시된 것과 같이 매트(MAT) 상하 양측의 에지부에 투광 영역(60)이 구비되어 있으며, 투광 영역(60)이 구비되지 않은 중앙부는 크롬층으로 형성된 차광 영역(50)이 구비되어 있으며, 상기 2차 노광 공정은 Eth (Threshold Energy) 이하의 에너지를 사용하여 수행하는 것이 바람직하다.
2차 노광 공정은 1차 노광 공정시 매트 에지부에서 리세스 게이트 예정 영역이 정의되지 않은 패턴에 대하여 활성화 에너지를 추가적으로 보강해주는 역할을 하며, 1차 노광 공정시 노광되지 않았던 감광막은 2차 노광 공정에서 Eth 이하의 에너지를 받기 때문에 현상 공정을 수행한 후에도 남아있게 된다.
여기서, 1차 및 2차 노광 공정은 KrF, ArF, F2 및 E-Beam을 사용하여 수행한다.
도 2d를 참조하면, 현상 공정을 수행하여 리세스 게이트 영역을 정의하는 감광막 패턴(120c)를 형성한다.
이때, 상기 현상 공정은 2.38% TMAH 현상 용액을 사용하여 수행한다.
도 2e를 참조하면, 감광막 패턴(120c)을 마스크로 하드마스크층(110)을 식각하고 감광막 패턴(120c)을 제거하여 하드마스크층(110) 패턴을 형성한다.
다음에, 하드마스크층(110) 패턴을 마스크로 소정 깊이의 반도체 기판(100)을 식각하여 리세스 게이트 영역(125)를 형성한다.
그 다음에, 리세스 게이트 영역(125)을 포함한 반도체 기판(100) 전면에 게이트 산화막(미도시)을 형성하고, 상기 전체 표면에 게이트 폴리실리콘층(미도시), 게이트 금속층(미도시) 및 게이트 하드마스크층(미도시)를 순차적으로 형성한 후 패터닝하여 리세스 게이트를 형성한다.
본 발명에 따른 반도체 소자의 제조 방법은 두 번의 노광 공정과 한 번의 현상 공정을 수행하여 매트의 에지부까지 리세스 게이트 패턴을 형성하여 리세스 게이트 패턴의 선폭 균일도 및 공정 마진을 향상시킬 수 있으며, 매트의 에지부에서 발생되는 게이트 전극의 Vt 변동을 최소화시키고, 리프레쉬 특성을 향상시키는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (6)
- 반도체 소자의 매트(MAT)의 리세스 게이트 형성 방법에 있어서,반도체 기판 상부에 하드마스크층 및 감광막을 형성하는 단계;제 1 노광 마스크를 사용한 1차 노광 공정 및 제 2 노광 마스크를 사용한 2차 노광 공정을 수행하여 리세스 게이트 예정 영역을 노광시키는 단계;현상 공정을 수행하여 상기 리세스 게이트 영역을 정의하는 감광막 패턴을 형성하는 단계; 및상기 감광막 패턴을 마스크로 상기 하드마스크층 및 소정 깊이의 반도체 기판을 식각하여 리세스 게이트 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 노광 마스크는 라인/스페이스 형태로 형성된 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 노광 마스크는 상기 매트 상하 양측의 에지부에 투광 영역이 구비되며, 상기 투광 영역을 제외한 매트의 중앙부에 차광 영역이 구비되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 하드마스크층은 폴리실리콘층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 2차 노광 공정은 감광막의 활성화 에너지 이하의 에너지를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 1차 및 2차 노광 공정은 KrF, ArF, F2 및 E-Beam을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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