KR20080069866A - 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법 - Google Patents

비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법 Download PDF

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KR20080069866A
KR20080069866A KR1020070007642A KR20070007642A KR20080069866A KR 20080069866 A KR20080069866 A KR 20080069866A KR 1020070007642 A KR1020070007642 A KR 1020070007642A KR 20070007642 A KR20070007642 A KR 20070007642A KR 20080069866 A KR20080069866 A KR 20080069866A
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김원주
박윤동
구준모
김석필
이태희
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삼성전자주식회사
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Abstract

산화물계 화합물 반도체를 이용한 고집적의 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법이 제공된다. 비휘발성 메모리 소자는 하나 이상의 산화물계 화합물 반도체층을 포함한다. 복수의 보조 게이트 전극들은 상기 하나 이상의 산화물계 화합물 반도체층과 절연되도록 배치된다. 복수의 제어 게이트 전극들은 상기 복수의 보조 게이트 전극들의 인접한 둘 사이에 상기 복수의 보조 게이트 전극들과 다른 높이에 배치되고, 상기 하나 이상의 산화물계 화합물 반도체층과 절연된다. 그리고, 복수의 전하 저장층들은 상기 하나 이상의 산화물계 화합물 반도체층 및 상기 복수의 제어 게이트 전극들 사이에 각각 개재된다.

Description

비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법{Non-volatile memory devices and methods of operating and fabricating the same}
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고;
도 2는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고;
도 3은 본 발명의 일 실험예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고;
도 4는 도 3의 비휘발성 메모리 소자에 대한 시뮬레이션에 의한 전자 밀도 분포를 보여주는 사시도이고;
도 5는 도 3의 비휘발성 메모리 소자에 대한 전압-전류 특성을 보여주는 그래프이고;
도 6은 본 발명의 다른 실험예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고;
도 7은 도 6의 비휘발성 메모리 소자에 대한 시뮬레이션에 의한 전자 밀도 분포를 보여주는 사시도이고;
도 8은 도 7의 비휘발성 메모리 소자에 대한 전압-전류 특성을 보여주는 그 래프이고; 그리고
도 9 내지 도 12는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 사시도들이다.
<도면의 부호에 대한 간략한 설명>
105...기판 전극 110..산화물계 화합물 반도체
120...소자분리막 125, 225...게이트 절연층
130, 230...보조 게이트 전극 135, 235...캡핑 절연층
140, 240...터널 절연층 145, 245...전하 저장층
150, 250...블로킹 절연층 155, 255...제어 게이트 전극
160, 260...스페이서 절연층 165, 265...층간 절연층
170, 270...콘택 플러그 175, 275...소오스 또는 드레인 영역
180, 185, 280, 285...채널 영역
본 발명은 반도체 소자에 관한 것으로서, 특히, 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법에 관한 것이다.
최근, 통상적인 실리콘 웨이퍼를 이용한 비휘발성 메모리 소자는 그 집적도 및 동작 속도의 증가에서 한계에 부딪히고 있다. 따라서, 최근에는 실리콘을 대체하기 위한 다양한 화합물 반도체 물질들이 반도체 소자에 연구되고 있다. 이러한 화합물 반도체 가운데, 산화물계 화합물 반도체는 발광 소자(LED)에 이용되고 있다.
예를 들어, Niki Shigeru에 의한 국제특허공개번호 WO 01/008229호에는 ZnO 화합물 반도체를 이용한 발광 소자 및 그 제조 방법을 개시하고 있다. 여기에서, ZnO는 실리콘 기판 상에 적층될 수 있다.
하지만, 이러한 산화물계 화합물 반도체는 실리콘과 달리 접합(junction)을 형성하기 어렵다. 따라서, 소스 또는 드레인 영역이 산화물계 화합물 반도체들에 한정되기 어렵다는 단점이 있다. 따라서, 산화물계 화합물 반도체들을 이용하여 낸드 구조의 비휘발성 메모리 소자를 제조하기 어렵고, 그 집적도를 높이기도 어렵다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 산화물계 화합물 반도체를 이용한 고집적의 비휘발성 메모리 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 비휘발성 메모리 소자의 고효율 동작 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 상기 비휘발성 메모리 소자의 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자가 제공된다. 하나 이상의 산화물계 화합물 반도체층이 제공된다. 복수의 보조 게이트 전극들은 상기 하나 이상의 산화물계 화합물 반도체층과 절연되도록 배치된다. 복수의 제어 게이트 전극들은 상기 복수의 보조 게이트 전극들의 인접한 둘 사이에 상기 복수의 보조 게이트 전극들과 다른 높이에 배치되고, 상기 하나 이상의 산화물계 화합물 반도체층과 절연된다. 그리고, 복수의 전하 저장층들은 상기 하나 이상의 산화물계 화합물 반도체층 및 상기 복수의 제어 게이트 전극들 사이에 각각 개재된다.
상기 본 발명의 일 측면에 따르면, 상기 하나 이상의 산화물계 화합물 반도체층은 스트링 형태로 각각 배치된 복수의 산화물계 화합물 반도체층을 포함할 수 있다. 나아가, 상기 복수의 산화물계 화합물 반도체층들은 복수의 블록들로 구분되고, 상기 비휘발성 메모리 소자는 상기 복수의 블록들 각각의 상기 복수의 산화물계 화합물 반도체층들과 접촉된 복수의 기판 전극들을 더 포함할 수 있다.
상기 본 발명의 다른 측면에 따르면, 상기 복수의 제어 게이트 전극들은 상기 하나 이상의 산화물계 화합물 반도체층의 상면 상에 형성되고, 상기 복수의 보조 게이트 전극들은 상기 하나 이상의 산화물계 화합물 반도체층의 내부로 리세스되어 형성될 수 있다.
상기 본 발명의 또 다른 측면에 따르면, 상기 복수의 제어 게이트 전극들은 상기 하나 이상의 산화물계 화합물 반도체층의 내부로 리세스되어 형성되고, 상기 복수의 보조 게이트 전극들은 상기 하나 이상의 산화물계 화합물 반도체층의 상면 상에 형성될 수 있다.
상기 다른 기술적 과제를 달성하기 위한 일 형태에 따른 비휘발성 메모리 소 자의 동작 방법은 상기 복수의 전하 저장층들 가운데 선택된 제 1 전하 저장층에 데이터를 저장하는 프로그램 단계; 및 상기 복수의 전하 저장층들 가운데 선택된 제 2 전하 저장층의 데이터 상태를 판독하는 읽기 단계를 포함한다. 상기 프로그램 단계 및 상기 읽기 단계에서, 상기 복수의 보조 게이트 전극들에 제 1 패스 전압을 인가한다.
상기 비휘발성 메모리 소자의 동작 방법은, 상기 복수의 전하 저장층들에 저장된 데이터를 일시에 지우는 소거 단계를 더 포함할 수 있다.
상기 또 다른 기술적 과제를 달성하기 위한 일 형태에 따른 비휘발성 메모리 소자의 제조 방법이 제공된다. 하나 이상의 산화물계 화합물 반도체층을 제공한다. 상기 산화물계 화합물 반도체층과 절연된 복수의 보조 게이트 전극들을 형성한다. 상기 복수의 보조 게이트 전극들의 인접한 둘 사이에 상기 복수의 보조 게이트 전극들과 다른 높이에 각각 배치되고, 상기 하나 이상의 산화물계 화합물 반도체층과 절연된 복수의 제어 게이트 전극들을 형성한다. 그리고, 상기 산화물계 화합물 반도체층 및 상기 복수의 제어 게이트 전극 사이에 복수의 전하 저장층을 형성한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 소자는 예를 들어, 이이피롬(EEPROM) 소자 및/또는 플래시 메모리 소자를 포함할 수 있으나, 본 발명의 범위는 이러한 명칭에 제한되지 않는다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자(100)를 보여주는 사시도이다.
도 1을 참조하면, 한 쌍의 산화물계 화합물 반도체층들(110)이 제공된다. 예를 들어, 산화물계 화합물 반도체층들(110)은 II-VI족 산화물, 예컨대 ZnO를 포함할 수 있다. 예를 들어, 산화물계 화합물 반도체층들(110)은 스트링 형태로 배치될 수 있고, 낸드 구조의 비휘발성 메모리 소자에서 이용될 수 있다. 산화물계 화합물 반도체층들(110)의 수는 예시적이고, 따라서 비휘발성 메모리 소자(100)의 용량에 따라서 하나 또는 복수로 선택될 수 있다.
선택적으로, 소자분리막(110)은 산화물계 화합물 반도체층들(110) 사이에 개재될 수 있다. 예를 들어, 소자분리막(110)은 스트링들을 분리 또는 절연하기 위해 이용될 수 있고, 산화막 또는 절연막을 포함할 수 있다.
복수의 보조 게이트 전극들(130)은 산화물계 화합물 반도체층들(110) 내부로 리세스되게 형성될 수 있다. 보조 게이트 전극들(130) 및 산화물계 화합물 반도체층들(110) 사이에는 복수의 게이트 절연층들(125)이 개재될 수 있다. 보조 게이트 전극들(130)의 상면은 산화물계 화합물 반도체층들(110)의 상면보다 낮아질 수 있다. 이 경우, 복수의 캡핑 절연층들(135)이 보조 게이트 전극들(130) 상에 더 형성될 수 있다.
예를 들어, 보조 게이트 전극들(130)은 도전층, 예컨대 폴리실리콘, 금속 또는 금속 실리사이드를 포함할 수 있다. 게이트 절연층(125)은 산화막, 질화막 또는 고유전율막을 포함할 수 있다. 고유전율막은 산화막 및 질화막보다 유전 상수가 큰 절연층을 지칭할 수 있다.
보조 게이트 전극들(130) 및 산화물계 화합물 반도체층들(110)은 보조 트랜지스터를 구성할 수 있다. 보조 트랜지스터들의 채널 영역(제 1 채널 영역, 도 4의 185 참조)은 보조 게이트 전극들(130)을 둘러싸는 산화물계 화합물 반도체층들(110)의 표면으로 한정될 수 있다. 이러한 구조의 보조 트랜지스터들은 리세스-타입 또는 트렌치 타입으로 불릴 수 있다. 후술하는 바와 같이, 이러한 보조 트랜지스터들은 메모리 트랜지스터들(미도시)을 연결하는 역할을 할 수 있다.
복수의 제어 게이트 전극들(155)은 보조 게이트 전극들(130)의 인접한 둘 사이에 각각 배치될 수 있다. 예를 들어, 제어 게이트 전극들(155)은 산화물계 화합물 반도체층들(110) 상면 상에 보조 게이트 전극들(130)보다 높은 높이에 배치될 수 있다. 예를 들어, 낸드 구조의 비휘발성 메모리 소자(100)에서, 제어 게이트 전극들(155)은 산화물계 화합물 반도체층들(110)을 가로질러 신장할 수 있다.
복수의 전하 저장층들(145)은 제어 게이트 전극들(155) 및 산화물계 화합물 반도체층들(110) 사이에 각각 개재될 수 있다. 전하 저장층들(145)은 하나의 산화물계 화합물 반도체층들(110) 상에 한정될 수도 있고, 전하 저장층들(145)을 가로질러 신장할 수도 있다. 선택적으로, 산화물계 화합물 반도체층들(110) 및 전하 저장층들(145) 사이에는 복수의 터널링 절연층들(140)이 각각 개재되고, 전하 저장층 들(145) 및 제어 게이트 전극들(155) 사이에는 복수의 블로킹 절연층들(150)이 각각 개재될 수 있다.
예를 들어, 제어 게이트 전극들(155)은 도전층, 예컨대, 폴리실리콘, 금속 또는 금속 실리사이드를 포함할 수 있다. 전하 저장층들(110)은 폴리실리콘, 실리콘 질화막, 도트 또는 나노크리스탈을 포함할 수 있다. 도트 또는 나노크리스탈은 금속 또는 반도체 물질의 미세 결정을 포함할 수 있다. 터널링 절연층들(140) 및 블로킹 절연층들(150)은 산화막, 질화막 또는 고유전율막을 포함할 수 있다.
산화물계 화합물 반도체층들(110), 전하 저장층들(145) 및 제어 게이트 전극들(155)의 적층 구조는 메모리 트랜지스터들을 구성할 수 있다. 메모리 트랜지스터들의 채널 영역(제 2 채널 영역, 도 4의 180 참조)은 제어 게이트 전극들(155) 아래의 산화물계 화합물 반도체층들(110)의 표면으로 한정될 수 있다. 비휘발성 메모리 소자(100)는 낸드 구조를 가질 수 있고, 메모리 트랜지스터들은 직렬로 배치될 수 있다.
선택적으로, 기판 전극(105)이 보조 게이트 전극들(130) 및 제어 게이트 전극들(155)의 반대편에 위치한 산화물계 화합물 반도체층들(110)의 아래에 접촉되게 배치될 수 있다. 기판 전극(105)은 산화물계 화합물 반도체층들(110)과 오믹 콘택을 형성할 수 있다. 예를 들어, 기판 전극(105)은 산화물계 화합물 반도체층들(110)에 바이어스 전압을 인가하기 위해 이용될 수 있다.
비휘발성 메모리 소자(100)에서, 제어 게이트 전극들(155) 및 보조 게이트 전극들(130)은 서로 다른 높이에 배치되기 때문에 평면상으로는 서로 근접되게 배 치될 수 있다. 따라서, 비휘발성 메모리 소자(100)의 집적도가 높아질 수 있다. 나아가, 산화물계 화합물 반도체층들(110)은 복층으로 형성될 수 있기 때문에, 비휘발성 메모리 소자(100)는 동일한 평면에서 더 높은 집적도를 가질 수도 있다.
이하에서 비휘발성 메모리 소자(100)의 동작 방법을 설명한다. 프로그램 단계에서, 전하 저장층들(145) 가운데 선택된 제 1 전하 저장층(145)에 데이터를 저장한다. 읽기 단계에서, 전하 저장층들(145) 가운데 선택된 제 2 전하 저장층(145)의 데이터 상태를 판독한다. 그리고, 소거 단계에서, 전하 저장층들(145)에 저장된 데이터가 일시에 지워질 수 있다.
예를 들어, 프로그램 단계에서, 보조 게이트 전극들(130)에는 제 1 패스 전압이 인가될 수 있다. 제 1 전하 저장층(145) 상의 제어 게이트 전극(155)에는 프로그램 전압이 인가되고, 나머지 제어 게이트 전극들(155)에는 제 2 패스 전압이 인가될 수 있다. 읽기 단계에서, 보조 게이트 전극들(130)에는 제 1 패스 전압이 인가될 수 있다. 제 2 전하 저장층(145) 상의 제어 게이트 전극(155)에는 읽기 전압이 인가되고, 나머지 제어 게이트 전극들(155)에는 제 2 패스 전압이 인가될 수 있다.
제 1 패스 전압 및 제 2 패스 전압은 보조 트랜지스터들 및 메모리 트랜지스터들을 각각 턴-온 시키기 위해 적절하게 선택될 수 있다. 프로그램 전압은 산화물계 화합물 반도체층들(110) 및 제 1 전하 저장층(145) 사이에 전하의 터널링을 허용하도록 높은 전압이 선택될 수 있다. 읽기 전압은 제 2 전하 저장층(145)의 상태에 따라서 적절하게 선택될 수 있다.
소거 단계에서, 제어 게이트 전극들(155)을 접지시키고, 기판 전극(105)에 소거 전압을 인가할 수 있다. 보조 게이트 전극들(130)은 플로팅 시킬 수 있다. 소거 전압은 산화물계 화합물 반도체층들(110) 및 제 1 전하 저장층(145) 사이에 전하의 터널링을 허용하도록 높은 전압이 선택될 수 있다.
도 2는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자(200)를 보여주는 사시도이다. 이 실시예의 비휘발성 메모리 소자(200)는 도 1의 비휘발성 메모리 소자(100)에서, 메모리 트랜지스터들과 보조 트랜지스터들의 위치를 서로 바꾼 것일 수 있다. 따라서, 두 실시예들에서 중복된 설명은 생략된다.
도 2를 참조하면, 복수의 보조 게이트 전극들(230)은 산화물계 화합물 반도체층들(110) 상면 상에 형성될 수 있다. 보조 게이트 전극들(230) 및 산화물계 화합물 반도체층들(110) 사이에는 복수의 게이트 절연층들(225)이 개재될 수 있다. 보조 게이트 전극들(230) 및 산화물계 화합물 반도체층들(110)은 보조 트랜지스터를 구성할 수 있다. 보조 트랜지스터들의 채널 영역(제 1 채널 영역, 도 7의 285 참조)은 보조 게이트 전극들(230) 아래의 산화물계 화합물 반도체층들(110)의 표면으로 한정될 수 있다.
복수의 제어 게이트 전극들(255)은 보조 게이트 전극들(230)의 인접한 둘 사이에 각각 배치될 수 있다. 예를 들어, 제어 게이트 전극들(255)은 산화물계 화합물 반도체층들(110) 내부로 리세스되게 형성될 수 있다. 따라서, 제어 게이트 전극들(255)은 보조 게이트 전극들(230) 보다 낮은 높이에 배치될 수 있다.
복수의 전하 저장층들(245)은 제어 게이트 전극들(255) 및 산화물계 화합물 반도체층들(110) 사이에 각각 개재될 수 있다. 선택적으로, 산화물계 화합물 반도체층들(110) 및 전하 저장층들(245) 사이에는 복수의 터널링 절연층들(240)이 각각 개재되고, 전하 저장층들(245) 및 제어 게이트 전극들(255) 사이에는 복수의 블로킹 절연층들(250)이 각각 개재될 수 있다.
산화물계 화합물 반도체층들(110), 전하 저장층들(245) 및 제어 게이트 전극들(255)의 적층 구조는 메모리 트랜지스터들을 구성할 수 있다. 메모리 트랜지스터들의 채널 영역(제 2 채널 영역, 도 7의 280 참조)은 제어 게이트 전극들(255)을 둘러싸는 산화물계 화합물 반도체층들(110)의 표면으로 한정될 수 있다.
비휘발성 메모리 소자(200)의 동작 방법은 도 1의 비휘발성 메모리 소자(100)의 동작 방법을 참조하여 용이하게 실시할 수 있음은 자명하다.
본 발명의 또 다른 실시예에서, 비휘발성 메모리 소자는 복수의 블록들(미도시)을 포함할 수도 있다. 이 경우, 도 1 또는 도 2의 비휘발성 메모리 소자들(100, 200)은 하나의 블록을 형성할 수 있다. 따라서, 산화물계 화합물 반도체층들(110) 및 기판 전극(105)은 전술한 블록들로 구분될 수 있다. 이 경우, 블록들의 기판 전극(105)들은 개별적으로 제어될 수 있다.
따라서, 블록들에 대해서 동작을 분리할 수 있다. 예를 들어, 블록들 가운데 제 1 블록에 대해서는 소거 동작을 수행하고, 제 2 블록에 대해서는 읽기 또는 프로그램 동작을 수행할 수 있다. 이 경우, 제 1 블록과 제 2 블록은 동시에 동작될 수 있다. 왜냐하면, 제 1 및 제 2 블록들의 기판 전극(105)들이 서로 분리되어 있기 때문이다.
따라서, 이 실시예에 따른 비휘발성 메모리 소자를 이용하면, 블록들을 동시에 동작시킴으로써, 비휘발성 메모리 소자의 동작 속도 및 동작 효율을 높일 수 있다.
도 3은 본 발명의 일 실험예에 따른 비휘발성 메모리 소자를 보여주는 사시도이다. 도 4는 도 3의 비휘발성 메모리 소자에 대한 시뮬레이션에 의한 전자 밀도 분포를 보여주는 사시도이고, 도 5는 도 3의 비휘발성 메모리 소자에 대한 전압-전류 특성을 보여주는 그래프이다. 예를 들어, 이 실험예는 도 1의 비휘발성 메모리 소자(100)의 일부분에 대응할 수 있다.
도 3을 참조하면, 이 실험예에서는 시뮬레이션의 편의를 위해 도 1의 산화물계 화합물 반도체층들(110) 대신 통상적인 실리콘 기판(110a)을 이용하고, 도 1의 기판 전극(105)을 생략하였다. 스페이서 절연층(160)은 제어 게이트 전극(155)의 측벽에 형성되고, 층간 절연층(165)은 실리콘 기판(110a) 상에 형성되었다. 보조 게이트 전극들(130) 및 제어 게이트 전극들(155)은 티타늄(Ti)으로 형성하고, 전하 저장층(145)은 실리콘 질화막으로 형성하였다. 콘택 플러그(170)는 보조 게이트 전극들(130)의 외측의 실리콘 기판(110a) 상에 텅스텐(W)으로 형성되었다.
도 3 및 도 4를 같이 참조하면, 보조 게이트 전극들(130)에 제 1 패스 전압을 인가하고, 제어 게이트 전극(155)에 제 2 패스 전압을 인가하였다. 소오스 또는 드레인 영역(175)은 콘택 플러그(170)와 연결되도록 실리콘 기판(110a)에 한정되고, 콘택 플러그(170)에는 소정의 동작 전압을 인가하였다.
도 4에 도시된 바와 같이, 전자 밀도의 분포를 보면, 제 1 채널 영역(185)은 보조 게이트 전극들(130)을 둘러싸는 실리콘 기판(110a)의 표면에 형성되고, 제 2 채널 영역(180)은 제어 게이트 전극(155) 아래의 실리콘 기판(110a)의 표면에 형성된 것을 알 수 있다. 나아가, 제 1 채널 영역(185) 및 제 2 채널 영역(180)은 직접 연결된 것을 알 수 있다. 즉, 제 1 채널 영역(180)은 메모리 트랜지스터들의 소오스 또는 드레인 영역과 유사한 역할을 할 수 있다. 따라서, 메모리 트랜지스터들 사이에 소오스 또는 드레인 영역이 생략된 경우에도, 메모리 트랜지스터들이 직렬로 연결될 수 있다.
도 5를 참조하면, 제어 게이트 전극(155)에 인가된 전압(VG)에 따른 소오스 또는 드레인 영역(175) 사이의 전류(ID)의 변화가 도시된다. 이러한 전압(VG)-전류(ID) 특성은 통상적인 트랜지스터와 유사하다.
도 3 내지 도 5의 결과는, 동작 조건만을 달리하여 실리콘 기판(110a) 대신에 산화물계 화합물 반도체층들(도 1의 110)의 경우에도 동일하게 적용될 수 있음은 자명하다. 따라서, 도 1의 비휘발성 메모리 소자(100)의 정상적인 동작을 간접적으로 유추할 수 있다.
도 6은 본 발명의 다른 실험예에 따른 비휘발성 메모리 소자를 보여주는 사시도이다. 도 7은 도 6의 비휘발성 메모리 소자에 대한 시뮬레이션에 의한 전자 밀 도 분포를 보여주는 사시도이고, 도 8은 도 7의 비휘발성 메모리 소자에 대한 전압-전류 특성을 보여주는 그래프이다. 도 6의 실험예는 도 2의 비휘발성 메모리 소자(200)의 일부분에 대응할 수 있다.
도 6을 참조하면, 이 실험예에서는 시뮬레이션의 편의를 위해 도 2의 산화물계 화합물 반도체층들(110) 대신 통상적인 실리콘 기판(110a)을 이용하고, 도 1의 기판 전극(105)을 생략하였다. 또한, 메모리 트랜지스터에서 도 1의 블로킹 절연층들(150)은 생략되었다. 스페이서 절연층(260)은 제어 게이트 전극(255)의 측벽에 형성되고, 층간 절연층(265)은 실리콘 기판(110a) 상에 형성되었다. 보조 게이트 전극들(230) 및 제어 게이트 전극(255)은 티타늄(Ti)으로 형성하고, 전하 저장층(245)은 실리콘 질화막으로 형성하였다. 콘택 플러그(270)는 보조 게이트 전극들(230)의 외측의 실리콘 기판(110a) 상에 텅스텐(W)으로 형성되었다.
도 6 및 도 7을 같이 참조하면, 보조 게이트 전극들(230)에 제 1 패스 전압을 인가하고, 제어 게이트 전극(255)에 제 2 패스 전압을 인가하였다. 소오스 또는 드레인 영역(275)은 콘택 플러그(270)와 연결되도록 실리콘 기판(110a)에 한정되고, 콘택 플러그(270)에는 소정의 동작 전압을 인가하였다.
도 7에 도시된 바와 같이, 전자 밀도의 분포를 보면, 제 1 채널 영역(285)은 보조 게이트 전극들(230) 아래의 실리콘 기판(110a)의 표면에 형성되고, 제 2 채널 영역(280)은 제어 게이트 전극(255)을 둘러싸는 실리콘 기판(110a)의 표면에 형성된 것을 알 수 있다. 나아가, 제 1 채널 영역(285) 및 제 2 채널 영역(280)은 직접 연결된 것을 알 수 있다.
도 8을 참조하면, 제어 게이트 전극(255)에 인가된 전압(VG)에 따른 소오스 또는 드레인 영역(275) 사이의 전류(ID)의 변화가 도시된다. 이러한 전압(VG)-전류(ID)특성은 통상적인 트랜지스터와 유사하다.
도 7 내지 도 8의 결과는, 동작 조건만을 달리하여 실리콘 기판(110a) 대신에 산화물계 화합물 반도체층들(도 2의 110)의 경우에도 동일하게 적용될 수 있음은 자명하다. 따라서, 도 2의 비휘발성 메모리 소자(200)의 정상적인 동작을 간접적으로 유추할 수 있다.
도 9 내지 도 12는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 사시도들이다. 이 실시예에서, 도 1의 비휘발성 메모리 소자의 제조 방법이 예시적으로 설명된다.
도 9를 참조하면, 기판 전극(105) 상에 하나 이상의 산화물계 화합물 반도체층들(110)을 형성한다. 산화물계 화합물 반도체층들(110)은 복수의 제 1 트렌치들(112)을 각각 포함할 수 있다. 또한, 산화물계 화합물 반도체층들(110)은 제 2 트렌치(115)에 의해서 서로 이격될 수 있다. 제 1 트렌치(112)의 깊이는 제 2 트렌치(115)의 깊이보다 작다. 또한, 제 1 및 제 2 트렌치들(112, 115)이 모서리 부분은 완만한 곡선 형태를 가질 수도 있다.
도 10을 참조하면, 산화물계 화합물 반도체층들(110) 사이에 소자분리막(120)을 형성한다. 소자분리막(120)은 제 1 트렌치(112)에 대응하는 위치에 제 3 트렌치(122)를 포함할 수 있다. 예를 들어, 제 2 트렌치(115)에 절연층을 매립한 후 이 절연층을 식각하여 제 3 트렌치(122)를 형성함으로써, 소자분리막(120)을 형성할 수 있다.
도 11을 참조하면, 제 1 트렌치(112)의 표면상에 게이트 절연층들(125)을 형성한다. 이어서, 제 1 트렌치(112)를 적어도 부분적으로 매립하도록 보조 게이트 전극들(130)을 형성한다. 즉, 보조 게이트 전극들(130)은 산화물계 화합물 반도체층들(110) 내부로 리세스되게 형성된다. 예를 들어, 제 1 트렌치(112)를 매립하도록 도전층을 형성하고, 이를 부분적으로 식각하거나 평탄화함으로써 보조 게이트 전극들(130)을 형성할 수 있다.
선택적으로, 보조 게이트 전극들(130) 상에 제 1 트렌치(112)를 매립하도록 캡핑 절연층들(135)을 더 형성할 수도 있다.
터널링 절연층들(140)은 산화물계 화합물 반도체층들(110)의 상면 상에 형성될 수 있다. 예를 들어, 게이트 절연층들(125) 및 터널링 절연층들(140)은 서로 연결되도록 동시에 형성될 수 있다. 이어서, 터널링 절연층들(140) 상에 전하 저장층들(145)을 형성한다. 전하 저장층들(145)은 보조 게이트 전극들(130) 사이의 산화물계 화합물 반도체층들(110) 위에 한정될 수 있다. 하지만, 이 실시예의 변형된 예에서, 전하 저장층들(145)은 산화물계 화합물 반도체층들(110)을 가로질러 신장될 수도 있다.
도 12를 참조하면, 전하 저장층들(145) 상에 블로킹 절연층들(150)을 형성한다. 이어서, 블로킹 절연층들(150) 상에 제어 게이트 전극들(155)을 형성한다. 제 어 게이트 전극들(155)은 보조 게이트 전극들(130) 사이로 한정되고, 산화물계 화합물 반도체층들(110)을 가로질러 신장하도록 배치될 수 있다.
이어서, 해당 기술분야에서 통상의 지식을 가진 자에게 알려진 바에 따라서, 비휘발성 메모리 소자(도 1의 100)를 완성할 수 있다.
전술한 도 1의 비휘발성 메모리 소자(100)의 제조 방법은, 도 2의 비휘발성 메모리 소자(200)에도 변형되어 적용될 수 있음은 자명하다. 이 경우, 도 11에서, 제 1 트렌치들(112) 내에 터널링 절연층들(240), 전하 저장층들(245), 블로킹 절연층들(250) 및 제어 게이트 전극들(255)이 형성될 수 있다. 또한, 도 12에서, 산화물계 화합물 반도체층들(110) 상면 상에 게이트 절연층들(225) 및 보조 게이트 전극들(230)이 형성될 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명에 따른 비휘발성 메모리 소자에 의하면, 제어 게이트 전극들과 보조 게이트 전극들을 평면상으로 밀접하게 배치할 수 있다. 따라서, 비휘발성 메모리 소자의 집적도가 높아질 수 있다. 나아가, 비휘발성 메모리 소자는 산화물계 화합물 반도체층들을 적층함으로써 다층 구조로 형성될 수 있어, 더욱 그 집적도가 높아질 수 있다.
또한, 본 발명에 따른 비휘발성 메모리 소자에 의하면, 산화물계 화합물 반도체층들을 복수의 블록들로 구분할 수 있고, 이에 따라 블록들을 동시에 동작시킬 수 있다. 따라서, 비휘발성 메모리 소자의 동작 속도 및 동작 효율이 향상될 수 있다.

Claims (26)

  1. 하나 이상의 산화물계 화합물 반도체층;
    상기 하나 이상의 산화물계 화합물 반도체층과 절연된 복수의 보조 게이트 전극들;
    상기 복수의 보조 게이트 전극들의 인접한 둘 사이에 상기 복수의 보조 게이트 전극들과 다른 높이에 배치되고, 상기 하나 이상의 산화물계 화합물 반도체층과 절연된 복수의 제어 게이트 전극들; 및
    상기 하나 이상의 산화물계 화합물 반도체층 및 상기 복수의 제어 게이트 전극들 사이에 각각 개재된 복수의 전하 저장층들을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  2. 제 1 항에 있어서, 상기 하나 이상의 산화물계 화합물 반도체층은 스트링 형태로 각각 배치된 복수의 산화물계 화합물 반도체층을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제 2 항에 있어서, 상기 복수의 산화물계 화합물 반도체층들 사이에 개재된 소자분리막을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제 2 항에 있어서, 상기 복수의 제어 게이트 전극들 및 상기 복수의 보조 게 이트 전극들의 반대편에 위치한 상기 복수의 산화물계 화합물 반도체층 아래에 접촉된 기판 전극을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제 2 항에 있어서, 상기 복수의 산화물계 화합물 반도체층들은 복수의 블록들로 구분되고, 상기 복수의 블록들 각각의 상기 복수의 산화물계 화합물 반도체층들과 접촉된 복수의 기판 전극들을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 제 1 항에 있어서, 상기 복수의 제어 게이트 전극들은 상기 하나 이상의 산화물계 화합물 반도체층의 상면 상에 형성되고,
    상기 복수의 보조 게이트 전극들은 상기 하나 이상의 산화물계 화합물 반도체층의 내부로 리세스되어 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
  7. 제 6 항에 있어서, 상기 복수의 보조 게이트 전극들을 둘러싸는 상기 하나 이상의 산화물계 화합물 반도체층의 표면에 한정된 제 1 채널 영역; 및
    상기 복수의 제어 게이트 전극들 아래의 상기 하나 이상의 산화물계 화합물 반도체층의 표면에 한정된 제 2 채널 영역을 더 포함하고,
    상기 제 1 채널 영역 및 상기 제 2 채널 영역은 직접 연결된 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 제 6 항에 있어서, 상기 복수의 보조 게이트 전극들 상의 복수의 캡핑 절연층들을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  9. 제 1 항에 있어서, 상기 복수의 제어 게이트 전극들은 상기 하나 이상의 산화물계 화합물 반도체층의 내부로 리세스되어 형성되고,
    상기 복수의 보조 게이트 전극들은 상기 하나 이상의 산화물계 화합물 반도체층의 상면 상에 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
  10. 제 9 항에 있어서, 상기 복수의 보조 게이트 전극들 아래의 상기 하나 이상의 산화물계 화합물 반도체층의 표면에 한정된 제 1 채널 영역; 및
    상기 복수의 제어 게이트 전극들을 둘러싸는 상기 하나 이상의 산화물계 화합물 반도체층의 표면에 한정된 제 2 채널 영역을 더 포함하고,
    상기 제 1 채널 영역 및 상기 제 2 채널 영역은 직접 연결된 것을 특징으로 하는 비휘발성 메모리 소자.
  11. 제 1 항에 있어서, 상기 하나 이상의 산화물계 화합물 반도체층 및 상기 복수의 전하 저장층들 사이에 각각 개재된 복수의 터널링 절연층들; 및
    상기 복수의 전하 저장층들 및 상기 복수의 제어 게이트 전극들 사이에 각각 개재된 복수의 블로킹 절연층들을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  12. 제 1 항에 있어서, 상기 하나 이상의 산화물계 화합물 반도체층 및 상기 복수의 보조 게이트 전극들 사이에 개재된 복수의 게이트 절연층들을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  13. 제 1 항에 있어서, 상기 산화물계 화합물 반도체층은 ZnO를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  14. 제 1 항의 비휘발성 메모리 소자를 이용한 것으로서,
    상기 복수의 전하 저장층들 가운데 선택된 제 1 전하 저장층에 데이터를 저장하는 프로그램 단계; 및
    상기 복수의 전하 저장층들 가운데 선택된 제 2 전하 저장층의 데이터 상태를 판독하는 읽기 단계를 포함하고,
    상기 프로그램 단계 및 상기 읽기 단계에서, 상기 복수의 보조 게이트 전극들에 제 1 패스 전압을 인가하는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  15. 제 14 항에 있어서, 상기 프로그램 단계에서, 상기 복수의 제어 게이트 전극들 가운데 상기 제 1 전하 저장층 상에 위치한 제 1 제어 게이트 전극에 프로그램 전압을 인가하고 나머지 제어 게이트 전극들에 제 2 패스 전압을 인가하는 것을 특 징으로 하는 비휘발성 메모리 소자의 동작 방법.
  16. 제 14 항에 있어서, 상기 읽기 단계에서, 상기 복수의 제어 게이트 전극들 가운데 상기 제 2 전하 저장층 상에 위치한 제 2 제어 게이트 전극에 읽기 전압을 인가하고 나머지 제어 게이트 전극들에 제 2 패스 전압을 인가하는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  17. 제 14 항에 있어서, 상기 복수의 전하 저장층들에 저장된 데이터를 일시에 지우는 소거 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  18. 제 14 항에 있어서, 상기 복수의 전하 저장층들을 복수의 블록들로 구분하고, 상기 복수의 블록들 가운데 선택된 제 1 블록의 데이터를 일시에 지우는 소거 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  19. 제 18 항에 있어서, 상기 제 1 블록의 소거와 동시에, 상기 복수의 블록들 가운데 선택된 제 2 블록에 대해서 상기 프로그램 단계 또는 상기 읽기 단계를 수행하는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  20. 하나 이상의 산화물계 화합물 반도체층을 제공하는 단계;
    상기 산화물계 화합물 반도체층과 절연된 복수의 보조 게이트 전극들을 형성하는 단계;
    상기 복수의 보조 게이트 전극들의 인접한 둘 사이에 상기 복수의 보조 게이트 전극들과 다른 높이에 각각 배치되고, 상기 하나 이상의 산화물계 화합물 반도체층과 절연된 복수의 제어 게이트 전극들을 형성하는 단계; 및
    상기 산화물계 화합물 반도체층 및 상기 복수의 제어 게이트 전극 사이에 복수의 전하 저장층을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  21. 제 19 항에 있어서, 상기 하나 이상의 산화물계 화합물 반도체층을 제공하는 단계는, 복수의 산화물계 화합물 반도체층을 스트링 형태로 각각 배치되도록 제공하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  22. 제 21 항에 있어서, 상기 복수의 보조 게이트 전극들을 형성하기 전에, 상기 복수의 산화물계 화합물 반도체층들 사이에 소자분리막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  23. 제 21 항에 있어서, 상기 복수의 산화물계 화합물 반도체층은 기판 전극 상에 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  24. 제 21 항에 있어서, 상기 복수의 산화물계 화합물 반도체층들은 복수의 기판 전극들 상에 복수의 블록들로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  25. 제 20 항에 있어서, 상기 복수의 제어 게이트 전극들은 상기 하나 이상의 산화물계 화합물 반도체층의 상면 상에 형성하고,
    상기 복수의 보조 게이트 전극들은 상기 하나 이상의 산화물계 화합물 반도체층의 내부로 리세스되게 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  26. 제 20 항에 있어서, 상기 복수의 제어 게이트 전극들은 상기 하나 이상의 산화물계 화합물 반도체층의 내부로 리세스되게 형성하고,
    상기 복수의 보조 게이트 전극들은 상기 하나 이상의 산화물계 화합물 반도체층의 상면 상에 형성하는 것을 특징으로 하는 비휘발성 메모리 소자.
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