JP2002353445A - 溝ゲート型電界効果トランジスタの製造方法 - Google Patents

溝ゲート型電界効果トランジスタの製造方法

Info

Publication number
JP2002353445A
JP2002353445A JP2001161892A JP2001161892A JP2002353445A JP 2002353445 A JP2002353445 A JP 2002353445A JP 2001161892 A JP2001161892 A JP 2001161892A JP 2001161892 A JP2001161892 A JP 2001161892A JP 2002353445 A JP2002353445 A JP 2002353445A
Authority
JP
Japan
Prior art keywords
gate
groove
drain
source
impurity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001161892A
Other languages
English (en)
Inventor
Toshiharu Suzuki
俊治 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2001161892A priority Critical patent/JP2002353445A/ja
Priority to PCT/JP2002/004727 priority patent/WO2002101835A1/ja
Priority to KR10-2003-7001255A priority patent/KR20030022325A/ko
Priority to EP02778905A priority patent/EP1391939B1/en
Priority to US10/343,425 priority patent/US6927130B2/en
Priority to DE60239129T priority patent/DE60239129D1/de
Priority to TW091110731A priority patent/TW560069B/zh
Publication of JP2002353445A publication Critical patent/JP2002353445A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Optics & Photonics (AREA)
  • Electromagnetism (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】 【課題】 短チャネル効果を有効に抑制できる溝ゲート
型電界効果トランジスタを、ソース、ドレインの接合を
浅く、低抵抗に、かつ容易な工程で形成する 【解決手段】 半導体基板１に不純物を導入することに
よりソース又はドレインとなる不純物導入層１３を形成
し、不純物導入層に溝１５を穿ち、溝１５の底面にゲー
ト絶縁膜５を形成し、溝１５を埋めるようにゲートＧを
形成する溝ゲート型電界効果トランジスタ１００Ａの製
造方法において、半導体基板１へ不純物を導入した後、
ゲートＧを形成する前に、不純物を活性化するレーザー
アニールを行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、微細化に対応した
溝ゲート型電界効果トランジスタの製造方法に関する。
【０００２】
【従来の技術】シリコン基板を用いたＭＯＳ型ＬＳＩ
は、現在、０．１８μｍのデザインルール（設計基準）
のＬＳＩが量産に移行した段階にあるが、微細化による
集積度の向上がさらに求められており、０．１３μｍか
ら０．１０μｍのデザインルールのＬＳＩが開発されて
いる。このＬＳＩには、動作速度の高速化や低消費電力
化も求められている。
【０００３】ＬＳＩを微細化し、集積度を大規模にする
場合、個々のトランジスタの性能のバラツキを抑える上
で、短チャネル効果を抑制することが極めて重要な課題
となる。
【０００４】短チャネル効果を抑制するため、既に実用
化されている、半導体基板上にゲートを形成し、ソース
とドレインをゲートに対して自己整合的に形成するＭＯ
Ｓ型電界効果トランジスタにおいては、ソースやドレイ
ンの不純物濃度、形状、チャネル領域のウェル不純物の
プロファイル等の最適化を図ることがなされており、さ
らにソースやドレインの端に斜めイオン注入等の方法で
反対導電型の、所謂、Halo又はポケットと称される不純
物領域を形成し、短チャネル効果を抑制することが試み
られている。
【０００５】また、短チャネル効果の抑制のためには、
ソースやドレインの低抵抗性を維持しつつ、ソースやド
レインを浅く形成することが基本的な重要事項となる。
【０００６】従来、ソースやドレインの形成のために半
導体基板に導入した不純物の活性化は、抵抗加熱炉を用
いた熱処理（９００〜９５０℃、２０〜３０分）で行わ
れているが、近年では、この熱処理による不純物の拡散
を防止してソースやドレインを浅く低抵抗に形成するた
め、ハロゲンランプを用いたＲＴＡ（Rapid ThermalAnn
eal）が行われている。
【０００７】図３に一般的なＲＴＡの昇降温プロファイ
ルを示す。ＲＴＡでは、５０〜１００℃の昇温速度で１
０００〜１１００℃のアニール温度に昇温し、このアニ
ール温度を１０秒間程度保持し、自然冷却する。
【０００８】図４に、ＲＴＡを用いてソース、ドレイン
の接合を形成する一般的なｎ型電界効果トランジスタ１
００Ｘの製造方法を示す。この方法では、まず、ｐ型の
シリコン基板１に素子分離２を形成し、さらにＳｉＯ2
等からなるスルー膜３を形成し（図４（ａ））、スルー
膜３を通して矢印のようにイオン注入することによりウ
ェル４及びＶthの適性化層（図示せず）を形成する（図
４（ｂ））。次に、スルー膜３を除去し、１０００℃、
３０分程度の熱酸化により３〜５ｎｍ程度のゲート絶縁
膜５を形成し、その上に減圧ＣＶＤ等により、厚さ５０
０ｎｍ程度の高濃度に燐のドープされたポリシリコン６
を堆積し、その上に、ゲート抵抗の低減のために、ＷＳ
ｉ７をＣＶＤ法により３００ｎｍ程度堆積する（図４
（ｃ））。
【０００９】その後、リソグラフィ技術とエッチング技
術を用いて所望のデザインルールのゲートパターンを形
成し、このゲートパターンをマスクとして、拡張ソース
８ａ、拡張ドレイン８ｂとなる砒素等の不純物を矢印の
ように１０ｋｅＶ、１×１０ 15ｃｍ-2程度イオン注入す
る（図４（ｄ））。次に、通常のＣＶＤによりＳｉＯ 2
膜を堆積し、異方性エッチングすることにより、サイド
ウォール９を形成し、再びイオン注入することにより、
ソースＳ、ドレインＤとなる不純物導入層を形成する砒
素を３０ｋｅＶで３×１０15ｃｍ-2程度導入する（図４
（ｅ））。
【００１０】次に、短チャネル効果の抑制のためのポケ
ット（Halo）１０を形成するために、基板面の法線に対
して１０°〜３０°の角度で砒素等のｐ型不純物を２０
ｋｅＶ、１×１０13ｃｍ-2程度イオン注入する（図４
（ｆ））。そして、これまでに基板１に導入した不純物
を活性化するために、ハロゲンランプを用いたＲＴＡに
より、１０５０℃、１０秒程度のアニールを施す。
【００１１】その後、ＣＶＤ法によりＳｉＯ2等の層間
絶縁膜１１を堆積し（図４（ｇ））、次いで、層間絶縁
膜１１にソース、ドレインの取り出し電極１４を形成
し、トランジスタ１００Ｘを得る（図４（ｈ））。
【００１２】しかしながら、ソースやドレインの接合の
形成に、上述のようにＲＴＡを用いても、アニール温度
を保持した後は自然放熱による冷却が行われるため、こ
の冷却時の降温速度を制御できず、降温時の不純物の拡
散によるプロファイルが問題となる。
【００１３】これに対しては、図５に示すように、アニ
ール温度での保持時間をゼロとするスパイク（Spike）
ＲＴＡや降温時にＨｅガス等を用いて強制冷却するクイ
ッククーリングＲＴＡの手法がとられている。
【００１４】ところが、これらの手法を駆使しても、ソ
ースやドレインの接合深さと抵抗値は、図６に示すよう
に、技術界のロードマップ（ITRS'99）においてゲート
長１３０ｎｍ以下のトランジスタに要求される値にはな
っていない。
【００１５】また、不純物をイオン注入によって導入し
た場合にＲＴＡを行うと、イオンの衝撃による結晶の破
壊のために多数形成される格子間原子や空孔等の点欠陥
がＲＴＡの熱処理の初期段階で増速拡散を起こす。この
ため、通常の熱拡散による不純物の再分布は相当に抑制
されるものの、点欠陥の増速拡散に伴う不純物の拡散が
起き、不純物のプロファイルは大きな再分布を起こす。
【００１６】そこで、不純物の活性化法として、エキシ
マレーザーを用いたアニールが検討されている。エキシ
マレーザーによるアニールでは、数ナノ秒の極短時間の
うちに１０００℃以上に昇温するため、増速拡散を伴わ
ずに不純物を活性化できる。図７に、ＢＦ2（１５ｋｅ
Ｖ、３×１０15ｃｍ-2）を注入し、ＸｅＣｌのエキシマ
レーザー（波長３０８ｎｍ、パルス幅４０ｎｓｅｃ）で
活性化したｐ＋層の接合深さと面抵抗率（Ω／□）とレ
ーザーエネルギー密度（ｍＪ／ｃｍ2）との関係を示
す。
【００１７】エキシマレーザーによるアニールでは、極
短時間で加熱が行われるため、熱的に非平衡な状態でア
ニール処理が行われる。したがって、ＲＴＡでアニール
する場合に比して、図７に示したように、浅く低抵抗の
接合を形成することが可能となる。しかしながら、エキ
シマレーザーによると、アニール時に、半導体基板から
ゲート絶縁膜によって熱的に絶縁されているゲートがそ
の構成基材の融点を超える温度となり、溶融による変形
や破壊がもたらされる場合がある。
【００１８】このような問題に対しては、ソースやドレ
イン等の所望の部位のみに熱処理を行う選択的アニール
の手法が必要となる。
【００１９】選択的アニールの手法としては、Ｓｉ酸化
膜の厚さによって、レーザーの反射率が異なることを利
用し、熱処理の必要性の有無によって被照射体に膜厚の
異なるＳｉ酸化膜を形成し、レーザーを照射する方法が
ある。より具体的には、例えば、波長３０８ｎｍのエキ
シマレーザーについて、Ｓｉ酸化膜の反射率は、Ｓｉ酸
化膜の膜厚に対して図８に示す変化を示す。したがって
エキシマレーザーを用いる選択的エキシマレーザーアニ
ール法では、熱処理を施したい部位には、Ｓｉ酸化膜を
その反射率が極小となる膜厚５０ｎｍに堆積し、熱処理
を施したくない部位には、その反射率が最大となる膜厚
１００ｎｍに堆積する（H.Tsukamoto etal, Jpn.J.App
l.Phys.32,L967(1993)）。
【００２０】この選択的エキシマレーザーアニール法を
用いてソース及びドレインの不純物の活性化を行う、従
来のｎ型トランジスタの製造方法を図９に示す。この方
法では、まず、ｐ型のシリコン基板１に素子分離２を形
成し、さらにＳｉＯ2等からなるスルー膜３を形成し
（図９（ａ））、スルー膜３を通してイオン注入するこ
とによりウェル４及びＶthの適性化層（図示せず）を形
成する（図９（ｂ））。次に、スルー膜３を除去し、１
０００℃、３０分程度の熱酸化により３〜５ｎｍ程度、
その上に減圧ＣＶＤ等により、厚さ５００ｎｍ程度の高
濃度に燐のドープされたポリシリコン６を堆積し、その
上に、ゲート抵抗の低減のために、ＷＳｉ７をＣＶＤ法
により３００ｎｍ程度堆積し、さらにＬＰＣＶＤ等によ
り膜厚５０ｎｍのＳｉ酸化膜１２ａを堆積する（図９
（ｃ））。
【００２１】その後、リソグラフィ技術とエッチング技
術を用いて所望のデザインルールのゲートパターン（ポ
リシリコン６／ＷＳｉ７／Ｓｉ酸化膜１２ａ）を形成す
る。そして、このゲートパターンをマスクとして、拡張
ソース８ａ、拡張ドレイン８ｂとなる砒素等の不純物を
矢印のように１０ｋｅＶ、１×１０15ｃｍ-2程度イオン
注入する（図９（ｄ））。次に、通常のＣＶＤ法により
ＳｉＯ2膜を堆積し、異方性エッチングすることによ
り、サイドウォール９を形成し、再びイオン注入するこ
とにより、ソースＳ、ドレインＤとなる不純物導入層を
形成する砒素を３０ｋｅＶで３×１０15ｃｍ-2程度導入
する（図９（ｅ））。
【００２２】次に、短チャネル効果の抑制のためのポケ
ット（Halo）１０を形成するために、基板面の法線に対
して１０°〜３０°の角度で砒素等のｐ型不純物を２０
ｋｅＶ、１×１０13ｃｍ-2程度イオン注入する（図９
（ｆ））。
【００２３】その後、反射防止膜としてＳｉ酸化膜１２
ｂを、ＣＶＤ法により、エキシマレーザーが極小の反射
率を示す膜厚５０ｎｍ堆積する。これにより、ソース
Ｓ、ドレインＤとなる不純物導入層上にはこの膜厚５０
ｎｍのＳｉ酸化膜１２ｂが形成され、ゲートパターン上
には、このＳｉ酸化膜１２ｂと、ゲートパターンの形成
前に堆積させたＳｉ酸化膜１２ａとの合計で膜厚１００
ｎｍ、即ち、エキシマレーザーの反射率が最大の膜厚の
Ｓｉ酸化膜が形成される（図９（ｇ））。
【００２４】次に、これまでに基板１に導入した不純物
を活性化するために、エキシマレーザーＬを用いて９０
０〜１０００ｍＪ／ｃｍ2のエネルギー密度でアニール
を施す（図９（ｈ））。
【００２５】その後、ＣＶＤ法によりＳｉＯ2等の層間
絶縁膜１１を堆積し、次いで、層間絶縁膜１１にソー
ス、ドレインの取り出し電極１４を形成し、トランジス
タ１００Ｙを得る（図９（ｉ））。
【００２６】このように選択的アニールの手法によりト
ランジスタ１００Ｙを作製すると、ゲートＧが高温に加
熱されることなく、不純物を活性化させるべきソースＳ
及びドレインＤのみが高温に加熱されるので、アニール
に伴うゲートＧの変形や破壊を防止することができる。
また、ソースＳやドレインＤでは、熱的に非平衡なレー
ザーアニールを行うので、浅く低抵抗の接合を形成する
ことが可能となる。したがって、この方法によれば、ゲ
ート長０．１μｍ以下で動作するトランジスタを作製す
ることが可能となる（H.Tsukamoto et al, Jpn.J.Appl.
Phys.32,L967(1993)）。
【００２７】しかしながら、この方法によると、選択的
レーザーアニールを行うために、ゲートパターンの形成
の前後にそれぞれＳｉ酸化膜１２ａ、１２ｂを基板全面
に所定の膜厚で均一に形成しなくてはならないという工
程の増加と困難性が伴う。
【００２８】
【発明が解決しようとする課題】以上のように、電界効
果トランジスタのソースあるいはドレインを形成するた
めに基板に導入した不純物を活性化するにあたり、従来
行われている抵抗過熱炉を用いる方法やＲＴＡを用いる
方法では、ゲート長０．１μｍ以下の極めて微細化した
トランジスタにおいて、短チャネル効果を効果的に抑制
できる程にソース、ドレインの接合を浅く、かつ低抵抗
に形成することは困難である。
【００２９】また、選択的レーザーアニールの手法を用
いると、ソース、ドレインの接合を浅く、低抵抗に形成
することは可能であるが、工程の増加と困難性が伴う。
【００３０】これに対し、本発明は、極めて微細化した
電界効果トランジスタを、短チャネル効果を有効に抑制
できる程にソース、ドレインの接合を浅く、低抵抗に、
かつ容易な工程で形成する新たな電界効果トランジスタ
の製造方法を提供することを目的とする。
【００３１】
【課題を解決するための手段】本発明者は、図９に示し
た従来の選択的レーザーアニールの手法において工程を
複雑にするＳｉ酸化膜１２ａ、１２ｂの形成は、ゲート
パターンの形成後にレーザーアニールを行うために必要
とされており、したがって、ゲートパターンを形成する
前にアニールを行う溝ゲート型電界効果トランジスタに
レーザーアニールを適用すると、Ｓｉ酸化膜１２ａ、１
２ｂの形成工程を省略できることを見出した。
【００３２】即ち、本発明は、半導体基板に不純物を導
入することによりソース又はドレインとなる不純物導入
層を形成し、不純物導入層に溝を穿ち、溝の底面にゲー
ト絶縁膜を形成し、溝を埋めるようにゲートを形成する
溝ゲート型電界効果トランジスタの製造方法において、
半導体基板へ不純物を導入した後、ゲートを形成する前
に、不純物を活性化するレーザーアニールを行うことを
特徴とする溝ゲート型電界効果トランジスタの製造方法
を提供する。
【００３３】
【発明の実施の形態】以下、図面を参照しつつ本発明を
具体的に説明する。なお、各図中、同一符号は同一又は
同等の構成要素を表している。
【００３４】図１は、実効ゲート長０．１μｍ程度のｎ
型の溝ゲート型ＭＯＳ（ＭＩＳ）トランジスタを作製す
る本発明の製造方法の一実施例の工程説明図である。
【００３５】本実施例では、ｐ型のシリコン基板１にシ
ャロートレンチ等の素子分離２を形成し、さらにＳｉＯ
2等からなるスルー膜３を形成し、スルー膜３を通して
矢印のようにイオン注入することによりウェル４及びＶ
thの適性化層（図示せず）を形成する（図１（ａ））。
【００３６】次に、ｎ型の不純物であるリン、砒素等を
矢印のように深さ４０ｎｍ程度まで、５×１０15ｃｍ-2
程度イオン注入し、ソースＳとドレインＤを構成する不
純物導入層１３を形成する（図１（ｂ））。さらに、図
４、図９に示した従来型トランジスタの拡張ソース８
ａ、拡張ドレイン８ｂに相当する不純物導入層８を形成
するためには、ソースＳ、ドレインＤを構成する不純物
導入層１３よりも２０ｎｍ程度深く、１×１０15ｃｍ-2
程度のｎ型不純物を注入する（図１（ｃ））。
【００３７】次に、エキシマレーザーを効果的に吸収さ
せる反射防止膜として厚さ５０ｎｍ程度のＳｉ酸化膜１
２を形成する（図１（ｄ））。このＳｉ酸化膜１２は、
既に形成されているスルー膜３をエッチング等で５０ｎ
ｍ程度に薄くしてもよく、あるいは、あらためて膜厚５
０ｎｍ程度のＳｉ酸化膜を堆積しなおしてもよい。
【００３８】その後、これまでに基板１に導入した不純
物を活性化するために、波長３０８ｎｍのＸｅＣｌエキ
シマレーザーＬをエネルギー密度９００ｍＪ／ｃｍ2程
度で照射するレーザーアニールを行う（図１（ｅ））。
【００３９】次に、ＣＶＤ法によりＳｉ3Ｎ4あるいはＳ
ｉＯ2等の層間絶縁膜１１を０．２〜０．３μｍ程度堆
積し、次いで、ＫｒＦレーザーを用いるリソグラフィ技
術及びドライエッチング技術を用いて、ゲートを形成す
る溝１５を、素子分離２で挟まれた領域の中央部に、幅
Ｗを０．１μｍで、層間絶縁膜１１を貫通し、拡張ソー
ス８ａ、拡張ドレイン８ｂに相当する不純物導入層８の
プロファイルの端から数十ｎｍ程度深い位置まで形成す
る（図１（ｆ））。
【００４０】その後、９００℃、２０分程度の乾燥酸素
中で熱酸化を行うことにより厚さ２〜３ｎｍ程度の酸化
膜からなるゲート絶縁膜５を溝１５の底面及び側面に成
長させる（図１（ｇ））。ゲート絶縁膜５としては、ス
パッタあるいはＣＶＤにより、Ａｌ2Ｏ3等の高誘電率絶
縁膜を形成してもよい。
【００４１】次に、溝１５内に、ポリシリコン／タング
ステンシリサイド、あるいは金属ゲートとなるＴｉＮ、
Ｍｏ等のゲート電極材料１６をＣＶＤ法又はスパッタ法
で充填し、ＣＭＰ等で平坦化してゲートＧを形成する
（図１（ｈ））。
【００４２】最後に、層間絶縁膜１１を開孔し、ブラン
ケットタングステン等を埋め込み、エッチバック、ＣＭ
Ｐ等により余分のタングステンを除去することにより、
ソースＳ、ドレインＤの取り出し電極１４を形成し、溝
ゲート型トランジスタ１００Ａを得る（図１（ｉ））。
【００４３】このように溝ゲート型トランジスタ１００
Ａを作製すると、ゲートの形成前にソースＳ、ドレイン
Ｄ、その他の不純物の活性化を行うので、ソースＳ、ド
レインＤの接合を５０ｎｍ程度の極めて浅い深さに、２
００Ω／□程度の低抵抗に形成することができる。しか
も、この製造方法によれば、従来、レーザーアニールを
選択的に行うために必要とされる、ソースＳ及びドレイ
ンＤ上とゲートＧ上とで異なる膜厚のＳｉ酸化膜を形成
することが不要となるので、従来の選択的レーザーアニ
ールの手法に比してトランジスタの製造工程を簡略化で
きる。さらに、溝ゲート型トランジスタは、ソースＳと
ドレインＤの距離がゲート長よりも長く、また、ソース
ＳとドレインＤとが直接対面していないので構造的に短
チャネル効果を起こし難いという利点を有しているが、
本実施例の方法によれば、かかる溝ゲート型トランジス
タを容易に作製することができる。
【００４４】図２は、図１に示したトランジスタ１００
Ａよりもソース、ドレインとゲートとの容量がさらに低
減された溝ゲート型ＭＯＳ（ＭＩＳ）トランジスタ１０
０Ｂを作製する本発明の異なる態様の工程説明図であ
る。
【００４５】本実施例では、図１に示したトランジスタ
１００Ａと同様に、ｐ型のシリコン基板１に素子分離
２、スルー膜３、ウェル４及びＶthの適性化層（図示せ
ず）を形成し（図２（ａ））、ソースＳとドレインＤを
形成するための不純物導入層１３（図２（ｂ））、さら
に、エキシマレーザーを効果的に吸収させる反射防止膜
として厚さ５０ｎｍ程度のＳｉ酸化膜１２を形成し（図
２（ｃ））、レーザーアニールを行う（図２（ｄ））。
【００４６】次に、ＣＶＤ法によりＳｉ3Ｎ4あるいはＳ
ｉＯ2等の層間絶縁膜１１を０．４〜０．５μｍ程度堆
積し、次いで、ＫｒＦレーザーを用いるリソグラフィ技
術及びドライエッチング技術を用いて、第１の溝２０
を、素子分離２で挟まれた領域の中央部に、幅Ｗ１を
０．１８μｍとし、層間絶縁膜１１を貫通し、ソース
Ｓ、ドレインＤを形成する不純物導入層１３のプロファ
イルの端から１０ｎｍ程度浅い位置まで形成する（図２
（ｅ））。
【００４７】次に、ＣＶＤ法と異方性エッチングを組み
合わせて、第１の溝２０の側壁にＳｉＯ2等の絶縁材料
からなるサイドウォール２１を、厚さＷ２を０．０５μ
ｍ程度に形成し、また、第１の溝２０の底面で基板１を
露出させる（図２（ｆ））。
【００４８】このサイドウォール２１をマスクとして、
第１の溝２０の底面に露出している基板１に選択エッチ
ングを行うことにより、第２の溝２２を、不純物導入層
１３のプロファイルの端部の深さあるいはその端部より
も数ｎｍ程度深い深さまで形成する（図２（ｇ））。
【００４９】次に、９５０℃、２０分程度の乾燥酸素中
で第２の溝２２の底面を熱酸化することにより、厚さ２
〜３ｎｍのゲート絶縁膜５を形成するか、あるいはスパ
ッタ法、通常のＣＶＤ法、原子層化学的気相成長法等を
用いて、第２の溝２２の底面にＡｌ2Ｏ3等の高誘電率絶
縁膜からなるゲート絶縁膜５を形成する（図２
（ｈ））。
【００５０】その後、溝内に、ポリシリコン／タングス
テンシリサイド、あるいは金属ゲートとなるＴｉＮ、Ｍ
ｏ等のゲート電極材料１６をＣＶＤ法又はスパッタ法で
充填し、ＣＭＰ等で平坦化する（図２（ｉ））。
【００５１】最後に、図１のトランジスタ１００Ａと同
様にソースＳ、ドレインＤの取り出し電極１４を形成
し、トランジスタ１００Ｂを得る（図２（ｊ））。
【００５２】このように溝ゲート型トランジスタ１００
Ｂを製造すると、図１の溝ゲート型トランジスタ１００
Ａと同様に、従来の選択的レーザーアニールの手法に比
して簡略化した工程でレーザーアニールを行い、ソース
Ｓ、ドレインＤの接合が極めて浅い、低抵抗のトランジ
スタを得ることができる。
【００５３】さらにこの溝ゲート型トランジスタ１００
Ｂの製造方法によれば、サイドウォール２１により、ソ
ースＳあるいはドレインＤとゲートＧとが隔てられてい
るため、ソースＳあるいはドレインＤとゲートＧとの容
量を著しく低減させることができる。この容量低減の効
果は、超浅のソースＳ、ドレインＤが形成されているた
めに、更に効果的である。
【００５４】また、第１の溝２０に対して第２の溝２２
はサイドウォール２１により自己整合的に形成され、か
つ第２の溝２２の幅Ｗ３は第１の溝２０の幅Ｗ１よりも
狭く形成されるので、第２の溝２２の幅Ｗ３は、第１の
溝２０を規定するリソグラフィの能力よりも自動的に狭
い幅に形成される。より具体的には、例えば、第１の溝
２０の幅Ｗ１を０．１８μｍとし、サイドウォール２１
の幅Ｗ２を０．０５μｍとする場合、第２の溝２２の幅
Ｗ３は、０．０８μｍに形成されることとなる。したが
って、本実施例によれば、現在実用化されているＫｒＦ
リソグラフィでも困難とされている０．０８μｍ、ある
いはそれ以下の極めてゲート長の短い微細化したトラン
ジスタを作製することが可能となる。
【００５５】図２に示した、第１及び第２の溝を有する
溝ゲート型トランジスタ１００Ｂの形成においても、図
１に示した溝ゲート型トランジスタ１００Ａと同様に、
拡張ソース、拡張ドレインに相当する不純物導入層を形
成してもよい。その場合、拡張ソース、拡張ドレインに
相当する不純物導入層を基板に形成した後にレーザーア
ニールを行い、その後に第１の溝を形成する。
【００５６】あるいは、第１の溝２０を形成した後に拡
張ソース、拡張ドレインに相当する不純物導入層を形成
し、その後にレーザーアニールを行う。この場合、レー
ザーの吸収が十分に行われるように、層間絶縁膜１１の
厚さを、図２に示した場合よりも薄く形成しておく。レ
ーザーアニール後には図２に示した方法と同様にサイド
ウォールを形成し、第２の溝を穿ち、第２の溝にゲート
絶縁膜を形成し、これらの溝をゲート金属材料で埋め込
んでトランジスタを作製する。
【００５７】本発明は、この他種々の態様をとることが
できる。例えば、上述の実施例では波長３０８ｎｍのＸ
ｅＣｌエキシマレーザーを用いる例を示したが、Ｋｒ
Ｆ、ＡｒＦ等のエキシマレーザーを用いても良い。さら
に、適当なエネルギー密度で照射できる限り、エキシマ
レーザーに限らず、他のレーザーを用いても良い。
【００５８】また、上述の実施例ではｎ型のＭＯＳ又は
ＭＩＳトランジスタの製造方法について説明したが、基
板及び不純物の導電型を逆にすることにより、ｐ型のト
ランジスタにも同様に適用することができる。
【００５９】ゲートの構成材料として用いる金属や、ゲ
ート絶縁膜として用いる高誘電率絶縁膜も上述した例に
限られない。ワークファンクションが適当な金属や、バ
ンドギャップが適当な高誘電率絶縁材料であって、成型
性がよく、安定している材料を適宜選択することができ
る。
【００６０】種々の膜の厚さ、不純物濃度、不純物層の
深さ等も上述の例に限られず、作製する当該トランジス
タのゲート長、Ｖth、電流駆動能力、その他の所期の特
性によって最適化することができる。
【００６１】
【発明の効果】本発明によれば、溝ゲート型トランジス
タの製造工程において、ソース、ドレイン等を形成する
不純物の活性化をレーザーアニールにより行うので、ゲ
ート長０．１μｍ以下の極めて微細化した溝ゲート型ト
ランジスタを、ソース、ドレインの接合を極めて浅く、
低抵抗に、かつ簡略化した工程で形成することが可能と
なる。そして、ソース、ドレインの接合を極めて浅く形
成できることにより、ソースあるいはドレインとゲート
との容量を大幅に低減させることができる。
【００６２】また、本発明によれば、ソース、ドレイン
の接合を極めて浅く形成できることにより、ゲートを埋
め込む溝自体も浅く形成することが可能となり、エッチ
ング等の加工精度のバラツキによる実効的なゲート長の
バラツキを低減させることができる。したがって、ドレ
イン電流やＶthのバラツキを低減させることが容易とな
る。
【図面の簡単な説明】
【図１】 実施例のトランジスタの製造方法の工程説明
図である。
【図２】 実施例のトランジスタの製造方法の工程説明
図である。
【図３】 ＲＴＡの昇降温プロファイルである。
【図４】 従来のｎ型のトランジスタの製造方法の工程
説明図である。
【図５】 スパイクＲＴＡ及びクイッククーリングＲＴ
Ａの昇降温プロファイルである。
【図６】 スパイクＲＴＡ及びクイッククーリングＲＴ
Ａを用いて形成されたｐ−ｎ接合の接合深さと面抵抗率
の関係図である。
【図７】 エキシマレーザーアニールによる接合深さと
面抵抗率とレーザーエネルギー密度との関係図である。
【図８】 Ｓｉ酸化膜における、膜厚とエキシマレーザ
ーの反射率との関係図である。
【図９】 従来の選択的レーザーアニールの手法を用い
たトランジスタの製造方法の工程説明図である。
【符号の説明】
１…基板、 ２…素子分離、 ３…スルー膜、 ４…ウ
ェル、 ５…ゲート絶縁膜、 ８…拡張ソース、拡張ド
レインを形成する不純物導入層、 ８ａ…拡張ソース、
８ｂ…拡張ドレイン、 １１…層間絶縁膜、 １２…
Ｓｉ酸化膜、１３…ソース、ドレインを形成する不純物
導入層、 １４…取り出し電極、 １５…溝、 １６…
ゲート電極材料、 ２０…第１の溝、 ２１…サイドウ
ォール、 ２２…第２の溝、 １００Ａ、１００Ｂ…溝
ゲート型トランジスタ
フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB16 BB18 BB30 BB40 CC05 DD04 DD08 DD15 DD16 DD37 DD43 DD65 DD75 EE03 EE14 EE16 FF14 GG09 GG10 GG14 HH12 HH14 HH18 HH20 5F140 AA10 AA13 AA21 AA40 BA01 BB06 BB13 BC06 BC15 BC19 BD11 BE03 BE07 BE09 BE10 BF01 BF04 BF07 BF10 BF11 BF18 BF43 BG08 BG12 BG28 BG30 BG40 BH14 BJ01 BJ07 BJ27 BK13 BK19 BK21 BK22 BK23 BK25 BK39 CB04 CB08 CC03 CC12 CE18

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板に不純物を導入することによ
    りソース又はドレインとなる不純物導入層を形成し、不
    純物導入層に溝を穿ち、溝の底面にゲート絶縁膜を形成
    し、溝を埋めるようにゲートを形成する溝ゲート型電界
    効果トランジスタの製造方法において、半導体基板へ不
    純物を導入した後、ゲートを形成する前に、不純物を活
    性化するレーザーアニールを行うことを特徴とする溝ゲ
    ート型電界効果トランジスタの製造方法。
  2. 【請求項２】 半導体基板へ不純物を導入した後、溝を
    穿つ前に、反射防止膜を形成してレーザーアニールを行
    う請求項１記載の溝ゲート型電界効果トランジスタの製
    造方法。 【請求押３】 半導体基板へ不純物を導入した後、溝を
    穿つ前に、反射防止膜を形成してレーザーアニールを行
    い、その溝の側壁に絶縁材料からなるサイドウォールを
    形成し、サイドウォールをマスクとして前記溝の底面に
    第２の溝を穿ち、第２の溝の底面にゲート絶縁膜を形成
    し、これらの溝を埋めるようにゲートを形成する請求項
    １記載の溝ゲート型電界効果トランジスタの製造方法。
JP2001161892A 2001-05-30 2001-05-30 溝ゲート型電界効果トランジスタの製造方法 Pending JP2002353445A (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2001161892A JP2002353445A (ja) 2001-05-30 2001-05-30 溝ゲート型電界効果トランジスタの製造方法
PCT/JP2002/004727 WO2002101835A1 (fr) 2001-05-30 2002-05-16 Procede de fabrication d'un transistor a effet de champ de type porte de canal
KR10-2003-7001255A KR20030022325A (ko) 2001-05-30 2002-05-16 홈 게이트형 전계 효과 트랜지스터의 제조방법
EP02778905A EP1391939B1 (en) 2001-05-30 2002-05-16 Method for manufacturing trench gate type field effect transistor
US10/343,425 US6927130B2 (en) 2001-05-30 2002-05-16 Method of manufacturing a trench gate type field effect transistor
DE60239129T DE60239129D1 (de) 2001-05-30 2002-05-16 Verfahren zur herstellung eines graben-gate-feldeffekttransistors
TW091110731A TW560069B (en) 2001-05-30 2002-05-22 Groove gate field-effect transistor and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001161892A JP2002353445A (ja) 2001-05-30 2001-05-30 溝ゲート型電界効果トランジスタの製造方法

Publications (1)

Publication Number Publication Date
JP2002353445A true JP2002353445A (ja) 2002-12-06

Family

ID=19005104

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001161892A Pending JP2002353445A (ja) 2001-05-30 2001-05-30 溝ゲート型電界効果トランジスタの製造方法

Country Status (7)

Country Link
US (1) US6927130B2 (ja)
EP (1) EP1391939B1 (ja)
JP (1) JP2002353445A (ja)
KR (1) KR20030022325A (ja)
DE (1) DE60239129D1 (ja)
TW (1) TW560069B (ja)
WO (1) WO2002101835A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6951785B2 (en) 2003-06-25 2005-10-04 Samsung Electronics Co., Ltd. Methods of forming field effect transistors including raised source/drain regions
JP2006210913A (ja) * 2005-01-31 2006-08-10 Hynix Semiconductor Inc ステップゲートを有する半導体素子及びその製造方法
US7470588B2 (en) 2005-09-22 2008-12-30 Samsung Electronics Co., Ltd. Transistors including laterally extended active regions and methods of fabricating the same
US7902597B2 (en) 2006-03-22 2011-03-08 Samsung Electronics Co., Ltd. Transistors with laterally extended active regions and methods of fabricating same

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7034361B1 (en) * 2003-09-03 2006-04-25 Advanced Micro Devices, Inc. Narrow body raised source/drain metal gate MOSFET
KR100505712B1 (ko) * 2003-10-22 2005-08-02 삼성전자주식회사 리세스 채널 어레이 트랜지스터의 제조 방법
CN100536089C (zh) * 2003-12-30 2009-09-02 中芯国际集成电路制造(上海)有限公司 晶圆快速冷却退火的方法和装置
US20060153995A1 (en) * 2004-05-21 2006-07-13 Applied Materials, Inc. Method for fabricating a dielectric stack
US7704833B2 (en) 2004-08-25 2010-04-27 Intel Corporation Method of forming abrupt source drain metal gate transistors
US7547945B2 (en) 2004-09-01 2009-06-16 Micron Technology, Inc. Transistor devices, transistor structures and semiconductor constructions
KR101128683B1 (ko) * 2004-12-30 2012-03-26 매그나칩 반도체 유한회사 Ｍｏｓ 트랜지스터 및 그 제조 방법
US7384849B2 (en) 2005-03-25 2008-06-10 Micron Technology, Inc. Methods of forming recessed access devices associated with semiconductor constructions
US7282401B2 (en) 2005-07-08 2007-10-16 Micron Technology, Inc. Method and apparatus for a self-aligned recessed access device (RAD) transistor gate
US7867851B2 (en) 2005-08-30 2011-01-11 Micron Technology, Inc. Methods of forming field effect transistors on substrates
US7700441B2 (en) 2006-02-02 2010-04-20 Micron Technology, Inc. Methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates
US7602001B2 (en) 2006-07-17 2009-10-13 Micron Technology, Inc. Capacitorless one transistor DRAM cell, integrated circuitry comprising an array of capacitorless one transistor DRAM cells, and method of forming lines of capacitorless one transistor DRAM cells
KR100724578B1 (ko) * 2006-08-04 2007-06-04 삼성전자주식회사 매립 게이트를 갖는 반도체소자의 제조방법
US7772632B2 (en) * 2006-08-21 2010-08-10 Micron Technology, Inc. Memory arrays and methods of fabricating memory arrays
US7589995B2 (en) 2006-09-07 2009-09-15 Micron Technology, Inc. One-transistor memory cell with bias gate
JP2008171872A (ja) * 2007-01-09 2008-07-24 Elpida Memory Inc 半導体装置及びその製造方法
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
KR100869351B1 (ko) * 2007-06-28 2008-11-19 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR101145380B1 (ko) * 2010-09-20 2012-05-15 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
CN104465383B (zh) * 2013-09-23 2018-03-06 中芯国际集成电路制造(上海)有限公司 降低mos晶体管短沟道效应的方法
JP7099369B2 (ja) * 2018-03-20 2022-07-12 株式会社デンソー 半導体装置およびその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5548926A (en) 1978-10-02 1980-04-08 Hitachi Ltd Preparation of semiconductor device
JPS62243366A (ja) * 1986-04-15 1987-10-23 Sony Corp 半導体装置の製造方法
JP2519284B2 (ja) 1988-01-29 1996-07-31 沖電気工業株式会社 埋め込みゲ―ト型ｍｏｓｆｅｔの製造方法
JPH02192168A (ja) * 1989-01-20 1990-07-27 Hitachi Ltd 半導体集積回路装置
JPH0766152A (ja) 1993-08-30 1995-03-10 Sony Corp 半導体装置の製造方法
US5372960A (en) * 1994-01-04 1994-12-13 Motorola, Inc. Method of fabricating an insulated gate semiconductor device
US5998835A (en) * 1998-02-17 1999-12-07 International Business Machines Corporation High performance MOSFET device with raised source and drain
JP2000049334A (ja) 1998-07-27 2000-02-18 Matsushita Electric Works Ltd 半導体装置及びその製造方法
US6355544B1 (en) * 2000-07-20 2002-03-12 National Semiconductor Corporation Selective high concentration doping of semiconductor material utilizing laser annealing
US6365476B1 (en) * 2000-10-27 2002-04-02 Ultratech Stepper, Inc. Laser thermal process for fabricating field-effect transistors
JP2002343963A (ja) * 2001-05-17 2002-11-29 Sony Corp 溝ゲート型電界効果トランジスタ及びその製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6951785B2 (en) 2003-06-25 2005-10-04 Samsung Electronics Co., Ltd. Methods of forming field effect transistors including raised source/drain regions
JP2006210913A (ja) * 2005-01-31 2006-08-10 Hynix Semiconductor Inc ステップゲートを有する半導体素子及びその製造方法
US7470588B2 (en) 2005-09-22 2008-12-30 Samsung Electronics Co., Ltd. Transistors including laterally extended active regions and methods of fabricating the same
US7902597B2 (en) 2006-03-22 2011-03-08 Samsung Electronics Co., Ltd. Transistors with laterally extended active regions and methods of fabricating same
US8133786B2 (en) 2006-03-22 2012-03-13 Samsung Electronics Co., Ltd. Transistors with laterally extended active regions and methods of fabricating same

Also Published As

Publication number Publication date
DE60239129D1 (de) 2011-03-24
KR20030022325A (ko) 2003-03-15
WO2002101835A1 (fr) 2002-12-19
TW560069B (en) 2003-11-01
EP1391939A1 (en) 2004-02-25
US20040009644A1 (en) 2004-01-15
EP1391939B1 (en) 2011-02-09
US6927130B2 (en) 2005-08-09
EP1391939A4 (en) 2007-11-07

Similar Documents

Publication Publication Date Title
JP2002353445A (ja) 溝ゲート型電界効果トランジスタの製造方法
US6475888B1 (en) Method for forming ultra-shallow junctions using laser annealing
JP5198823B2 (ja) 極薄先端を有する新規のトランジスタの製造方法
KR100440840B1 (ko) 반도체 장치의 제조 방법 및 반도체 장치
US20060205131A1 (en) Method for fabricating semiconductor device
JP2897004B2 (ja) Ｃｍｏｓｆｅｔ製造方法
JPH10189970A (ja) 半導体素子の製造方法
JP2002343963A (ja) 溝ゲート型電界効果トランジスタ及びその製造方法
JPH10242081A (ja) 半導体装置の製造方法
JPH11509370A (ja) Ｍｏｓトランジスタの製造方法
US6734109B2 (en) Method of building a CMOS structure on thin SOI with source/drain electrodes formed by in situ doped selective amorphous silicon
KR101022854B1 (ko) 도핑된 고유전 측벽 스페이서들을 구비한 전계 효과트랜지스터의 드레인/소스 확장 구조
US6372588B2 (en) Method of making an IGFET using solid phase diffusion to dope the gate, source and drain
JP3211784B2 (ja) 半導体装置及びその製造方法
JPH07283400A (ja) 半導体装置及びその製造方法
JP3371875B2 (ja) 半導体装置の製造方法
EP0110956A1 (en) Method for manufacturing a semiconductor device
JPH11186188A (ja) 半導体装置の製造方法
US6624014B2 (en) Process for fabricating a deep submicron complementary metal oxide semiconductor device having ultra shallow junctions
JPH09213941A (ja) 半導体装置及び半導体装置の製造方法
KR20050065899A (ko) 쇼트키 장벽 관통 트랜지스터 및 그 제조방법
JPH0653157A (ja) 半導体装置の製造方法
JPH09306862A (ja) 半導体装置の製造方法
US20040180482A1 (en) Semiconductor device and manufacturing method thereof
EP0923114A2 (en) Process for self-aligned implantation

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050524

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050720

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20060919