JPH02192168A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH02192168A JPH02192168A JP1009736A JP973689A JPH02192168A JP H02192168 A JPH02192168 A JP H02192168A JP 1009736 A JP1009736 A JP 1009736A JP 973689 A JP973689 A JP 973689A JP H02192168 A JPH02192168 A JP H02192168A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に、ＭＩＳＦ
ＥＴを有する半導体集積回路装置に適用して有効な技術
に関するものである。
ＥＴを有する半導体集積回路装置に適用して有効な技術
に関するものである。
高集積化技術として、Ｔ Ｓ Ａ Ｃ（Ｔｒｅｎｃｈ
ｔｒａｎｓｉｓｔｏｒ ｃｅｌｌ ｗｉｔｈ Ｓｅ１．
ｆ Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）構造を採用する
ＭＩＳＦＥＴが提案されている。この提案内容について
は例えばアイ イーイーイーアイイーデイ−エムテクニ
カルダイジェスト、１９８６年、第１３２頁乃至第１３
５頁（ＩＥＥＥＩＥＤＭ Ｔｅｃｈ Ｄｉｇｅｓｔ、ｐ
ｐ１３２−１３５．１９８６）に記載されている。
ｔｒａｎｓｉｓｔｏｒ ｃｅｌｌ ｗｉｔｈ Ｓｅ１．
ｆ Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）構造を採用する
ＭＩＳＦＥＴが提案されている。この提案内容について
は例えばアイ イーイーイーアイイーデイ−エムテクニ
カルダイジェスト、１９８６年、第１３２頁乃至第１３
５頁（ＩＥＥＥＩＥＤＭ Ｔｅｃｈ Ｄｉｇｅｓｔ、ｐ
ｐ１３２−１３５．１９８６）に記載されている。
前記ＴＳＡＣ構造を採用するＭＩＳＦＥＴは、半導体基
板の主面に細溝を形成し、この細溝内にゲート絶縁膜を
介在させてゲート電極を形成している。ソース領域、ド
レイン領域の夫々は、ゲート電極の側部であって、半導
体基板の主面部に前記細溝に対して自己整合で形成され
ている。ＴＳＡＣ構造を採用するＭＩＳＦＥＴは、前記
細溝で半導体基板の深さ方向に実効チャネル長を稼ぎ、
平面方向のチャネル長を縮小することができるので、高
集積化を図ることができる特徴がある。
板の主面に細溝を形成し、この細溝内にゲート絶縁膜を
介在させてゲート電極を形成している。ソース領域、ド
レイン領域の夫々は、ゲート電極の側部であって、半導
体基板の主面部に前記細溝に対して自己整合で形成され
ている。ＴＳＡＣ構造を採用するＭＩＳＦＥＴは、前記
細溝で半導体基板の深さ方向に実効チャネル長を稼ぎ、
平面方向のチャネル長を縮小することができるので、高
集積化を図ることができる特徴がある。
本発明者は、前述のＴＳＡＣ４ｍ１造を採用するＭＩ
５ＦＥＴについて検討を行った結果、次のような問題点
が生じることを見出した。
５ＦＥＴについて検討を行った結果、次のような問題点
が生じることを見出した。
ＴＳＡＣ構造を採用するＭＩＳＦＥＴは、細溝内を含む
基板全面に導電膜を堆積し、この導電膜をフォトリソグ
ラフィ技術を使用してパターンニングすることによりゲ
ート電極を形成している。
基板全面に導電膜を堆積し、この導電膜をフォトリソグ
ラフィ技術を使用してパターンニングすることによりゲ
ート電極を形成している。
このため、ゲート電極と細溝との間に製造工程における
マスク合せ余裕寸法が必要となり、この寸法に相当する
分、ＭＩＳＦＥＴの占有面積が増加し、集積度が低下す
るという問題点があった。
マスク合せ余裕寸法が必要となり、この寸法に相当する
分、ＭＩＳＦＥＴの占有面積が増加し、集積度が低下す
るという問題点があった。
また、ＴＳＡＣ構造を採用するＭＩＳＦＥＴは所謂シン
グルドレイン構造で形成されている。このため、細溝を
介在させてソース領域とドレイン領域との間隔が高集積
化で縮小すると、トレイン領域と半導体基板とで形成さ
れるｐｎ接合耐圧が劣化し、電気的信頼性が低下すると
いう問題点があった。
グルドレイン構造で形成されている。このため、細溝を
介在させてソース領域とドレイン領域との間隔が高集積
化で縮小すると、トレイン領域と半導体基板とで形成さ
れるｐｎ接合耐圧が劣化し、電気的信頼性が低下すると
いう問題点があった。
また、前記シングルトレイン構造は、トレイン領域近傍
の電界強度が強いので、ホットキャリアが多量に発生す
る。このため、ＭＩＳＦＥＴのしきい値電圧が劣化し、
経時的な電気的信頼性が低下するという問題点があった
。
の電界強度が強いので、ホットキャリアが多量に発生す
る。このため、ＭＩＳＦＥＴのしきい値電圧が劣化し、
経時的な電気的信頼性が低下するという問題点があった
。
本発明の目的は、ＭＩＳＦＥＴを有する半導体集積回路
装置において、高集積化を図ると共に電気的信頼性を向
上することが可能な技術を提供することにある。
装置において、高集積化を図ると共に電気的信頼性を向
上することが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
ＭＩＳＦＥＴを有する半導体集積回路装置において、前
ｉｉ！ＭＩＳＦＥＴを、半導体基板のチャネル形成領域
の主面に形成された細溝と、この細溝内にゲート絶縁膜
を介在させて細溝に対して自己整合で形成されたゲート
電極と、前記ゲート電極に対して自己整合で形成された
ソース領域、ドレイン領域の夫々と、前記ソース領域又
はドレイン領域とチャネル形成領域との間の主面部に形
成された電界緩和用半導体領域とで構成する。
ｉｉ！ＭＩＳＦＥＴを、半導体基板のチャネル形成領域
の主面に形成された細溝と、この細溝内にゲート絶縁膜
を介在させて細溝に対して自己整合で形成されたゲート
電極と、前記ゲート電極に対して自己整合で形成された
ソース領域、ドレイン領域の夫々と、前記ソース領域又
はドレイン領域とチャネル形成領域との間の主面部に形
成された電界緩和用半導体領域とで構成する。
上述した手段によれば、前記ゲート電極と細溝との間の
製造工程におけるマスク合せ余裕寸法に相当する分、Ｍ
ＩＳＦＥＴの占有面積を縮小することができるので、半
導体集積回路装置の集積度を向上することができると共
に、前記電界緩和用半導体領域でｐｎ接合耐圧を向上す
ることができるので、半導体集積回路装置の電気的信頼
性を向上することができる。
製造工程におけるマスク合せ余裕寸法に相当する分、Ｍ
ＩＳＦＥＴの占有面積を縮小することができるので、半
導体集積回路装置の集積度を向上することができると共
に、前記電界緩和用半導体領域でｐｎ接合耐圧を向上す
ることができるので、半導体集積回路装置の電気的信頼
性を向上することができる。
また、前記電界緩和用半導体領域は、ドレイン領域の近
傍の電界強度を緩和し、ホットキャリアの発生量を低減
することができるので、ＭＩＳＦＥＴのしきい値電圧の
変動を低減し、半導体集積回路装置の経時的な電気的信
頼性を向上することができる。
傍の電界強度を緩和し、ホットキャリアの発生量を低減
することができるので、ＭＩＳＦＥＴのしきい値電圧の
変動を低減し、半導体集積回路装置の経時的な電気的信
頼性を向上することができる。
また、前記細溝に対して、ゲート電極、電界緩和用半導
体領域、ソース領域及びドレイン領域が全べて自己整合
で形成することができるので、ＭＩＳＦＥＴの占有面積
をより縮小し、半導体集積回路装置の集積度を一層向上
することができる。
体領域、ソース領域及びドレイン領域が全べて自己整合
で形成することができるので、ＭＩＳＦＥＴの占有面積
をより縮小し、半導体集積回路装置の集積度を一層向上
することができる。
特に、細溝やゲート電極に対して電界緩和用半導体領域
が自己整合で形成できるので、電界緩和用半導体領域の
長さを均一化することができる。
が自己整合で形成できるので、電界緩和用半導体領域の
長さを均一化することができる。
以下、本発明の構成について、ｎチャネルＭＩＳＦＥＴ
を有する半導体集積回路装置に本発明を適用した一実施
例とともに説明する。
を有する半導体集積回路装置に本発明を適用した一実施
例とともに説明する。
なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
（実施例Ｉ）
本発明の実施例Ｉである半導体集積回路装置に集積化さ
れたＭＩＳＦＥＴを第１図（要部断面図）で示す。
れたＭＩＳＦＥＴを第１図（要部断面図）で示す。
第１図に示すように、ｎチャネルＭＩＳＦＥＴはＴＳＡ
Ｃ構造を採用している。このｎチャネルＭＩＳＦＥＴは
単結晶珪素からなるｐ型半導体基板（又はウェル領域）
１の主面に構成されている。
Ｃ構造を採用している。このｎチャネルＭＩＳＦＥＴは
単結晶珪素からなるｐ型半導体基板（又はウェル領域）
１の主面に構成されている。
ｎチャネルＭＩＳＦＥＴは、半導体基板（チャネル形成
領域）１、細溝２．ゲート絶縁膜３、ゲート電極４、ソ
ース領域及びドレイン領域である一対のｎ型半導体領域
５及び一対のｎ゛型半導体領域７で構成されている。
領域）１、細溝２．ゲート絶縁膜３、ゲート電極４、ソ
ース領域及びドレイン領域である一対のｎ型半導体領域
５及び一対のｎ゛型半導体領域７で構成されている。
前記細溝２は半導体基板１のチャネル形成領域の主面に
その深さ方向に向って形成されている。
その深さ方向に向って形成されている。
ゲート絶縁膜８は主に前記細溝２の内壁に沿って形成さ
れている。このゲート絶縁膜３は例えば半導体基板１の
細溝２内の表面を酸化した酸化珪素膜で形成されている
。ゲート電極４は、前記細溝２内にゲート絶縁膜３を介
在させて形成されており、細溝２に対して自己整合で形
成されている。
れている。このゲート絶縁膜３は例えば半導体基板１の
細溝２内の表面を酸化した酸化珪素膜で形成されている
。ゲート電極４は、前記細溝２内にゲート絶縁膜３を介
在させて形成されており、細溝２に対して自己整合で形
成されている。
ゲート電極４はこれに限定されないが例えばＣｖＤｉで
堆積した多結晶珪素膜で形成されている。
堆積した多結晶珪素膜で形成されている。
前記ソース領域及びドレイン領域として使用される高不
純物濃度のｎ゛型半導体領域７は、半導体基板１の主面
部にサイドウオールスペーサ６に対して自己整合で形成
されている。サイドウオールスペーサ６はゲート電極４
の側壁にゲート電極４に対して自己整合で形成されてい
る。低不純物濃度のｎ型半導体領域５は、前記サイドウ
オールスペーサ６の直下であって、半導体基板１のｎ゛
型半導体領域７とチャネル形成領域との間の主面部に形
成されている。ｎ型半導体領域５は前記細溝２、ゲート
電極４の夫々に対して自己整合で形成されている。ｎ型
半導体領域５は、主に電界緩和用半導体領域として使用
されており、Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄ ｏｐ
ｅｄ Ｄ ｒａｉｎ）構造のｎチャネルＭＩＳＦＥＴを
構成する。
純物濃度のｎ゛型半導体領域７は、半導体基板１の主面
部にサイドウオールスペーサ６に対して自己整合で形成
されている。サイドウオールスペーサ６はゲート電極４
の側壁にゲート電極４に対して自己整合で形成されてい
る。低不純物濃度のｎ型半導体領域５は、前記サイドウ
オールスペーサ６の直下であって、半導体基板１のｎ゛
型半導体領域７とチャネル形成領域との間の主面部に形
成されている。ｎ型半導体領域５は前記細溝２、ゲート
電極４の夫々に対して自己整合で形成されている。ｎ型
半導体領域５は、主に電界緩和用半導体領域として使用
されており、Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄ ｏｐ
ｅｄ Ｄ ｒａｉｎ）構造のｎチャネルＭＩＳＦＥＴを
構成する。
次に、前記ｎチャネルＭＩＳＦＥＴの具体的な製造方法
について、第２図乃至第４図（各製造工程毎に示す要部
断面図）を用いて簡単に説明する。
について、第２図乃至第４図（各製造工程毎に示す要部
断面図）を用いて簡単に説明する。
まず、ｐ型半導体基板１の活性領域の主面部に低不純物
濃度のｎ型半導体領域５を形成する。ｎ型半導体領域５
は例えばｎ型不純物をイオン打込法で導入することによ
り形成する。
濃度のｎ型半導体領域５を形成する。ｎ型半導体領域５
は例えばｎ型不純物をイオン打込法で導入することによ
り形成する。
次に、前記半導体基板１（ｎ型半導体領域５）の主面上
の全面にマスク８を形成する。マスク８は例えばＣＶＤ
法で堆積した酸化珪素膜で形成する。
の全面にマスク８を形成する。マスク８は例えばＣＶＤ
法で堆積した酸化珪素膜で形成する。
そして、第２図に示すように、前記マスク８のチャネル
形成領域を除去し、開口９を形成する。
形成領域を除去し、開口９を形成する。
次に、前記開口９内から露出する半導体基板１の主面上
であって、マスク８の開口９の内壁にサイドウオールス
ペーサ６を形成する。サイドウオールスペーサ６は、前
記開口９を含むマスク８上にＣＶＤ法で酸化珪素膜を堆
積し、この膜厚に相当する分、酸化珪素膜にＲＩＥ等の
異方性エツチングを施すことにより形成することができ
る。
であって、マスク８の開口９の内壁にサイドウオールス
ペーサ６を形成する。サイドウオールスペーサ６は、前
記開口９を含むマスク８上にＣＶＤ法で酸化珪素膜を堆
積し、この膜厚に相当する分、酸化珪素膜にＲＩＥ等の
異方性エツチングを施すことにより形成することができ
る。
次に、前記サイドウオールスペーサ６で規定された領域
内に露出する半導体基板１の主面を除去し、第３図に示
すように細溝２を形成する。細溝２は、例えばＲＩＥ等
の異方性エツチングで形成し、前記ｎ型半導体領域５の
ｐｎ接合深さよりも深く形成する。
内に露出する半導体基板１の主面を除去し、第３図に示
すように細溝２を形成する。細溝２は、例えばＲＩＥ等
の異方性エツチングで形成し、前記ｎ型半導体領域５の
ｐｎ接合深さよりも深く形成する。
次に、前記細溝２の内壁に沿ってゲート絶縁膜８を形成
する。そして、第４図に示すように、細溝２内にゲート
絶縁膜３を介在させてゲート電極４を形成する。ゲート
電極４はサイドウオールスペーサ６の上部まで達する程
度に形成する。このゲート電極４は、前記細溝２内を含
む基板全面にＣＶＤ法で多結晶珪素膜を堆積し、この多
結晶珪素膜に全面エツチングを施すことにより形成する
ことができる。
する。そして、第４図に示すように、細溝２内にゲート
絶縁膜３を介在させてゲート電極４を形成する。ゲート
電極４はサイドウオールスペーサ６の上部まで達する程
度に形成する。このゲート電極４は、前記細溝２内を含
む基板全面にＣＶＤ法で多結晶珪素膜を堆積し、この多
結晶珪素膜に全面エツチングを施すことにより形成する
ことができる。
次に、前記ゲート電極４を主にエツチングマスクとして
用い、前記マスク８を除去する。このマスク８の除去は
例えばＲＩＥ等の異方性エツチングで行う。
用い、前記マスク８を除去する。このマスク８の除去は
例えばＲＩＥ等の異方性エツチングで行う。
次に、前記ゲート電極４及びサイドウオールスペーサ６
を不純物導入マスクとして用い、イオン打込法でｎ型不
純物を導入し、前記第１図に示すように、ソース領域及
びドレイン領域として使用されるざ型半導体領域７を形
成する。
を不純物導入マスクとして用い、イオン打込法でｎ型不
純物を導入し、前記第１図に示すように、ソース領域及
びドレイン領域として使用されるざ型半導体領域７を形
成する。
このように、ＭＩＳＦＥＴを有する半導体集積回路装置
において、前記ＭＩＳＦＥＴを、半導体基板１のチャネ
ル形成領域の主面に形成された細溝２と、この細溝２内
にゲート絶縁膜３を介在させて細溝２に対して自己整合
で形成されたゲート電極４と、前記ゲート電極４に対し
て自己整合で形成されたソース領域、ドレイン領域（７
）の夫々と、前記ソース領域又はドレイン領域（７）と
チャネル形成領域との間の主面部に形成された電界緩和
用半導体領域（５）とで構成する。この構成により、前
記ゲート電極４と細溝２との間の製造工程におけるマス
ク余裕寸法に相当する分、ＭＩＳＦＥＴの占有面積を縮
小することができるので、半導体集積回路装置の集積度
を向上することができると共に、前記電界緩和用半導体
領域（５）でｐｎ接合耐圧を向上することができるので
、半導体集積回路装置の電気的信頼性を向上することが
できる。
において、前記ＭＩＳＦＥＴを、半導体基板１のチャネ
ル形成領域の主面に形成された細溝２と、この細溝２内
にゲート絶縁膜３を介在させて細溝２に対して自己整合
で形成されたゲート電極４と、前記ゲート電極４に対し
て自己整合で形成されたソース領域、ドレイン領域（７
）の夫々と、前記ソース領域又はドレイン領域（７）と
チャネル形成領域との間の主面部に形成された電界緩和
用半導体領域（５）とで構成する。この構成により、前
記ゲート電極４と細溝２との間の製造工程におけるマス
ク余裕寸法に相当する分、ＭＩＳＦＥＴの占有面積を縮
小することができるので、半導体集積回路装置の集積度
を向上することができると共に、前記電界緩和用半導体
領域（５）でｐｎ接合耐圧を向上することができるので
、半導体集積回路装置の電気的信頼性を向上することが
できる。
また、前記電界緩和用半導体領域（５）は、ドレイン領
域の近傍の電界強度を緩和し、ホットキャリアの発生量
を低減することができるので、ＭＩＳＦＥＴのしきい値
電圧の変動を低減し、半導体集積回路装置の経時的な電
気的信頼性を向上することができる。
域の近傍の電界強度を緩和し、ホットキャリアの発生量
を低減することができるので、ＭＩＳＦＥＴのしきい値
電圧の変動を低減し、半導体集積回路装置の経時的な電
気的信頼性を向上することができる。
また、前記細溝２に対して、ゲート電極４、電界緩和用
半導体領域（５）、ソース領域及びドレイン領域（７）
が全べて自己整合で形成することができるので、ＭＩＳ
ＦＥＴの占有面積をより縮小し、半導体集積回路装置の
集積度を一層向上することができる。特に、細溝２やゲ
ート電極４に対して電界緩和用半導体領域（５）が自己
整合で形成できるので、電界緩和用半導体領域（５）の
長さを均一化することができる。
半導体領域（５）、ソース領域及びドレイン領域（７）
が全べて自己整合で形成することができるので、ＭＩＳ
ＦＥＴの占有面積をより縮小し、半導体集積回路装置の
集積度を一層向上することができる。特に、細溝２やゲ
ート電極４に対して電界緩和用半導体領域（５）が自己
整合で形成できるので、電界緩和用半導体領域（５）の
長さを均一化することができる。
また、前記ＭＩＳＦＥＴのゲート電極４の平面方向のチ
ャネル長はマスク８の開口９のサイズより小さい寸法で
形成することができるので、開口９のサイズが最小加工
寸法の場合、最小加工寸法以下の寸法で前記チャネル長
を形成することがで＝１２ きる。
ャネル長はマスク８の開口９のサイズより小さい寸法で
形成することができるので、開口９のサイズが最小加工
寸法の場合、最小加工寸法以下の寸法で前記チャネル長
を形成することがで＝１２ きる。
（実施例■）
本発明の実施例■である半導体集積回路装置に集積化さ
れたＭＩＳＦＥＴの製造方法を第５図乃至第８図（各製
造工程毎に示す要部断面図）で示す。
れたＭＩＳＦＥＴの製造方法を第５図乃至第８図（各製
造工程毎に示す要部断面図）で示す。
まず、半導体基板１の主面部にｎ型半導体領域５を形成
し、この後、第５図に示すように、関口９を有するマス
ク８を形成する。
し、この後、第５図に示すように、関口９を有するマス
ク８を形成する。
次に、前記マスク８の開口９から露出する半導体基板１
の主面を除去し、細溝２を形成する。そして、第６図に
示すように、細溝２の内壁に沿ってゲート絶縁膜８を形
成する。
の主面を除去し、細溝２を形成する。そして、第６図に
示すように、細溝２の内壁に沿ってゲート絶縁膜８を形
成する。
次に、前記細溝２内及びマスク８の開口９内にゲート電
極４を形成する。細溝２内のゲート電極４はゲート絶縁
膜Ｓ上に形成されている。
極４を形成する。細溝２内のゲート電極４はゲート絶縁
膜Ｓ上に形成されている。
次に、前記マスク８を除去し、第７図に示すように、ゲ
ート電極４の側壁にサイドウオールスペーサ６を形成す
葛。
ート電極４の側壁にサイドウオールスペーサ６を形成す
葛。
次に、前記サイドウオールスペーサ６を不純物導入用マ
スクとしてｎ型不純物を半導体基板１の主面部に導入し
、ソース領域及びドレイン領域として使用されるｎ゛型
半導体領域７を形成する。
スクとしてｎ型不純物を半導体基板１の主面部に導入し
、ソース領域及びドレイン領域として使用されるｎ゛型
半導体領域７を形成する。
これら一連の工程を施すことにより、本実施例■のＭＩ
ＳＦＥＴは完成する。
ＳＦＥＴは完成する。
このように構成される半導体集積回路装置は前記実施例
■と実質的に同様の効果を奏することができる。
■と実質的に同様の効果を奏することができる。
（実施例■）
本発明の実施例■である半導体集積回路装置に集積化さ
れたＭＩＳＦＥＴの製造方法を第９図乃至第１２図（各
製造工程毎に示す要部断面図）で示す６ まず、半導体基板１の主面部にソース領域又はドレイン
領域として使用されるｎ゛型半導体領域７を形成し、こ
の後、第９図に示すように、開口９を有するマスク８を
形成する。
れたＭＩＳＦＥＴの製造方法を第９図乃至第１２図（各
製造工程毎に示す要部断面図）で示す６ まず、半導体基板１の主面部にソース領域又はドレイン
領域として使用されるｎ゛型半導体領域７を形成し、こ
の後、第９図に示すように、開口９を有するマスク８を
形成する。
次に、前記マスク８の開口９から露出する半導体基板１
の主面の一部を除去し、細溝２Ａを形成する。そして、
第１０図に示すように、半導体基板１の細溝２Ａに沿っ
た主面部にｎ型半導体装置５を形成する。ｎ型半導体領
域５はｎ型不純物をイオン打込法又は拡散法で導入する
ことにより形成することができる。
の主面の一部を除去し、細溝２Ａを形成する。そして、
第１０図に示すように、半導体基板１の細溝２Ａに沿っ
た主面部にｎ型半導体装置５を形成する。ｎ型半導体領
域５はｎ型不純物をイオン打込法又は拡散法で導入する
ことにより形成することができる。
次に、前記半導体基板１の細溝２Ａの底部の主面上であ
って、細溝２Ａの内壁及びマスク８の開口９の側壁にサ
イドウオールスペーサ６を形成する。そして、このサイ
ドウオールスペーサ６をエツチングマスクとして、半導
体基板１の細溝２Ａの底部の主面を除去し、第１１図に
示すように細溝２Ｂを形成する。細溝２Ｂはｎ型半導体
領域５のｐｎ接合深さよりも深く形成する。
って、細溝２Ａの内壁及びマスク８の開口９の側壁にサ
イドウオールスペーサ６を形成する。そして、このサイ
ドウオールスペーサ６をエツチングマスクとして、半導
体基板１の細溝２Ａの底部の主面を除去し、第１１図に
示すように細溝２Ｂを形成する。細溝２Ｂはｎ型半導体
領域５のｐｎ接合深さよりも深く形成する。
次に、前記細溝２Ｂの内壁に沿ってゲート絶縁膜３を形
成し、第１２図に示すように、細溝２Ｂ内にゲート電極
４を形成する。
成し、第１２図に示すように、細溝２Ｂ内にゲート電極
４を形成する。
これら一連の工程を施すことにより、本実施例■のＭＩ
ＳＦＥＴは完成する。
ＳＦＥＴは完成する。
このように構成される半導体集積回路装置は前記実施例
Ｉと実質的に同様の効果を奏することができる。
Ｉと実質的に同様の効果を奏することができる。
以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。
例えば、本発明は、ｐチャネルＭＩＳＦＥＴ、ＣＭＯ８
又はＣＭＯ８とバイポーラトランジスタとを有する半導
体集積回路装置に適用することができる。
又はＣＭＯ８とバイポーラトランジスタとを有する半導
体集積回路装置に適用することができる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
ＭＩＳＦＥＴを有する半導体集積回路装置において、集
積度を向上すると共に電気的信頼性を向上することがで
きる。
積度を向上すると共に電気的信頼性を向上することがで
きる。
第１図は、本発明の実施例Ｉである半導体集積回路装置
に集積化されたＭＩＳＦＥＴの要部断面図、 第２図乃至第４図は、前記ＭＩＳＦＥＴの具体的な製造
方法を各製造工程毎に示す要部断面図、第５図乃至第８
図は、本発明の実施例■である半導体集積回路装置に集
積化されたＭＩＳＦＥＴの製造方法を各製造工程毎に示
す要部断面図、第９図乃至第１２図は、本発明の実施例
■である半導体集積回路装置に集積化されたＭＩＳＦＥ
Ｔの製造方法を各製造工程毎に示す要部断面図である。 図中、１・・・半導体基板、２，２Ａ、２Ｂ・・・細溝
、３・・・ゲート絶縁膜、４・・・ゲート電極、５・・
・ｎ型半導体領域（電界緩和用半導体領域）、６・・・
サイドウオールスペーサ、７・・・ｎ＋型半導体領域（
ソース領域、ドレイン領域）である。 ：さ ソ 第１因 Ａ 第５因 第６因 第７図
に集積化されたＭＩＳＦＥＴの要部断面図、 第２図乃至第４図は、前記ＭＩＳＦＥＴの具体的な製造
方法を各製造工程毎に示す要部断面図、第５図乃至第８
図は、本発明の実施例■である半導体集積回路装置に集
積化されたＭＩＳＦＥＴの製造方法を各製造工程毎に示
す要部断面図、第９図乃至第１２図は、本発明の実施例
■である半導体集積回路装置に集積化されたＭＩＳＦＥ
Ｔの製造方法を各製造工程毎に示す要部断面図である。 図中、１・・・半導体基板、２，２Ａ、２Ｂ・・・細溝
、３・・・ゲート絶縁膜、４・・・ゲート電極、５・・
・ｎ型半導体領域（電界緩和用半導体領域）、６・・・
サイドウオールスペーサ、７・・・ｎ＋型半導体領域（
ソース領域、ドレイン領域）である。 ：さ ソ 第１因 Ａ 第５因 第６因 第７図
Claims (1)
- 【特許請求の範囲】 １、ＭＩＳＦＥＴを有する半導体集積回路装置において
、前記ＭＩＳＦＥＴが、半導体基板のチャネル形成領域
の主面に細溝を設け、該細溝内にゲート絶縁膜を介在さ
せて前記細溝に対して自己整合でゲート電極を設け、前
記半導体基板の前記ゲート電極の夫々の側部の主面部に
前記ゲート電極に対して自己整合でソース領域、ドレイ
ン領域の夫々を設け、前記半導体基板のソース領域又は
ドレイン領域とチャネル形成領域との間の主面部に電界
緩和用半導体領域を設けて構成されていることを特徴と
する半導体集積回路装置。 ２、前記ＭＩＳＦＥＴの電界緩和用半導体領域上にはゲ
ート電極の側壁にこのゲート電極に対して自己整合で形
成されたサイドウォールスペーサが設けられ、前記ソー
ス領域、ドレイン領域の夫々は前記サイドウォールスペ
ーサに対して自己整合で設けられていることを特徴とす
る請求項１に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1009736A JPH02192168A (ja) | 1989-01-20 | 1989-01-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1009736A JPH02192168A (ja) | 1989-01-20 | 1989-01-20 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02192168A true JPH02192168A (ja) | 1990-07-27 |
Family
ID=11728599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1009736A Pending JPH02192168A (ja) | 1989-01-20 | 1989-01-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02192168A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002093651A1 (fr) * | 2001-05-17 | 2002-11-21 | Sony Corporation | Transistor a effet de champ de type a grille de canal et son procede de fabrication |
| WO2002101835A1 (fr) * | 2001-05-30 | 2002-12-19 | Sony Corporation | Procede de fabrication d'un transistor a effet de champ de type porte de canal |
| KR100923033B1 (ko) * | 2006-09-26 | 2009-10-22 | 샤프 가부시키가이샤 | 고내압 트렌치 ｍｏｓ 트랜지스터 및 그 제조 방법 |
| KR100934884B1 (ko) * | 2006-09-26 | 2010-01-06 | 샤프 가부시키가이샤 | 고내압 트랜지스터, 이것을 이용한 반도체 장치, 및 고내압트랜지스터의 제조 방법 |
-
1989
- 1989-01-20 JP JP1009736A patent/JPH02192168A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002093651A1 (fr) * | 2001-05-17 | 2002-11-21 | Sony Corporation | Transistor a effet de champ de type a grille de canal et son procede de fabrication |
| WO2002101835A1 (fr) * | 2001-05-30 | 2002-12-19 | Sony Corporation | Procede de fabrication d'un transistor a effet de champ de type porte de canal |
| US6927130B2 (en) | 2001-05-30 | 2005-08-09 | Sony Corporation | Method of manufacturing a trench gate type field effect transistor |
| KR100923033B1 (ko) * | 2006-09-26 | 2009-10-22 | 샤프 가부시키가이샤 | 고내압 트렌치 ｍｏｓ 트랜지스터 및 그 제조 방법 |
| KR100934884B1 (ko) * | 2006-09-26 | 2010-01-06 | 샤프 가부시키가이샤 | 고내압 트랜지스터, 이것을 이용한 반도체 장치, 및 고내압트랜지스터의 제조 방법 |
| US7843020B2 (en) | 2006-09-26 | 2010-11-30 | Sharp Kabushiki Kaisha | High withstand voltage transistor and manufacturing method thereof, and semiconductor device adopting high withstand voltage transistor |
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