JPH0669502A - Ｍｉｓ型高耐圧トランジスタ - Google Patents
Ｍｉｓ型高耐圧トランジスタInfo
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- JPH0669502A JPH0669502A JP22107392A JP22107392A JPH0669502A JP H0669502 A JPH0669502 A JP H0669502A JP 22107392 A JP22107392 A JP 22107392A JP 22107392 A JP22107392 A JP 22107392A JP H0669502 A JPH0669502 A JP H0669502A
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Abstract
(57)【要約】
【目的】 ＭＩＳ型高耐圧トランジスタの高濃度ドレイ
ンとして基板上に形成したポリシリコンを用いること
で、従来構造と同一の高耐圧を維持しつつ、Ｐ-型オフ
セット領域の長さを短くし、全ドレイン領域を小さく、
従って高耐圧トランジスタ領域を小さくする。 【構成】 ＭＩＳ型高耐圧トランジスタのドレイン形成
領域全面にＰ-型オフセット領域６形成のための注入を
実施した後、基板表面を酸化し、ドレイン領域の中央部
を開孔してこの上に高濃度ドレインとなるポリシリコン
電極を形成する。その後熱処理により高濃度ポリシリコ
ンドレイン７を拡散源として高濃度ドレイン領域をきわ
めて浅く基板中に拡散し、基板と接合する。
ンとして基板上に形成したポリシリコンを用いること
で、従来構造と同一の高耐圧を維持しつつ、Ｐ-型オフ
セット領域の長さを短くし、全ドレイン領域を小さく、
従って高耐圧トランジスタ領域を小さくする。 【構成】 ＭＩＳ型高耐圧トランジスタのドレイン形成
領域全面にＰ-型オフセット領域６形成のための注入を
実施した後、基板表面を酸化し、ドレイン領域の中央部
を開孔してこの上に高濃度ドレインとなるポリシリコン
電極を形成する。その後熱処理により高濃度ポリシリコ
ンドレイン７を拡散源として高濃度ドレイン領域をきわ
めて浅く基板中に拡散し、基板と接合する。
Description
【０００１】
【産業上の利用分野】本発明は高集積化に適したＭＩＳ
型高耐圧トランジスタに関する。
型高耐圧トランジスタに関する。
【０００２】
【従来の技術】ＭＩＳ型高耐圧トランジスタではＰチャ
ネル型高耐圧構造を用いることが多く通常、耐圧として
−５０Ｖ〜−６０Ｖが要求される。このような高耐圧を
達成するためには高電圧の印加されるドレイン領域にオ
フセット構造が必須となり、しかもドレイン領域が素子
分離領域と接しないようにポリシリコン電極で囲まれた
ドレイン構造が必要である。その結果、前記構造上の問
題とトランジスタとしてのオン電流確保の問題のため、
トランジスタ面積が非常に大きいものとなってしまう。
ネル型高耐圧構造を用いることが多く通常、耐圧として
−５０Ｖ〜−６０Ｖが要求される。このような高耐圧を
達成するためには高電圧の印加されるドレイン領域にオ
フセット構造が必須となり、しかもドレイン領域が素子
分離領域と接しないようにポリシリコン電極で囲まれた
ドレイン構造が必要である。その結果、前記構造上の問
題とトランジスタとしてのオン電流確保の問題のため、
トランジスタ面積が非常に大きいものとなってしまう。
【０００３】以上の内容を図１３および図１４を用いて
説明する。図１３および図１４において、１はＮ型半導
体基板、２は素子分離領域であるＬＯＣＯＳ領域、３は
高耐圧トランジスタを搭載するＮ型基板領域、４は高耐
圧トランジスタのゲート酸化膜、５は高耐圧トランジス
タのポリシリコンゲート電極、６はドレインのＰ-型オ
フセット領域、８はＰ+型高濃度ソース領域、１１はＰ+
型高濃度ドレイン領域である。ここで、実用的なＰ-型
オフセット領域の濃度ではＰ-型オフセット領域６の長
さは片側で３μｍ以上、Ｐ+型高濃度ドレイン領域１１
の長さは３μｍ必要である。従って全ドレイン領域の長
さＬは９μｍ以上必要となる。またトランジスタとして
のオン電流確保のため、ドレイン幅（図８におけるポリ
シリコンゲート電極の内側のドレイン領域周辺長）は通
常４００〜５００μｍ程度としなければならない。
説明する。図１３および図１４において、１はＮ型半導
体基板、２は素子分離領域であるＬＯＣＯＳ領域、３は
高耐圧トランジスタを搭載するＮ型基板領域、４は高耐
圧トランジスタのゲート酸化膜、５は高耐圧トランジス
タのポリシリコンゲート電極、６はドレインのＰ-型オ
フセット領域、８はＰ+型高濃度ソース領域、１１はＰ+
型高濃度ドレイン領域である。ここで、実用的なＰ-型
オフセット領域の濃度ではＰ-型オフセット領域６の長
さは片側で３μｍ以上、Ｐ+型高濃度ドレイン領域１１
の長さは３μｍ必要である。従って全ドレイン領域の長
さＬは９μｍ以上必要となる。またトランジスタとして
のオン電流確保のため、ドレイン幅（図８におけるポリ
シリコンゲート電極の内側のドレイン領域周辺長）は通
常４００〜５００μｍ程度としなければならない。
【０００４】
【発明が解決しようとする課題】以上のような構造を有
する高耐圧トランジスタにおいては、図１３に示すよう
にＰ+型高濃度ドレイン領域が基板表面より２〜３μｍ
の深さで拡散しており、Ｐ-型オフセット領域はＰ+型高
濃度ドレイン領域の両側に分離して存在する。ドレイン
に電圧が印加されるときにはＰ-型オフセット領域は空
乏化されるが、その際、Ｐ-型オフセット領域での電位
分布は基板表面にほぼ垂直な等電位面をもつため、十分
な高耐圧を得るためにはＰ-型オフセット領域を十分長
く（例えば、要求される耐圧を−６０Ｖとすると実用的
なＰ-型オフセット領域の濃度では約２μｍのオフセッ
ト領域の長さがあればよいが、電位分布形状と位置合わ
せ、不純物拡散等の工程バラツキによるＰ+型高濃度ド
レイン領域の水平方向位置ずれを考慮すれば、最低３μ
ｍ以上）取る必要があった。従って全ドレイン領域の長
さは９μｍ以上必要となり、高耐圧トランジスタ領域は
非常に大きなものとなっていた。このことは今後の半導
体装置の微細化に向けて重大な課題となる。
する高耐圧トランジスタにおいては、図１３に示すよう
にＰ+型高濃度ドレイン領域が基板表面より２〜３μｍ
の深さで拡散しており、Ｐ-型オフセット領域はＰ+型高
濃度ドレイン領域の両側に分離して存在する。ドレイン
に電圧が印加されるときにはＰ-型オフセット領域は空
乏化されるが、その際、Ｐ-型オフセット領域での電位
分布は基板表面にほぼ垂直な等電位面をもつため、十分
な高耐圧を得るためにはＰ-型オフセット領域を十分長
く（例えば、要求される耐圧を−６０Ｖとすると実用的
なＰ-型オフセット領域の濃度では約２μｍのオフセッ
ト領域の長さがあればよいが、電位分布形状と位置合わ
せ、不純物拡散等の工程バラツキによるＰ+型高濃度ド
レイン領域の水平方向位置ずれを考慮すれば、最低３μ
ｍ以上）取る必要があった。従って全ドレイン領域の長
さは９μｍ以上必要となり、高耐圧トランジスタ領域は
非常に大きなものとなっていた。このことは今後の半導
体装置の微細化に向けて重大な課題となる。
【０００５】本発明は上記の問題点を解決するもので、
従来構造と同一の高耐圧を維持しつつＰ-型オフセット
領域の長さを短くし、全ドレイン領域を小さく、従って
高耐圧トランジスタ領域を小さくできる半導体装置の構
造を提供することを目的とする。
従来構造と同一の高耐圧を維持しつつＰ-型オフセット
領域の長さを短くし、全ドレイン領域を小さく、従って
高耐圧トランジスタ領域を小さくできる半導体装置の構
造を提供することを目的とする。
【０００６】
【課題を解決するための手段】この課題を解決するため
に、本発明のＭＩＳ型高耐圧トランジスタは、高濃度ド
レイン領域を基板上に形成した構造を有するものであ
り、より詳細には、第一導電型の半導体基板と、前記基
板表面に離間して設けられた第二導電型のソース領域お
よびドレイン領域と、前記ソース領域およびドレイン領
域に挟まれた前記基板表面にゲート絶縁膜を介して設け
られたゲート電極とを有し、前記ドレイン領域は、前記
基板表面に接して基板内部に形成され、その不純物濃度
が前記ソース領域よりも低い低濃度領域と、前記低濃度
領域の前記ゲート電極側の端から距離を於て前記基板表
面上に形成された前記低濃度領域よりも不純物濃度が高
い高濃度領域とから成ることを特徴としている。
に、本発明のＭＩＳ型高耐圧トランジスタは、高濃度ド
レイン領域を基板上に形成した構造を有するものであ
り、より詳細には、第一導電型の半導体基板と、前記基
板表面に離間して設けられた第二導電型のソース領域お
よびドレイン領域と、前記ソース領域およびドレイン領
域に挟まれた前記基板表面にゲート絶縁膜を介して設け
られたゲート電極とを有し、前記ドレイン領域は、前記
基板表面に接して基板内部に形成され、その不純物濃度
が前記ソース領域よりも低い低濃度領域と、前記低濃度
領域の前記ゲート電極側の端から距離を於て前記基板表
面上に形成された前記低濃度領域よりも不純物濃度が高
い高濃度領域とから成ることを特徴としている。
【０００７】また、本発明のＭＩＳ型高耐圧トランジス
タは、第一導電型の半導体基板と、前記基板表面に離間
して設けられた第二導電型のソース領域およびドレイン
領域と、前記ソース領域およびドレイン領域に挟まれた
前記基板表面にゲート絶縁膜を介して設けられたゲート
電極を有し、前記ドレイン領域は、その不純物濃度が前
記ソース領域よりも低い第一の低濃度領域と、前記第一
の低濃度領域の前記ゲート電極側の端から距離をおいて
前記第一の低濃度領域と前記基板表面との間に形成され
た前記第一の低濃度領域より不純物濃度の高い第二の低
濃度領域と、前記第二の低濃度領域にのみ接して前記基
板表面上に形成された前記第一および第二の低濃度領域
よりも不純物濃度が高い高濃度領域とから成ることを特
徴としている。
タは、第一導電型の半導体基板と、前記基板表面に離間
して設けられた第二導電型のソース領域およびドレイン
領域と、前記ソース領域およびドレイン領域に挟まれた
前記基板表面にゲート絶縁膜を介して設けられたゲート
電極を有し、前記ドレイン領域は、その不純物濃度が前
記ソース領域よりも低い第一の低濃度領域と、前記第一
の低濃度領域の前記ゲート電極側の端から距離をおいて
前記第一の低濃度領域と前記基板表面との間に形成され
た前記第一の低濃度領域より不純物濃度の高い第二の低
濃度領域と、前記第二の低濃度領域にのみ接して前記基
板表面上に形成された前記第一および第二の低濃度領域
よりも不純物濃度が高い高濃度領域とから成ることを特
徴としている。
【０００８】
【作用】この構造により、高濃度ドレイン領域は基板表
面との接合部においてのみ基板と接し、そこでは高濃度
ドレイン領域より熱処理によって基板中にきわめて浅く
拡散した高濃度ドレイン層を介して低濃度ドレイン領域
と接合する。そのため前記の浅く拡散した高濃度ドレイ
ン層は基板表面とほぼ平行したプロファイルを取る。従
って従来構造において高濃度ドレイン領域の両側に分離
して存在していた低濃度ドレイン領域は高濃度ドレイン
層の下でつながる構造になる。ドレインに電圧が印加さ
れるときには低濃度ドレイン領域は従来と同様に空乏化
されるが、その際低濃度ドレイン領域での電位分布は、
従来構造に比べ基板表面に平行に近い等電位面をもつ。
また、高濃度領域を形成するための基板中での拡散工程
がないので拡散のバラツキに備えたマージンを考慮する
必要がなくなる。
面との接合部においてのみ基板と接し、そこでは高濃度
ドレイン領域より熱処理によって基板中にきわめて浅く
拡散した高濃度ドレイン層を介して低濃度ドレイン領域
と接合する。そのため前記の浅く拡散した高濃度ドレイ
ン層は基板表面とほぼ平行したプロファイルを取る。従
って従来構造において高濃度ドレイン領域の両側に分離
して存在していた低濃度ドレイン領域は高濃度ドレイン
層の下でつながる構造になる。ドレインに電圧が印加さ
れるときには低濃度ドレイン領域は従来と同様に空乏化
されるが、その際低濃度ドレイン領域での電位分布は、
従来構造に比べ基板表面に平行に近い等電位面をもつ。
また、高濃度領域を形成するための基板中での拡散工程
がないので拡散のバラツキに備えたマージンを考慮する
必要がなくなる。
【０００９】さらに前述の電位分布と従来高濃度ドレイ
ン領域が基板中に占めていた水平方向寸法分だけ低濃度
ドレイン領域が長くなることで、基板表面における低濃
度ドレイン領域を理論値程度（前記の例の場合、約２μ
ｍ）まで縮めることが可能となる。その結果、全ドレイ
ン領域を小さくでき、高耐圧トランジスタの占有面積を
小さくすることが可能となる。
ン領域が基板中に占めていた水平方向寸法分だけ低濃度
ドレイン領域が長くなることで、基板表面における低濃
度ドレイン領域を理論値程度（前記の例の場合、約２μ
ｍ）まで縮めることが可能となる。その結果、全ドレイ
ン領域を小さくでき、高耐圧トランジスタの占有面積を
小さくすることが可能となる。
【００１０】また本発明の構造においては、第一に高濃
度ドレイン領域は基板表面との接合部においてのみ基板
と接し、そこでは高濃度ドレイン領域より熱処理によっ
て基板中にきわめて浅く（〜０.１μｍ）拡散した高濃
度ドレイン層を介して中間濃度ドレイン領域さらに前記
中間濃度ドレイン領域を介して低濃度ドレイン領域と接
合する。そのため前記の浅く拡散した高濃度ドレイン層
は基板表面とほぼ平行したプロファイルを取る。従って
従来構造において高濃度ドレイン領域の両側に分離して
存在していた低濃度ドレイン領域は高濃度ドレイン層お
よび中間濃度ドレイン領域の下でつながる構造になる。
ドレインに電圧が印加されるときには低濃度ドレイン領
域は従来と同様に空乏化されるが、その際、低濃度ドレ
イン領域での電位分布は従来構造に比べ基板表面に平行
に近い等電位面をもつ。この電位分布と従来高濃度ドレ
イン領域が基板中に占めていた水平方向寸法分だけ低濃
度ドレイン領域が長くなることで、基板表面における低
濃度ドレイン領域の幅（オフセット領域の幅）を理論値
程度（前記の例の場合、約２μｍ）まで縮めることが可
能となる。その結果、ドレイン領域全体を小さくでき、
従って高耐圧トランジスタの占有面積を小さくすること
が可能となる。
度ドレイン領域は基板表面との接合部においてのみ基板
と接し、そこでは高濃度ドレイン領域より熱処理によっ
て基板中にきわめて浅く（〜０.１μｍ）拡散した高濃
度ドレイン層を介して中間濃度ドレイン領域さらに前記
中間濃度ドレイン領域を介して低濃度ドレイン領域と接
合する。そのため前記の浅く拡散した高濃度ドレイン層
は基板表面とほぼ平行したプロファイルを取る。従って
従来構造において高濃度ドレイン領域の両側に分離して
存在していた低濃度ドレイン領域は高濃度ドレイン層お
よび中間濃度ドレイン領域の下でつながる構造になる。
ドレインに電圧が印加されるときには低濃度ドレイン領
域は従来と同様に空乏化されるが、その際、低濃度ドレ
イン領域での電位分布は従来構造に比べ基板表面に平行
に近い等電位面をもつ。この電位分布と従来高濃度ドレ
イン領域が基板中に占めていた水平方向寸法分だけ低濃
度ドレイン領域が長くなることで、基板表面における低
濃度ドレイン領域の幅（オフセット領域の幅）を理論値
程度（前記の例の場合、約２μｍ）まで縮めることが可
能となる。その結果、ドレイン領域全体を小さくでき、
従って高耐圧トランジスタの占有面積を小さくすること
が可能となる。
【００１１】第二に中間濃度のドレイン領域を設けるこ
とによって、微細化による低濃度ドレイン領域の縮小に
伴う電圧印加時の低濃度ドレイン領域内での空乏層の広
がりを中間濃度ドレイン領域の存在によってくいとめら
れ、結果として高耐圧トランジスタの耐圧を向上させ、
耐圧マージンを増加させることができる。
とによって、微細化による低濃度ドレイン領域の縮小に
伴う電圧印加時の低濃度ドレイン領域内での空乏層の広
がりを中間濃度ドレイン領域の存在によってくいとめら
れ、結果として高耐圧トランジスタの耐圧を向上させ、
耐圧マージンを増加させることができる。
【００１２】
【実施例】以下、本発明のＭＩＳ型高耐圧トランジスタ
の一実施例について図面を参照しながら説明する。
の一実施例について図面を参照しながら説明する。
【００１３】本発明に係わるＭＩＳ型高耐圧トランジス
タの断面図を図１に、平面図を図２に示す。図１および
図２において、１はＮ型半導体基板、２は素子分離領域
であるＬＯＣＯＳ領域、３は高耐圧トランジスタを搭載
するＮ型基板領域、４は高耐圧トランジスタのゲート酸
化膜、５は高耐圧トランジスタのポリシリコンゲート電
極、６はドレインのＰ-型オフセット領域、７はＰ+型高
濃度ポリシリコンドレイン領域、８はＰ+型高濃度ソー
ス領域である。ドレインのオフセット領域６とソース領
域８とは、半導体基板の表面に互いに離間して形成され
ている。
タの断面図を図１に、平面図を図２に示す。図１および
図２において、１はＮ型半導体基板、２は素子分離領域
であるＬＯＣＯＳ領域、３は高耐圧トランジスタを搭載
するＮ型基板領域、４は高耐圧トランジスタのゲート酸
化膜、５は高耐圧トランジスタのポリシリコンゲート電
極、６はドレインのＰ-型オフセット領域、７はＰ+型高
濃度ポリシリコンドレイン領域、８はＰ+型高濃度ソー
ス領域である。ドレインのオフセット領域６とソース領
域８とは、半導体基板の表面に互いに離間して形成され
ている。
【００１４】次に図３〜図６に本発明の製造方法の一例
を示す。図３に示すように、Ｎ型半導体基板１上に素子
分離領域であるＬＯＣＯＳ領域２を形成し、高耐圧トラ
ンジスタを搭載するＮ型基板領域３を形成する。次にゲ
ート酸化膜４続いてポリシリコンゲート電極５を、フォ
トレジスト１２を利用した通常のフォトリソグラフィー
技術およびエッチング技術を用いて形成する。このと
き、後のドレイン領域が素子分離領域２と接しないよう
に、図２に示すようにゲート電極５をリング状にパター
ニングする。この際、リング状のゲート電極内側の全ド
レイン領域の長さＬは７μｍとする。
を示す。図３に示すように、Ｎ型半導体基板１上に素子
分離領域であるＬＯＣＯＳ領域２を形成し、高耐圧トラ
ンジスタを搭載するＮ型基板領域３を形成する。次にゲ
ート酸化膜４続いてポリシリコンゲート電極５を、フォ
トレジスト１２を利用した通常のフォトリソグラフィー
技術およびエッチング技術を用いて形成する。このと
き、後のドレイン領域が素子分離領域２と接しないよう
に、図２に示すようにゲート電極５をリング状にパター
ニングする。この際、リング状のゲート電極内側の全ド
レイン領域の長さＬは７μｍとする。
【００１５】次に図４に示すように、ドレイン領域をオ
フセット構造にするために例えばＢイオン注入を行な
い、ドレイン領域内にＰ-型オフセット領域６を形成す
る。この際、フォトレジストを使用しなければ後のＰ+
型高濃度ソース領域８にも注入されるが問題はない。Ｐ
-型オフセット領域６の不純物濃度はたとえば、１０16
〜１０17個／ｃｍ3の値が選ばれる。
フセット構造にするために例えばＢイオン注入を行な
い、ドレイン領域内にＰ-型オフセット領域６を形成す
る。この際、フォトレジストを使用しなければ後のＰ+
型高濃度ソース領域８にも注入されるが問題はない。Ｐ
-型オフセット領域６の不純物濃度はたとえば、１０16
〜１０17個／ｃｍ3の値が選ばれる。
【００１６】次に図５に示すように、通常の熱酸化法に
より高耐圧トランジスタを搭載するＮ型基板領域３表面
に酸化膜９を形成し、後のＰ+型高濃度ポリシリコンド
レイン領域と基板表面との接合部１０のみを通常のフォ
トリソグラフィー技術およびエッチング技術を用いて開
孔する。この際前記接合部１０のドレイン領域の長さは
３μｍとする。その結果、基板表面におけるＰ-型オフ
セット領域の長さは片側２μｍとなる。さらにポリシリ
コン膜を成長しボロンドープ後通常のフォトリソグラフ
ィー技術およびエッチング技術を用いてＰ+型高濃度ポ
リシリコンドレイン領域７を形成する。この際Ｐ+型高
濃度ポリシリコンドレイン領域７は前記接合部１０を覆
うサイズとする。
より高耐圧トランジスタを搭載するＮ型基板領域３表面
に酸化膜９を形成し、後のＰ+型高濃度ポリシリコンド
レイン領域と基板表面との接合部１０のみを通常のフォ
トリソグラフィー技術およびエッチング技術を用いて開
孔する。この際前記接合部１０のドレイン領域の長さは
３μｍとする。その結果、基板表面におけるＰ-型オフ
セット領域の長さは片側２μｍとなる。さらにポリシリ
コン膜を成長しボロンドープ後通常のフォトリソグラフ
ィー技術およびエッチング技術を用いてＰ+型高濃度ポ
リシリコンドレイン領域７を形成する。この際Ｐ+型高
濃度ポリシリコンドレイン領域７は前記接合部１０を覆
うサイズとする。
【００１７】次に図６に示すように、前記酸化膜９を通
常のエッチング技術により除去し、さらにフォトレジス
ト１２を利用した通常のフォトリソグラフィー技術を用
いて、Ｐ-型オフセット領域６を除いて（図６ではＰ+型
高濃度ポリシリコンドレイン領域も除いているが問題は
ない）例えばＢＦ2イオン注入によりＰ+型高濃度ソース
領域８を形成する。その後、図は省略するが通常のプロ
セス条件にて層間絶縁膜、コンタクト窓、金属配線、表
面保護膜を形成し半導体装置として完成する。なお、Ｐ
+型高濃度ポリシリコンドレイン領域から基板中にきわ
めて浅く（約０.１μｍ程度）拡散したＰ+型高濃度ドレ
イン層を形成するのは、後の酸化工程やフロー工程等の
熱処理によって達成される。なお、上記の説明におい
て、高濃度と称しているのは、不純物濃度が１０20個／
ｃｍ3以上の領域と定義する。
常のエッチング技術により除去し、さらにフォトレジス
ト１２を利用した通常のフォトリソグラフィー技術を用
いて、Ｐ-型オフセット領域６を除いて（図６ではＰ+型
高濃度ポリシリコンドレイン領域も除いているが問題は
ない）例えばＢＦ2イオン注入によりＰ+型高濃度ソース
領域８を形成する。その後、図は省略するが通常のプロ
セス条件にて層間絶縁膜、コンタクト窓、金属配線、表
面保護膜を形成し半導体装置として完成する。なお、Ｐ
+型高濃度ポリシリコンドレイン領域から基板中にきわ
めて浅く（約０.１μｍ程度）拡散したＰ+型高濃度ドレ
イン層を形成するのは、後の酸化工程やフロー工程等の
熱処理によって達成される。なお、上記の説明におい
て、高濃度と称しているのは、不純物濃度が１０20個／
ｃｍ3以上の領域と定義する。
【００１８】以上のように、本実施例では高耐圧トラン
ジスタの高濃度ドレイン領域を基板上に形成した構造を
有することにより、Ｐ+型高濃度ドレイン領域が、Ｐ+型
高濃度ポリシリコンドレイン領域より熱処理によって基
板中にきわめて浅く（〜０.１μｍ程度）拡散したＰ+型
高濃度ドレイン層を介してＰ-型オフセット領域と接合
するため、前記の浅く拡散したＰ+型高濃度ドレイン層
は基板表面とほぼ平行したプロファイルを取り、従って
従来構造においてＰ+型高濃度ドレイン領域の両側に分
離して存在していたＰ-型オフセット領域はＰ+型高濃度
ドレイン層の下でつながる構造になり、ドレインに電圧
が印加されるときのＰ-型オフセット領域での電位分布
は従来構造に比べ基板表面に平行に近い等電位面をもつ
ことになる。この電位分布と従来Ｐ+型高濃度ドレイン
領域が基板中に占めていた水平方向寸法分だけＰ-型オ
フセット領域が長くなることで、基板表面におけるＰ-
型オフセット領域を理論値程度（前記の例の場合、約２
μｍ）まで縮めることが可能となる。その結果、全ドレ
イン領域を小さく、従って高耐圧トランジスタ領域を小
さくすることが可能（前記の例の場合、ドレイン幅を４
００μｍとすると高耐圧トランジスタ領域は約２０％縮
小される）となる優れたＭＩＳ型高耐圧トランジスタを
実現できるものである。本実施例によれば、高濃度ドレ
イン領域を基板中に深く拡散する工程がないので拡散の
ばらつきに起因する耐圧のばらつきをなくすることがで
きる。すなわち、本実施例の構造によれば、従来と同じ
耐圧のトランジスタが、従来よりも小さいサイズで実現
でき、高集積化に適している。また、従来と同じサイズ
で作るならば、従来よりも高い耐圧が実現される。さら
に、耐圧のばらつきが小さいため、所定の耐圧目標に対
してマージンを少なくすることができる。
ジスタの高濃度ドレイン領域を基板上に形成した構造を
有することにより、Ｐ+型高濃度ドレイン領域が、Ｐ+型
高濃度ポリシリコンドレイン領域より熱処理によって基
板中にきわめて浅く（〜０.１μｍ程度）拡散したＰ+型
高濃度ドレイン層を介してＰ-型オフセット領域と接合
するため、前記の浅く拡散したＰ+型高濃度ドレイン層
は基板表面とほぼ平行したプロファイルを取り、従って
従来構造においてＰ+型高濃度ドレイン領域の両側に分
離して存在していたＰ-型オフセット領域はＰ+型高濃度
ドレイン層の下でつながる構造になり、ドレインに電圧
が印加されるときのＰ-型オフセット領域での電位分布
は従来構造に比べ基板表面に平行に近い等電位面をもつ
ことになる。この電位分布と従来Ｐ+型高濃度ドレイン
領域が基板中に占めていた水平方向寸法分だけＰ-型オ
フセット領域が長くなることで、基板表面におけるＰ-
型オフセット領域を理論値程度（前記の例の場合、約２
μｍ）まで縮めることが可能となる。その結果、全ドレ
イン領域を小さく、従って高耐圧トランジスタ領域を小
さくすることが可能（前記の例の場合、ドレイン幅を４
００μｍとすると高耐圧トランジスタ領域は約２０％縮
小される）となる優れたＭＩＳ型高耐圧トランジスタを
実現できるものである。本実施例によれば、高濃度ドレ
イン領域を基板中に深く拡散する工程がないので拡散の
ばらつきに起因する耐圧のばらつきをなくすることがで
きる。すなわち、本実施例の構造によれば、従来と同じ
耐圧のトランジスタが、従来よりも小さいサイズで実現
でき、高集積化に適している。また、従来と同じサイズ
で作るならば、従来よりも高い耐圧が実現される。さら
に、耐圧のばらつきが小さいため、所定の耐圧目標に対
してマージンを少なくすることができる。
【００１９】なお本実施例においてはＰチャネル型高耐
圧トランジスタの場合を説明したが、Ｎチャネル型高耐
圧トランジスタの場合においても各領域の不純物タイプ
を変更することによってまったく同様に本発明を実施す
ることができる。
圧トランジスタの場合を説明したが、Ｎチャネル型高耐
圧トランジスタの場合においても各領域の不純物タイプ
を変更することによってまったく同様に本発明を実施す
ることができる。
【００２０】次に本発明のＭＩＳ型高耐圧トランジスタ
の他の実施例について図面を参照しながら説明する。
の他の実施例について図面を参照しながら説明する。
【００２１】本実施例に係わるＭＩＳ型高耐圧トランジ
スタの断面図を図７に、平面図を図８に示す。図７およ
び図８において、１はＮ型半導体基板、２は素子分離領
域であるＬＯＣＯＳ領域、３は高耐圧トランジスタを搭
載するＮ型基板領域、４は高耐圧トランジスタのゲート
酸化膜、５は高耐圧トランジスタのポリシリコンゲート
電極、６は低濃度ドレイン領域、７は高濃度ポリシリコ
ンドレイン領域、８は高濃度ソース領域、１０は高濃度
ポリシリコンドレイン領域と基板表面との接合部、１３
は中間濃度ドレイン領域である。
スタの断面図を図７に、平面図を図８に示す。図７およ
び図８において、１はＮ型半導体基板、２は素子分離領
域であるＬＯＣＯＳ領域、３は高耐圧トランジスタを搭
載するＮ型基板領域、４は高耐圧トランジスタのゲート
酸化膜、５は高耐圧トランジスタのポリシリコンゲート
電極、６は低濃度ドレイン領域、７は高濃度ポリシリコ
ンドレイン領域、８は高濃度ソース領域、１０は高濃度
ポリシリコンドレイン領域と基板表面との接合部、１３
は中間濃度ドレイン領域である。
【００２２】次に図９〜図１２に本実施例の製造方法の
一例を示す。図９に示すように、Ｎ型半導体基板１上に
素子分離領域であるＬＯＣＯＳ領域２を形成し、高耐圧
トランジスタを搭載するＮ型基板領域３を形成する。次
にゲート酸化膜４続いてポリシリコンゲート電極５を、
フォトレジスト１２を利用した通常のフォトリソグラフ
ィー技術およびエッチング技術を用いて形成する。この
とき、後のドレイン領域が素子分離領域２と接しないよ
うに、図８に示すようにゲート電極をリング状にパター
ニングする。この際リング状のゲート電極内側の全ドレ
イン領域の長さは７μｍとする。
一例を示す。図９に示すように、Ｎ型半導体基板１上に
素子分離領域であるＬＯＣＯＳ領域２を形成し、高耐圧
トランジスタを搭載するＮ型基板領域３を形成する。次
にゲート酸化膜４続いてポリシリコンゲート電極５を、
フォトレジスト１２を利用した通常のフォトリソグラフ
ィー技術およびエッチング技術を用いて形成する。この
とき、後のドレイン領域が素子分離領域２と接しないよ
うに、図８に示すようにゲート電極をリング状にパター
ニングする。この際リング状のゲート電極内側の全ドレ
イン領域の長さは７μｍとする。
【００２３】次に図１０に示すように、ドレイン領域を
オフセット構造にするために例えばＢイオン注入を行な
い、ドレイン領域内に低濃度ドレイン領域（Ｐ-型オフ
セット領域）６を形成する。この際、フォトレジストを
使用しなければ後の高濃度ソース領域８にも注入される
が問題はない。低濃度ドレイン領域６の不純物濃度は１
０17個／ｃｍ3未満である。
オフセット構造にするために例えばＢイオン注入を行な
い、ドレイン領域内に低濃度ドレイン領域（Ｐ-型オフ
セット領域）６を形成する。この際、フォトレジストを
使用しなければ後の高濃度ソース領域８にも注入される
が問題はない。低濃度ドレイン領域６の不純物濃度は１
０17個／ｃｍ3未満である。
【００２４】次に図１１に示すように、通常の熱酸化法
により高耐圧トランジスタを搭載するＮ型基板領域３表
面に酸化膜９を形成し、後の高濃度ポリシリコンドレイ
ン領域と基板表面との接合部１０のみを通常のフォトリ
ソグラフィー技術およびエッチング技術を用いて開孔す
る。この際前記接合部１０のドレイン領域の長さは３μ
ｍとする。その結果、基板表面における低濃度ドレイン
領域の長さは片側２μｍとなる。さらにポリシリコン膜
を成長し、低濃度のボロンドープもしくはボロンイオン
注入後、１０００℃程度の熱処理によりボロンを基板中
に０.３μｍ以上、好ましくは０.５μｍ〜１.０μｍ程
度拡散させ、中間濃度のドレイン領域（不純物濃度にし
て１０17個／cm3〜１０18個／cm3）１３を形成する。そ
の後追加のボロンドープもしくはボロンイオン注入を行
い、通常のフォトリソグラフィー技術およびエッチング
技術を用いて高濃度ポリシリコンドレイン領域７を形成
する。この際、高濃度ポリシリコンドレイン領域７は前
記接合部１０を覆うサイズとする。なお、前記接合部１
０は中間濃度ドレイン領域１３上にのみ形成されてい
る。
により高耐圧トランジスタを搭載するＮ型基板領域３表
面に酸化膜９を形成し、後の高濃度ポリシリコンドレイ
ン領域と基板表面との接合部１０のみを通常のフォトリ
ソグラフィー技術およびエッチング技術を用いて開孔す
る。この際前記接合部１０のドレイン領域の長さは３μ
ｍとする。その結果、基板表面における低濃度ドレイン
領域の長さは片側２μｍとなる。さらにポリシリコン膜
を成長し、低濃度のボロンドープもしくはボロンイオン
注入後、１０００℃程度の熱処理によりボロンを基板中
に０.３μｍ以上、好ましくは０.５μｍ〜１.０μｍ程
度拡散させ、中間濃度のドレイン領域（不純物濃度にし
て１０17個／cm3〜１０18個／cm3）１３を形成する。そ
の後追加のボロンドープもしくはボロンイオン注入を行
い、通常のフォトリソグラフィー技術およびエッチング
技術を用いて高濃度ポリシリコンドレイン領域７を形成
する。この際、高濃度ポリシリコンドレイン領域７は前
記接合部１０を覆うサイズとする。なお、前記接合部１
０は中間濃度ドレイン領域１３上にのみ形成されてい
る。
【００２５】次に図１２に示すように、前記酸化膜９を
通常のエッチング技術により除去し、さらにフォトレジ
スト１２を利用した通常のフォトリソグラフィー技術を
用いて、低濃度ドレイン領域６を除いて（図１２では高
濃度ポリシリコンドレイン領域も除いているが問題はな
い）例えばＢＦ2イオン注入により高濃度ソース領域８
を形成する。その後、図は省略するが通常のプロセス条
件にて層間絶縁膜、コンタクト窓、金属配線、表面保護
膜を形成し半導体装置として完成する。なお、高濃度ポ
リシリコンドレイン領域から基板中にきわめて浅く（約
０.１μｍ程度）拡散した高濃度ドレイン層を形成する
のは、後の酸化工程やフロー工程等の熱処理によって達
成される。なお、上記の説明において、高濃度と称して
いるのは、不純物濃度が１０20個／cm3以上の領域と定
義する。
通常のエッチング技術により除去し、さらにフォトレジ
スト１２を利用した通常のフォトリソグラフィー技術を
用いて、低濃度ドレイン領域６を除いて（図１２では高
濃度ポリシリコンドレイン領域も除いているが問題はな
い）例えばＢＦ2イオン注入により高濃度ソース領域８
を形成する。その後、図は省略するが通常のプロセス条
件にて層間絶縁膜、コンタクト窓、金属配線、表面保護
膜を形成し半導体装置として完成する。なお、高濃度ポ
リシリコンドレイン領域から基板中にきわめて浅く（約
０.１μｍ程度）拡散した高濃度ドレイン層を形成する
のは、後の酸化工程やフロー工程等の熱処理によって達
成される。なお、上記の説明において、高濃度と称して
いるのは、不純物濃度が１０20個／cm3以上の領域と定
義する。
【００２６】以上のように、本実施例では第一に高耐圧
トランジスタの高濃度ドレイン領域として基板上に形成
したポリシリコンを用いた構造を有することにより、高
濃度ドレイン領域が、高濃度ポリシリコンドレイン領域
より熱処理によって基板中にきわめて浅く（〜０.１μ
ｍ程度）拡散した高濃度ドレイン層を介して中間濃度ド
レイン領域さらに前記中間濃度ドレイン領域を介して低
濃度ドレイン領域と接合するため、前記の浅く拡散した
高濃度ドレイン層は基板表面とほぼ平行したプロファイ
ルを取り、従って従来構造において高濃度ドレイン領域
の両側に分離して存在していた低濃度ドレイン領域は高
濃度ドレイン層および中間濃度ドレイン領域の下でつな
がる構造になり、ドレインに電圧が印加されるときの低
濃度ドレイン領域での電位分布は従来構造に比べ基板表
面に平行に近い等電位面をもつことになる。この電位分
布と従来高濃度ドレイン領域が基板中に占めていた水平
方向寸法分だけ低濃度ドレイン領域が長くなることで、
基板表面における低濃度ドレイン領域を理論値程度（前
記の例の場合、約２μｍ）まで縮めることが可能とな
る。その結果、全ドレイン領域を小さく、従って高耐圧
トランジスタ領域を小さくすることが可能（前記の例の
場合、ドレイン幅を４００μｍとすると高耐圧トランジ
スタ領域は約２０％縮小される。）となる。第二に中間
濃度ドレイン領域を設けることによって、微細化による
低濃度ドレイン領域の縮小に伴う電圧印加時の低濃度ド
レイン領域内での空乏層の広がりを中間濃度ドレイン領
域の存在によってくいとめられ、結果として高耐圧トラ
ンジスタの耐圧をさらに向上させ、耐圧マージンを増加
させることができる。以上の効果より、本実施例は優れ
たＭＩＳ型高耐圧トランジスタを実現できるものであ
る。
トランジスタの高濃度ドレイン領域として基板上に形成
したポリシリコンを用いた構造を有することにより、高
濃度ドレイン領域が、高濃度ポリシリコンドレイン領域
より熱処理によって基板中にきわめて浅く（〜０.１μ
ｍ程度）拡散した高濃度ドレイン層を介して中間濃度ド
レイン領域さらに前記中間濃度ドレイン領域を介して低
濃度ドレイン領域と接合するため、前記の浅く拡散した
高濃度ドレイン層は基板表面とほぼ平行したプロファイ
ルを取り、従って従来構造において高濃度ドレイン領域
の両側に分離して存在していた低濃度ドレイン領域は高
濃度ドレイン層および中間濃度ドレイン領域の下でつな
がる構造になり、ドレインに電圧が印加されるときの低
濃度ドレイン領域での電位分布は従来構造に比べ基板表
面に平行に近い等電位面をもつことになる。この電位分
布と従来高濃度ドレイン領域が基板中に占めていた水平
方向寸法分だけ低濃度ドレイン領域が長くなることで、
基板表面における低濃度ドレイン領域を理論値程度（前
記の例の場合、約２μｍ）まで縮めることが可能とな
る。その結果、全ドレイン領域を小さく、従って高耐圧
トランジスタ領域を小さくすることが可能（前記の例の
場合、ドレイン幅を４００μｍとすると高耐圧トランジ
スタ領域は約２０％縮小される。）となる。第二に中間
濃度ドレイン領域を設けることによって、微細化による
低濃度ドレイン領域の縮小に伴う電圧印加時の低濃度ド
レイン領域内での空乏層の広がりを中間濃度ドレイン領
域の存在によってくいとめられ、結果として高耐圧トラ
ンジスタの耐圧をさらに向上させ、耐圧マージンを増加
させることができる。以上の効果より、本実施例は優れ
たＭＩＳ型高耐圧トランジスタを実現できるものであ
る。
【００２７】本実施例によれば、高濃度ドレイン領域を
基板中に深く拡散する工程がないので拡散のばらつきに
起因する耐圧のばらつきをなくすることができる。すな
わち、本実施例の構造によれば、従来と同じ耐圧のトラ
ンジスタが、従来よりも小さいサイズで実現でき、高集
積化に適している。また、従来と同じサイズで作るなら
ば、従来よりも高い耐圧が実現される。さらに、耐圧の
ばらつきが小さいため、所定の耐圧目標に対してマージ
ンを少なくすることができる。
基板中に深く拡散する工程がないので拡散のばらつきに
起因する耐圧のばらつきをなくすることができる。すな
わち、本実施例の構造によれば、従来と同じ耐圧のトラ
ンジスタが、従来よりも小さいサイズで実現でき、高集
積化に適している。また、従来と同じサイズで作るなら
ば、従来よりも高い耐圧が実現される。さらに、耐圧の
ばらつきが小さいため、所定の耐圧目標に対してマージ
ンを少なくすることができる。
【００２８】また、本実施例においては、中間濃度のド
レイン領域を設けることによって、微細化による低濃度
ドレイン領域の縮小に伴う電圧印加時の低濃度ドレイン
領域内での空乏層の広がりを中間濃度ドレイン領域の存
在によってくいとめられ、結果として高耐圧トランジス
タの耐圧を向上させ、耐圧マージンを増加させることが
できる。
レイン領域を設けることによって、微細化による低濃度
ドレイン領域の縮小に伴う電圧印加時の低濃度ドレイン
領域内での空乏層の広がりを中間濃度ドレイン領域の存
在によってくいとめられ、結果として高耐圧トランジス
タの耐圧を向上させ、耐圧マージンを増加させることが
できる。
【００２９】なお本実施例においてはＰチャネル型高耐
圧トランジスタの場合を説明したが、Ｎチャネル型高耐
圧トランジスタの場合においても各領域の不純物タイプ
を変更することによってまったく同様に本発明を実施す
ることができる。
圧トランジスタの場合を説明したが、Ｎチャネル型高耐
圧トランジスタの場合においても各領域の不純物タイプ
を変更することによってまったく同様に本発明を実施す
ることができる。
【００３０】
【発明の効果】以上詳述したように本発明によれば、ド
レイン領域の高濃度部分を半導体基板上に形成すること
により、またはさらに該高濃度部分と低濃度部分との間
に中濃度部分を設けることにより、コンパクト化に適
し、耐圧を向上させかつ耐圧のばらつきを少なくしたＭ
ＩＳ高耐圧トランジスタを実現することができる。
レイン領域の高濃度部分を半導体基板上に形成すること
により、またはさらに該高濃度部分と低濃度部分との間
に中濃度部分を設けることにより、コンパクト化に適
し、耐圧を向上させかつ耐圧のばらつきを少なくしたＭ
ＩＳ高耐圧トランジスタを実現することができる。
【図１】本発明の一実施例における高耐圧トランジスタ
の断面図
の断面図
【図２】本発明の一実施例における高耐圧トランジスタ
の平面図
の平面図
【図３】本発明の一実施例における製造方法の工程断面
図
図
【図４】本発明の一実施例における製造方法の工程断面
図
図
【図５】本発明の一実施例における製造方法の工程断面
図
図
【図６】本発明の一実施例における製造方法の工程断面
図
図
【図７】本発明の他の実施例における高耐圧トランジス
タの断面図
タの断面図
【図８】本発明の他の実施例における高耐圧トランジス
タの平面図
タの平面図
【図９】本発明の他の実施例における製造方法の工程断
面図
面図
【図１０】本発明の他の実施例における製造方法の工程
断面図
断面図
【図１１】本発明の他の実施例における製造方法の工程
断面図
断面図
【図１２】本発明の他の実施例における製造方法の工程
断面図
断面図
【図１３】従来例における高耐圧トランジスタの断面図
【図１４】従来例における高耐圧トランジスタの平面図
１ Ｎ型半導体基板 ２ 素子分離領域（ＬＯＣＯＳ領域） ３ 高耐圧トランジスタを搭載するＮ型基板領域 ４ 高耐圧トランジスタのゲート酸化膜 ５ 高耐圧トランジスタのポリシリコンゲート電極 ６ ドレインのＰ-型オフセット領域 ７ Ｐ+型高濃度ポリシリコンドレイン領域 ８ Ｐ+型高濃度ソース領域 ９ 熱酸化法で成長した酸化膜 １０ Ｐ+型高濃度ポリシリコンドレイン領域と基板表
面との接合部 １１ Ｐ+型高濃度ドレイン領域 １２ フォトレジスト １３ 中間濃度ドレイン領域
面との接合部 １１ Ｐ+型高濃度ドレイン領域 １２ フォトレジスト １３ 中間濃度ドレイン領域
Claims (2)
- 【請求項１】第一導電型の半導体基板と、前記基板表面
に離間して設けられた第二導電型のソース領域およびド
レイン領域と、前記ソース領域およびドレイン領域に挟
まれた前記基板表面にゲート絶縁膜を介して設けられた
ゲート電極とを有し、前記ドレイン領域は、前記基板表
面に接して基板内部に形成され、その不純物濃度が前記
ソース領域よりも低い低濃度領域と、前記低濃度領域の
前記ゲート電極側の端から距離をおいて前記基板表面上
に形成された前記低濃度領域よりも不純物濃度が高い高
濃度領域とから成ることを特徴とするＭＩＳ型高耐圧ト
ランジスタ。 - 【請求項２】第一導電型の半導体基板と、前記基板表面
に離間して設けられた第二導電型のソース領域およびド
レイン領域と、前記ソース領域およびドレイン領域に挟
まれた前記基板表面にゲート絶縁膜を介して設けられた
ゲート電極を有し、前記ドレイン領域は、その不純物濃
度が前記ソース領域よりも低い第一の低濃度領域と、前
記第一の低濃度領域の前記ゲート電極側の端から距離を
おいて前記第一の低濃度領域と前記基板表面との間に形
成された前記第一の低濃度領域より不純物濃度の高い第
二の低濃度領域と、前記第二の低濃度領域にのみ接して
前記基板表面上に形成された前記第一および第二の低濃
度領域よりも不純物濃度が高い高濃度領域とから成るこ
とを特徴とするＭＩＳ型高耐圧トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4221073A JP2690244B2 (ja) | 1992-08-20 | 1992-08-20 | Ｍｉｓ型高耐圧トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4221073A JP2690244B2 (ja) | 1992-08-20 | 1992-08-20 | Ｍｉｓ型高耐圧トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0669502A true JPH0669502A (ja) | 1994-03-11 |
| JP2690244B2 JP2690244B2 (ja) | 1997-12-10 |
Family
ID=16761067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4221073A Expired - Lifetime JP2690244B2 (ja) | 1992-08-20 | 1992-08-20 | Ｍｉｓ型高耐圧トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2690244B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008244008A (ja) * | 2007-03-26 | 2008-10-09 | Fujitsu Microelectronics Ltd | 高耐圧ｍｏｓトランジスタの製造方法、及び高耐圧ｍｏｓトランジスタ |
| JP2011254060A (ja) * | 2010-06-04 | 2011-12-15 | Sharp Corp | 半導体装置 |
| CN107107950A (zh) * | 2015-01-16 | 2017-08-29 | 日立汽车系统株式会社 | 动力转向装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55132054A (en) * | 1979-03-28 | 1980-10-14 | Honeywell Inc | Semiconductor device and method of fabricating same |
| JPS59119045U (ja) * | 1983-01-28 | 1984-08-11 | シャープ株式会社 | 高出力高周波トランジスタ |
-
1992
- 1992-08-20 JP JP4221073A patent/JP2690244B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55132054A (en) * | 1979-03-28 | 1980-10-14 | Honeywell Inc | Semiconductor device and method of fabricating same |
| JPS59119045U (ja) * | 1983-01-28 | 1984-08-11 | シャープ株式会社 | 高出力高周波トランジスタ |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008244008A (ja) * | 2007-03-26 | 2008-10-09 | Fujitsu Microelectronics Ltd | 高耐圧ｍｏｓトランジスタの製造方法、及び高耐圧ｍｏｓトランジスタ |
| JP2011254060A (ja) * | 2010-06-04 | 2011-12-15 | Sharp Corp | 半導体装置 |
| CN107107950A (zh) * | 2015-01-16 | 2017-08-29 | 日立汽车系统株式会社 | 动力转向装置 |
| CN107107950B (zh) * | 2015-01-16 | 2019-06-07 | 日立汽车系统株式会社 | 动力转向装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2690244B2 (ja) | 1997-12-10 |
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