JPH06302819A - 半導体装置 - Google Patents
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- JPH06302819A JPH06302819A JP9022193A JP9022193A JPH06302819A JP H06302819 A JPH06302819 A JP H06302819A JP 9022193 A JP9022193 A JP 9022193A JP 9022193 A JP9022193 A JP 9022193A JP H06302819 A JPH06302819 A JP H06302819A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 縦型超薄膜トランジスタにおいて、短チャネ
ル効果の影響を排除し、良好なトランジスタのスイッチ
ング特性が得られる半導体装置を提供する。 【構成】 基板１０の上部には突出部２０が形成されて
おり、この突出部２０には、ドレイン領域２２、チャネ
ル領域２６及びソース領域２４が形成されている。ま
た、基板１０および突出部２０の表面はすべてＳｉＯ2
で形成される酸化膜３０によって覆われており、チャネ
ル領域２６の表面にはゲート電極３２が形成されてい
る。そして、チャネル領域２６の上端部のみゲート電極
３２が除かれ，ゲート酸化膜３０が設けられているのみ
である。このため、ゲート電極はその両側で独立したゲ
ート電極として作動する。従って、不純物濃度を変える
ことなく一方のゲート電極の閾値電圧を調整することが
容易となり、設計自由度が大幅に広がる。
ル効果の影響を排除し、良好なトランジスタのスイッチ
ング特性が得られる半導体装置を提供する。 【構成】 基板１０の上部には突出部２０が形成されて
おり、この突出部２０には、ドレイン領域２２、チャネ
ル領域２６及びソース領域２４が形成されている。ま
た、基板１０および突出部２０の表面はすべてＳｉＯ2
で形成される酸化膜３０によって覆われており、チャネ
ル領域２６の表面にはゲート電極３２が形成されてい
る。そして、チャネル領域２６の上端部のみゲート電極
３２が除かれ，ゲート酸化膜３０が設けられているのみ
である。このため、ゲート電極はその両側で独立したゲ
ート電極として作動する。従って、不純物濃度を変える
ことなく一方のゲート電極の閾値電圧を調整することが
容易となり、設計自由度が大幅に広がる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板上にＭＯＳ
トランジスタなどの素子を形成する半導体装置に関す
る。
トランジスタなどの素子を形成する半導体装置に関す
る。
【０００２】
【従来の技術】従来より、各種の半導体装置が提案され
ており、特にＭＯＳトランジスタを内蔵したものが多く
利用されている。そして、このような半導体装置におい
ては、その集積度を上昇させるために素子構造の微細化
が進んでいる。
ており、特にＭＯＳトランジスタを内蔵したものが多く
利用されている。そして、このような半導体装置におい
ては、その集積度を上昇させるために素子構造の微細化
が進んでいる。
【０００３】ここで、通常の半導体装置は、平板状の半
導体基板（例えば、Ｓｉ基板）の所定の領域に複数のＭ
ＯＳトランジスタ形成している場合が多い。この場合に
は、ゲート領域を薄い絶縁層を介しゲート電極で覆った
状態でその両側の領域にイオンをドープして、ソース領
域、ドレイン領域を形成しＭＯＳトランジスタを半導体
基板の所定領域に形成している。そして、このような半
導体装置のＭＯＳトランジスタを微細化していくと、各
種の問題が生じる。すなわち、ドレイン付近の電界増加
に伴いドレイン空乏層がソース近傍の電位障壁近くまで
伸びパンチスルー電流が発生するなどの短チャネル効果
が発生したり、チャネル内における電界強度の増加に伴
いキャリアのエネルギーが増加し衝突電離により電子正
孔対が発生するホットキャリア効果が発生したり、さら
にチャネルの垂直方向の電界が大きくなりキャリアの移
動度が小さくなったり、隣接する素子との素子分離が十
分行えなくなる等の問題が発生する。従って、従来の半
導体装置では、そのゲート長をサブミクロン程度以下と
すると、十分な性能、信頼性を保持できないという問題
点があった。
導体基板（例えば、Ｓｉ基板）の所定の領域に複数のＭ
ＯＳトランジスタ形成している場合が多い。この場合に
は、ゲート領域を薄い絶縁層を介しゲート電極で覆った
状態でその両側の領域にイオンをドープして、ソース領
域、ドレイン領域を形成しＭＯＳトランジスタを半導体
基板の所定領域に形成している。そして、このような半
導体装置のＭＯＳトランジスタを微細化していくと、各
種の問題が生じる。すなわち、ドレイン付近の電界増加
に伴いドレイン空乏層がソース近傍の電位障壁近くまで
伸びパンチスルー電流が発生するなどの短チャネル効果
が発生したり、チャネル内における電界強度の増加に伴
いキャリアのエネルギーが増加し衝突電離により電子正
孔対が発生するホットキャリア効果が発生したり、さら
にチャネルの垂直方向の電界が大きくなりキャリアの移
動度が小さくなったり、隣接する素子との素子分離が十
分行えなくなる等の問題が発生する。従って、従来の半
導体装置では、そのゲート長をサブミクロン程度以下と
すると、十分な性能、信頼性を保持できないという問題
点があった。
【０００４】一方、これらの問題点を改善するものとし
て、ＳＯＩ（Ｓｉｌｉｃｏｎ ＯｎＩｎｓｕｌａｔｏ
ｒ）超薄膜トランジスタが提案されている。このＳＯＩ
超薄膜トランジスタは、半導体基板上に酸化絶縁膜を形
成し、この酸化絶縁膜上にソース、ゲート、ドレイン領
域を形成したものである。この超薄膜トランジスタによ
れば、絶縁膜上にトランジスタを形成するため、短チャ
ネル効果、ホットキャリア効果の発生を抑制できると共
に、チャネル全体に電圧を印加できるため垂直方向の電
界を小さくしてキャリア移動度を大きく維持でき、さら
に素子分離性に優れているという効果が得られる。
て、ＳＯＩ（Ｓｉｌｉｃｏｎ ＯｎＩｎｓｕｌａｔｏ
ｒ）超薄膜トランジスタが提案されている。このＳＯＩ
超薄膜トランジスタは、半導体基板上に酸化絶縁膜を形
成し、この酸化絶縁膜上にソース、ゲート、ドレイン領
域を形成したものである。この超薄膜トランジスタによ
れば、絶縁膜上にトランジスタを形成するため、短チャ
ネル効果、ホットキャリア効果の発生を抑制できると共
に、チャネル全体に電圧を印加できるため垂直方向の電
界を小さくしてキャリア移動度を大きく維持でき、さら
に素子分離性に優れているという効果が得られる。
【０００５】しかし、この超薄膜トランジスタはその構
造上、絶縁膜上にトランジスタを形成するためのＳｉ基
板を形成することが必要である。ところが、絶縁膜（例
えば、ＳｉＯ2 ）にＳｉ単結晶層を形成することは技術
的に非常に難しい。特に、良質なＳｉエピタキシャル膜
を形成することは現在のところ不可能であり、好適な性
能を持つ超薄膜トランジスタを製造することは困難であ
った。
造上、絶縁膜上にトランジスタを形成するためのＳｉ基
板を形成することが必要である。ところが、絶縁膜（例
えば、ＳｉＯ2 ）にＳｉ単結晶層を形成することは技術
的に非常に難しい。特に、良質なＳｉエピタキシャル膜
を形成することは現在のところ不可能であり、好適な性
能を持つ超薄膜トランジスタを製造することは困難であ
った。
【０００６】そこで、これらの問題点を解決するため
に、本願発明者らは超薄膜トランジスタに類似の効果を
得られる半導体装置として、Ｓｉ基板上に突起部を設
け、その突出部内にソース、チャネル、ドレイン領域を
設ける縦型超薄膜トランジスタを特願平４−１７１７６
号で提案している。すなわち、この縦型超薄膜トランジ
スタは、Ｓｉ基板上に突起部を異方性エッチングによっ
て形成している。そして、絶縁体膜（いわゆる、ゲート
酸化膜）を介し配置されたゲート電極が、この突起部の
中央部分にカバーしており、ゲート電極の内側をチャネ
ル領域とし、その両側がドレイン領域、ソース領域とさ
れている。そして、ゲート電極の電位を変更することに
より、チャネル領域の状態を変化させ、ソース及びドレ
イン領域間の導通を制御できる。一方、ドレイン領域、
ソース領域及びチャネル領域の下方に、基板の組成がそ
のまま残る素子分離部を形成している。この素子分離部
は基板の一部である。そこで、衝突電離によって発生す
る基板と同極性の余剰キャリア（例えば、ソース・ドレ
イン領域がｎ+ 型領域の場合、正孔）が基板に排出され
ることになり、チャネル領域に溜まることがない。従っ
て、余剰キャリアの蓄積に伴うキンク（Ｋｉｎｋ）現象
の発生がなく、また余剰の正孔による疑似短チャネル効
果の発生が抑制される。また、消費電力により発生した
熱が基板に容易に拡散するため、チャネル領域の加熱を
防止することができる。
に、本願発明者らは超薄膜トランジスタに類似の効果を
得られる半導体装置として、Ｓｉ基板上に突起部を設
け、その突出部内にソース、チャネル、ドレイン領域を
設ける縦型超薄膜トランジスタを特願平４−１７１７６
号で提案している。すなわち、この縦型超薄膜トランジ
スタは、Ｓｉ基板上に突起部を異方性エッチングによっ
て形成している。そして、絶縁体膜（いわゆる、ゲート
酸化膜）を介し配置されたゲート電極が、この突起部の
中央部分にカバーしており、ゲート電極の内側をチャネ
ル領域とし、その両側がドレイン領域、ソース領域とさ
れている。そして、ゲート電極の電位を変更することに
より、チャネル領域の状態を変化させ、ソース及びドレ
イン領域間の導通を制御できる。一方、ドレイン領域、
ソース領域及びチャネル領域の下方に、基板の組成がそ
のまま残る素子分離部を形成している。この素子分離部
は基板の一部である。そこで、衝突電離によって発生す
る基板と同極性の余剰キャリア（例えば、ソース・ドレ
イン領域がｎ+ 型領域の場合、正孔）が基板に排出され
ることになり、チャネル領域に溜まることがない。従っ
て、余剰キャリアの蓄積に伴うキンク（Ｋｉｎｋ）現象
の発生がなく、また余剰の正孔による疑似短チャネル効
果の発生が抑制される。また、消費電力により発生した
熱が基板に容易に拡散するため、チャネル領域の加熱を
防止することができる。
【０００７】
【発明が解決しようとする課題】しかしながら、上述の
縦型超薄膜トランジスタにおいては、そのしきい値電圧
（Ｖth）はＳｉ突起部の幅とその不純物濃度及びゲート
絶縁膜厚のみにより一意的に決まり、その自由度が小さ
いという問題点があった。さらにまたゲート電極に覆わ
れたチャネル部分の上端部は、その上方のゲート電圧の
みならず、Ｓｉ突出部の側壁のゲート電圧の影響も受け
るため、電界が密になっている。従って、Ｓｉ突出部上
端部のチャネル部は、Ｓｉ突出部側壁のチャネル部より
も低いゲート電圧でオンセットしてしまい、トランジス
タのスイッチング特性が悪化するという問題点があっ
た。
縦型超薄膜トランジスタにおいては、そのしきい値電圧
（Ｖth）はＳｉ突起部の幅とその不純物濃度及びゲート
絶縁膜厚のみにより一意的に決まり、その自由度が小さ
いという問題点があった。さらにまたゲート電極に覆わ
れたチャネル部分の上端部は、その上方のゲート電圧の
みならず、Ｓｉ突出部の側壁のゲート電圧の影響も受け
るため、電界が密になっている。従って、Ｓｉ突出部上
端部のチャネル部は、Ｓｉ突出部側壁のチャネル部より
も低いゲート電圧でオンセットしてしまい、トランジス
タのスイッチング特性が悪化するという問題点があっ
た。
【０００８】本発明は、上記問題点を解決することを課
題としてなされたものであり、縦型超薄膜トランジスタ
とした際に、Ｓｉ突起部両側のゲート電極を独立に制御
することを可能にし、しきい値電圧Ｖthの設定自由度を
始めとするデバイスの設計自由度を大幅に高めたととも
に、チャネル上端部がチャネルのその他の部分より低い
ゲート電圧でオンセットすることも防止した半導体装置
を提供することを目的とする。
題としてなされたものであり、縦型超薄膜トランジスタ
とした際に、Ｓｉ突起部両側のゲート電極を独立に制御
することを可能にし、しきい値電圧Ｖthの設定自由度を
始めとするデバイスの設計自由度を大幅に高めたととも
に、チャネル上端部がチャネルのその他の部分より低い
ゲート電圧でオンセットすることも防止した半導体装置
を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明に係る半導体装置
は、半導体基板上に素子領域を突出形成し、ここにソー
ス領域と、ドレイン領域と、該ソース領域及びドレイン
領域間にチャネル領域とを設け、そのチャネル領域に絶
縁体膜を介して電界を印加するゲート電極を設けた電界
効果トランジスタを有する半導体装置であって、前記チ
ャネル領域は、その上端部を除いてゲート電極で覆わ
れ、前記素子領域の両側で独立したゲート電極となるこ
とを特徴とする。
は、半導体基板上に素子領域を突出形成し、ここにソー
ス領域と、ドレイン領域と、該ソース領域及びドレイン
領域間にチャネル領域とを設け、そのチャネル領域に絶
縁体膜を介して電界を印加するゲート電極を設けた電界
効果トランジスタを有する半導体装置であって、前記チ
ャネル領域は、その上端部を除いてゲート電極で覆わ
れ、前記素子領域の両側で独立したゲート電極となるこ
とを特徴とする。
【００１０】または、本発明に係る半導体装置は、半導
体基板上に素子領域を突出形成し、ここにソース領域
と、ドレイン領域と、該ソース領域及びドレイン領域間
にチャネル領域とを設け、そのチャネル領域に絶縁体膜
を介して電界を印加するゲート電極を設けた電界効果ト
ランジスタを有する半導体装置であって、前記ゲート電
極の上端部に、ゲート電極の他の部分と異なる不純物が
注入され、前記素子領域の両側で独立したゲート電極と
なることを特徴とする。
体基板上に素子領域を突出形成し、ここにソース領域
と、ドレイン領域と、該ソース領域及びドレイン領域間
にチャネル領域とを設け、そのチャネル領域に絶縁体膜
を介して電界を印加するゲート電極を設けた電界効果ト
ランジスタを有する半導体装置であって、前記ゲート電
極の上端部に、ゲート電極の他の部分と異なる不純物が
注入され、前記素子領域の両側で独立したゲート電極と
なることを特徴とする。
【００１１】
【作用】本発明に係る半導体装置において、チャネル領
域はその上端部を除いて別のゲート電極で覆われている
ので、素子領域の両側で独立したゲート電極となる。こ
のため、素子領域の両側で独立したゲート電極にそれぞ
れ独立のゲートバイアスを与えることができるので、閾
値電圧の調整も簡単に行え、設計自由度が大幅に広が
る。
域はその上端部を除いて別のゲート電極で覆われている
ので、素子領域の両側で独立したゲート電極となる。こ
のため、素子領域の両側で独立したゲート電極にそれぞ
れ独立のゲートバイアスを与えることができるので、閾
値電圧の調整も簡単に行え、設計自由度が大幅に広が
る。
【００１２】また、本発明に係る半導体装置において、
ゲート電極の上端部がゲート電極の他の部分と異なる不
純物で形成されているので、ゲート電極をその上端部で
絶縁分離することができる。このため、素子領域の両側
で独立したゲート電極となり、上述同様の作用を得るこ
とができる。またチャネル上端部上にゲート電極として
作用するものがなくなるため、チャネル上端部がチャネ
ルのその他の部分よりも低いゲート電圧でオンセットす
ることを防止することができる。
ゲート電極の上端部がゲート電極の他の部分と異なる不
純物で形成されているので、ゲート電極をその上端部で
絶縁分離することができる。このため、素子領域の両側
で独立したゲート電極となり、上述同様の作用を得るこ
とができる。またチャネル上端部上にゲート電極として
作用するものがなくなるため、チャネル上端部がチャネ
ルのその他の部分よりも低いゲート電圧でオンセットす
ることを防止することができる。
【００１３】
【実施例】以下、本発明に係る半導体装置について、図
面に基づいて説明する。
面に基づいて説明する。
【００１４】図１は、上述のようにして製造された半導
体装置の一実施例の構成を説明するための斜視図であ
る。
体装置の一実施例の構成を説明するための斜視図であ
る。
【００１５】ｐ型のＳｉ基板１０の上部には、突出部２
０が形成されている。そして、この突出部２０の両側に
は、ｎ+ 型のドレイン領域２２、ｎ+ 型のソース領域２
４が形成されており、このドレイン領域２２、ソース領
域２４に挟まれた領域に基板１０と同じｐ型のチャネル
領域２６が形成されている。そして、これらドレイン領
域２２、ソース領域２４、チャネル領域２６はその下端
が突出部２０内に収まっており、突出部２０の下部には
基板１０の一部である素子分離部２８が形成されてい
る。
０が形成されている。そして、この突出部２０の両側に
は、ｎ+ 型のドレイン領域２２、ｎ+ 型のソース領域２
４が形成されており、このドレイン領域２２、ソース領
域２４に挟まれた領域に基板１０と同じｐ型のチャネル
領域２６が形成されている。そして、これらドレイン領
域２２、ソース領域２４、チャネル領域２６はその下端
が突出部２０内に収まっており、突出部２０の下部には
基板１０の一部である素子分離部２８が形成されてい
る。
【００１６】また、基板１０および突出部２０の表面は
すべてＳｉＯ2 で形成される酸化膜３０によって覆われ
ており、チャネル領域２６の表面にはゲート電極３２が
形成されている。このため、この酸化膜３０はゲート酸
化膜として機能する。また、ゲート電極３２は、外部と
の電気的接続のため、基板１０の所定の端部まで引き回
されている。
すべてＳｉＯ2 で形成される酸化膜３０によって覆われ
ており、チャネル領域２６の表面にはゲート電極３２が
形成されている。このため、この酸化膜３０はゲート酸
化膜として機能する。また、ゲート電極３２は、外部と
の電気的接続のため、基板１０の所定の端部まで引き回
されている。
【００１７】本発明の特徴的なことは、チャネル領域２
６はその上端部を除いてゲート電極３２で覆われている
ので、素子領域の両側で独立したゲート電極となってい
ることである。すなわち、チャネル領域２６の上端部は
ゲート酸化膜３０が設けられているのみである。従来、
トランジスタの閾値電圧は、チャネル領域２６の不純物
濃度及びゲート酸化厚膜の組み合わせによって一義的に
決定されていた。従って、チャネル領域２６の不純物濃
度を薄くすることができなかった。しかし、基板１０及
びチャネル領域２６の不純物濃度は半導体装置の性能の
点からは薄ければ薄いほどよい。
６はその上端部を除いてゲート電極３２で覆われている
ので、素子領域の両側で独立したゲート電極となってい
ることである。すなわち、チャネル領域２６の上端部は
ゲート酸化膜３０が設けられているのみである。従来、
トランジスタの閾値電圧は、チャネル領域２６の不純物
濃度及びゲート酸化厚膜の組み合わせによって一義的に
決定されていた。従って、チャネル領域２６の不純物濃
度を薄くすることができなかった。しかし、基板１０及
びチャネル領域２６の不純物濃度は半導体装置の性能の
点からは薄ければ薄いほどよい。
【００１８】一方、本発明の半導体装置は、ゲート電極
３２がゲート電極１（Ｇａｔｅ１）とゲート電極２（Ｇ
ａｔｅ２）の各々独立したゲート電極となっている。例
えば、Ｇａｔｅ２の電圧を調整することによって、Ｇａ
ｔｅ１のゲート電極が覆っているチャネル領域２６をチ
ャネルとして作動させ、この部分の空乏層の生成を制御
できる。従って、このチャネル部の閾値電圧は不純物濃
度を変えることなく容易に調整することができる。ま
た、空乏層の生成を制御できるので、パンチスルー電流
が発生して短チャネル効果が発生することがない。更
に、本発明の半導体装置は縦型であるため、チャネル領
域２６の不純物濃度が薄くても、Ｇａｔｅ２のゲート電
極によって閾値電圧を均一に調整することができる。
３２がゲート電極１（Ｇａｔｅ１）とゲート電極２（Ｇ
ａｔｅ２）の各々独立したゲート電極となっている。例
えば、Ｇａｔｅ２の電圧を調整することによって、Ｇａ
ｔｅ１のゲート電極が覆っているチャネル領域２６をチ
ャネルとして作動させ、この部分の空乏層の生成を制御
できる。従って、このチャネル部の閾値電圧は不純物濃
度を変えることなく容易に調整することができる。ま
た、空乏層の生成を制御できるので、パンチスルー電流
が発生して短チャネル効果が発生することがない。更
に、本発明の半導体装置は縦型であるため、チャネル領
域２６の不純物濃度が薄くても、Ｇａｔｅ２のゲート電
極によって閾値電圧を均一に調整することができる。
【００１９】このような半導体装置では、突出部２０内
に１つのＭＯＳトランジスタが構成されている。従っ
て、ドレイン領域２２、ソース領域２４にそれぞれドレ
イン電極、ソース電極を接続すれば、ゲート電極３２へ
の電圧の印加によって、チャネル領域２６の電位を制御
しドレイン領域２２→ソース領域２４間の電流を制御す
ることができる。この例では、形成されているＭＯＳト
ランジスタがｎチャネルであるため、ゲート電極に正の
電圧を印加することによって、電流が流れる。
に１つのＭＯＳトランジスタが構成されている。従っ
て、ドレイン領域２２、ソース領域２４にそれぞれドレ
イン電極、ソース電極を接続すれば、ゲート電極３２へ
の電圧の印加によって、チャネル領域２６の電位を制御
しドレイン領域２２→ソース領域２４間の電流を制御す
ることができる。この例では、形成されているＭＯＳト
ランジスタがｎチャネルであるため、ゲート電極に正の
電圧を印加することによって、電流が流れる。
【００２０】また、本発明に係る半導体装置について、
他の実施例について図２にて説明する。構造は、先の実
施例とほぼ同一であるが、本実施例においては、ゲート
電極３２の上端部が他の部分と異なる不純物で形成され
ていることである。すなわち、通常ゲート電極３２はＰ
ｏｌｙ−Ｓｉによって形成されているが、例えば、この
ゲート電極３２をｎ型の不純物濃度の高いＰｏｌｙ−Ｓ
ｉ層としておき、ゲート電極３２の上端部のみをｐ型の
不純物濃度の高いＰｏｌｙ−Ｓｉ層３４としておく。従
って、ゲート電極３２はその上端部と側壁部がＰＮ接合
となるので、ゲート電極３２をその上端部で絶縁分離す
ることができＳｉ突起部両側のゲート電極のバイアスを
独立に制御できる。
他の実施例について図２にて説明する。構造は、先の実
施例とほぼ同一であるが、本実施例においては、ゲート
電極３２の上端部が他の部分と異なる不純物で形成され
ていることである。すなわち、通常ゲート電極３２はＰ
ｏｌｙ−Ｓｉによって形成されているが、例えば、この
ゲート電極３２をｎ型の不純物濃度の高いＰｏｌｙ−Ｓ
ｉ層としておき、ゲート電極３２の上端部のみをｐ型の
不純物濃度の高いＰｏｌｙ−Ｓｉ層３４としておく。従
って、ゲート電極３２はその上端部と側壁部がＰＮ接合
となるので、ゲート電極３２をその上端部で絶縁分離す
ることができＳｉ突起部両側のゲート電極のバイアスを
独立に制御できる。
【００２１】本実施例の半導体装置の製造方法につい
て、図３に基づいて説明する。まず、Ｓｉ単結晶からな
る基板１０表面上に、ＳｉＯ2 膜（またはＳｉＮ膜）に
よる線幅０．１μｍ程度の線状パターンを形成する（Ｓ
１）。この線状パターンの形成は、電子（ＥＢ）ビーム
描画露光装置および多層レジスト露光技術などを利用し
た超微細パターニング技術によって行う。そして、この
ＳｉＯ2 （またはＳｉＮ）線状パターンをマスクとし
て、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ- ｉ
ｎｇ）などによって基板１０に異方性エッチングを施
し、所定の凹部４０を形成して突出部２０を形成する
（Ｓ２）。次に、このマスクとして機能したＳｉＯ2 パ
ターン１２を除去し、基板１０の全表面を熱酸化しＳｉ
Ｏ2 酸化膜３０を形成する（Ｓ３）。そして、全表面に
ポリシリコン層Ｐｏｌｙ−Ｓｉを形成した（Ｓ４）後、
通常のフォトリソグラフィにより、ゲート電極３２を形
成する（Ｓ５）。その後、イオン注入によりドレイン領
域２２、ソース領域２４を形成する（本実施例では、例
えばリンの注入によるｎ+ 領域の形成）。ここで、この
イオン注入は、不純物の照射方向をマスク、電圧印加な
どによって斜め方向のみに限定する斜入射イオン注入装
置によって行う（Ｓ６）。このイオン注入の後、ソース
及びドレイン領域の酸化膜を除去し、ＢＰＳＧ（ｂｏｒ
ｏｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ ｇｌａｓｓ）等
の常圧ＣＶＤによって基板全面を層間絶縁体膜（主に、
酸化膜を用いる）で覆う。その後、ゲート電極３２の上
端面を除いて、レジストでパターンニングし、酸化膜の
異方性エッチングによってゲート電極３２の上端面をエ
ッチバックし、ゲート酸化膜３０を残してＰｏｌｙ−Ｓ
ｉ層を取り除く（Ｓ７）。そして、必要に応じてアニー
ル処理を行って各領域の結晶構造等を調整する。
て、図３に基づいて説明する。まず、Ｓｉ単結晶からな
る基板１０表面上に、ＳｉＯ2 膜（またはＳｉＮ膜）に
よる線幅０．１μｍ程度の線状パターンを形成する（Ｓ
１）。この線状パターンの形成は、電子（ＥＢ）ビーム
描画露光装置および多層レジスト露光技術などを利用し
た超微細パターニング技術によって行う。そして、この
ＳｉＯ2 （またはＳｉＮ）線状パターンをマスクとし
て、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ- ｉ
ｎｇ）などによって基板１０に異方性エッチングを施
し、所定の凹部４０を形成して突出部２０を形成する
（Ｓ２）。次に、このマスクとして機能したＳｉＯ2 パ
ターン１２を除去し、基板１０の全表面を熱酸化しＳｉ
Ｏ2 酸化膜３０を形成する（Ｓ３）。そして、全表面に
ポリシリコン層Ｐｏｌｙ−Ｓｉを形成した（Ｓ４）後、
通常のフォトリソグラフィにより、ゲート電極３２を形
成する（Ｓ５）。その後、イオン注入によりドレイン領
域２２、ソース領域２４を形成する（本実施例では、例
えばリンの注入によるｎ+ 領域の形成）。ここで、この
イオン注入は、不純物の照射方向をマスク、電圧印加な
どによって斜め方向のみに限定する斜入射イオン注入装
置によって行う（Ｓ６）。このイオン注入の後、ソース
及びドレイン領域の酸化膜を除去し、ＢＰＳＧ（ｂｏｒ
ｏｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ ｇｌａｓｓ）等
の常圧ＣＶＤによって基板全面を層間絶縁体膜（主に、
酸化膜を用いる）で覆う。その後、ゲート電極３２の上
端面を除いて、レジストでパターンニングし、酸化膜の
異方性エッチングによってゲート電極３２の上端面をエ
ッチバックし、ゲート酸化膜３０を残してＰｏｌｙ−Ｓ
ｉ層を取り除く（Ｓ７）。そして、必要に応じてアニー
ル処理を行って各領域の結晶構造等を調整する。
【００２２】また、本発明の他の実施例の製造方法につ
いて、図４に基づいて説明する。製造方法は、先の実施
例とほぼ同一であるが、本実施例においては、ソース及
びドレイン領域形成後（Ｓ６）、基板全面を層間絶縁体
膜（主に、酸化膜を用いる）で覆い、ゲート電極３２の
上端面を除いてレジストでパターンニングしたのち、こ
の部分にｐ+ 型の不純物（例えば、ボロン）を垂直にイ
オン注入して、ｐ型の不純物濃度の高いＰｏｌｙ−Ｓｉ
層３４を形成する（Ｓ７）。そして、必要に応じてアニ
ール処理を行って各領域の結晶構造等を調整する。
いて、図４に基づいて説明する。製造方法は、先の実施
例とほぼ同一であるが、本実施例においては、ソース及
びドレイン領域形成後（Ｓ６）、基板全面を層間絶縁体
膜（主に、酸化膜を用いる）で覆い、ゲート電極３２の
上端面を除いてレジストでパターンニングしたのち、こ
の部分にｐ+ 型の不純物（例えば、ボロン）を垂直にイ
オン注入して、ｐ型の不純物濃度の高いＰｏｌｙ−Ｓｉ
層３４を形成する（Ｓ７）。そして、必要に応じてアニ
ール処理を行って各領域の結晶構造等を調整する。
【００２３】
【発明の効果】以上説明したように、本発明に係る半導
体装置によれば、チャネル領域はその上端部を除いてゲ
ート電極で覆われているので、素子領域の両側で独立し
たゲート電極となる。このため、素子領域の両側で独立
したゲート電極にそれぞれ独立のゲートバイアスを与え
ることができる。
体装置によれば、チャネル領域はその上端部を除いてゲ
ート電極で覆われているので、素子領域の両側で独立し
たゲート電極となる。このため、素子領域の両側で独立
したゲート電極にそれぞれ独立のゲートバイアスを与え
ることができる。
【００２４】また、本発明に係る半導体装置において、
ゲート電極の上端部がゲート電極の他の部分と異なる不
純物で形成されているので、ゲート電極をその上端部で
絶縁分離することができる。このため、素子領域の両側
で独立したゲート電極となり、上述同様の作用を得るこ
とができる。
ゲート電極の上端部がゲート電極の他の部分と異なる不
純物で形成されているので、ゲート電極をその上端部で
絶縁分離することができる。このため、素子領域の両側
で独立したゲート電極となり、上述同様の作用を得るこ
とができる。
【００２５】一方、閾値電圧及びチャネル領域の不純物
濃度の設計の自由度が向上する。
濃度の設計の自由度が向上する。
【００２６】さらに、チャネル上端面上にゲート電極と
して作用するものがなくなるため、チャネル上端部がチ
ャネルのその他の部分より低いゲート電圧でオンセット
することを防止することができる。
して作用するものがなくなるため、チャネル上端部がチ
ャネルのその他の部分より低いゲート電圧でオンセット
することを防止することができる。
【図１】半導体装置の第一の実施例の構成を示す斜視図
である。
である。
【図２】半導体装置の他の実施例の構成を示す斜視図で
ある。
ある。
【図３】半導体装置の製造工程の説明図である。
【図４】半導体装置の他の実施例の製造工程の説明図で
ある。
ある。
１０ 基板 ２０ 突出部 ２２ ドレイン領域 ２４ ソース領域 ２６ チャネル領域 ３０ 酸化膜 ３２ ゲート電極 ４０ 凹部
Claims (2)
- 【請求項１】 半導体基板上に素子領域を突出形成し、
ここにソース領域と、ドレイン領域と、該ソース領域及
びドレイン領域間にチャネル領域と、を設け、そのチャ
ネル領域に絶縁体膜を介して電界を印加するゲート電極
を設けた電界効果トランジスタを有する半導体装置であ
って、 前記チャネル領域は、その上端部を除いてゲート電極で
覆われ、前記素子領域の両側で独立したゲート電極とな
ることを特徴とする半導体装置。 - 【請求項２】 半導体基板上に素子領域を突出形成し、
ここにソース領域と、ドレイン領域と、該ソース領域及
びドレイン領域間にチャネル領域と、を設け、そのチャ
ネル領域に絶縁体膜を介して電界を印加するゲート電極
を設けた電界効果トランジスタを有する半導体装置であ
って、 前記ゲート電極の上端部に、ゲート電極の他の部分と異
なる不純物が注入され、前記素子領域の両側で独立した
ゲート電極となることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9022193A JPH06302819A (ja) | 1993-04-16 | 1993-04-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9022193A JPH06302819A (ja) | 1993-04-16 | 1993-04-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06302819A true JPH06302819A (ja) | 1994-10-28 |
Family
ID=13992437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9022193A Pending JPH06302819A (ja) | 1993-04-16 | 1993-04-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06302819A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0382310A2 (en) * | 1989-02-10 | 1990-08-16 | ENICHEM S.p.A. | Process for preparing monoliths of aerogels of metal oxides |
| US5207814A (en) * | 1989-02-10 | 1993-05-04 | Enichem S.P.A. | Process for preparing monoliths of aerogels of metal oxides |
| JP2003086795A (ja) * | 2001-09-11 | 2003-03-20 | Sharp Corp | 半導体装置およびその製造方法と集積回路と半導体システム |
| JP2003101013A (ja) * | 2001-09-26 | 2003-04-04 | Sharp Corp | 半導体装置およびその製造方法および集積回路および半導体システム |
| US7221032B2 (en) | 2004-07-02 | 2007-05-22 | Kabushiki Kaisha Toshiba | Semiconductor device including FinFET having vertical double gate structure and method of fabricating the same |
| US7538386B2 (en) | 2003-12-03 | 2009-05-26 | Samsung Electronics Co., Ltd. | MOS transistor having protruded-shape channel and method of fabricating the same |
-
1993
- 1993-04-16 JP JP9022193A patent/JPH06302819A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0382310A2 (en) * | 1989-02-10 | 1990-08-16 | ENICHEM S.p.A. | Process for preparing monoliths of aerogels of metal oxides |
| US5207814A (en) * | 1989-02-10 | 1993-05-04 | Enichem S.P.A. | Process for preparing monoliths of aerogels of metal oxides |
| JP2003086795A (ja) * | 2001-09-11 | 2003-03-20 | Sharp Corp | 半導体装置およびその製造方法と集積回路と半導体システム |
| JP2003101013A (ja) * | 2001-09-26 | 2003-04-04 | Sharp Corp | 半導体装置およびその製造方法および集積回路および半導体システム |
| US7538386B2 (en) | 2003-12-03 | 2009-05-26 | Samsung Electronics Co., Ltd. | MOS transistor having protruded-shape channel and method of fabricating the same |
| US7759203B2 (en) | 2003-12-03 | 2010-07-20 | Samsung Electronics Co., Ltd. | MOS transistor having protruded-shape channel and method of fabricating the same |
| US7221032B2 (en) | 2004-07-02 | 2007-05-22 | Kabushiki Kaisha Toshiba | Semiconductor device including FinFET having vertical double gate structure and method of fabricating the same |
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