JP2003101013A - 半導体装置およびその製造方法および集積回路および半導体システム - Google Patents

半導体装置およびその製造方法および集積回路および半導体システム

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JP2003101013A JP2001293751A JP2001293751A JP2003101013A JP 2003101013 A JP2003101013 A JP 2003101013A JP 2001293751 A JP2001293751 A JP 2001293751A JP 2001293751 A JP2001293751 A JP 2001293751A JP 2003101013 A JP2003101013 A JP 2003101013A
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Abstract

(57)【要約】 【課題】 占有面積の低減とゲート幅の確保を簡単な構
成で実現でき、フォトリソグラフィーの能力で決定され
る最小加工寸法に制限されることなくさらなる微細化が
可能な半導体装置およびその製造方法および集積回路お
よび半導体システムを提供する。 【解決手段】 互いに接することなく形成された第１導
電型のソース領域３０１,ドレイン領域４０１と、ソー
ス領域３０１とドレイン領域４０１と間に、ソース領域
３０１,ドレイン領域４０１に接するように形成された
第２導電型のチャネル領域５０１と、ゲート電極２０１
Ａ,２０２Ａがチャネル領域５０１にゲート絶縁膜６０
１,６０２を介して対向するゲート電極領域２０１,２０
２とを有する単結晶半導体基板を備える。上記ソース領
域３０１,ドレイン領域４０１,チャネル領域５０１およ
びゲート電極領域２０１,２０２が、素子分離領域２１
０１で囲まれた素子領域２１１１内にある。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、埋め込み型ＭＯ
Ｓトランジスタ等の半導体装置およびその製造方法およ
び集積回路および半導体システムに関する。
【０００２】
【従来の技術】従来、半導体装置として、トランジスタ
微細化の試みの１つであるＳＧＴ(Ｓurroununding Ｇat
e Ｔransistor)が知られている。このＳＧＴは、図２５
に示すように、縦型トランジスタ構造をしており、ゲー
ト電極領域を縦方向に設置することによって、占有面積
の縮小が期待できる。上記ＳＧＴは、基板表面１０に対
してシリコン柱５０を垂直に配置し、これを囲むように
ゲート絶縁膜６０およびゲート電極２０を配置してい
る。すなわち、チャネル電流の流れる方向は基板表面に
垂直方向であり、ソース領域３０,ドレイン領域３０を
シリコン柱５０の上下に配置している。したがって、ゲ
ート長Ｌがシリコン柱５０の長さで決定され、ゲート幅
Ｗがシリコン柱５０の断面周囲長で決定される。このよ
うな縦型トランジスタ構造を用いることによって、横型
ＭＯＳトランジスタに比べて平面上の占有面積が減少す
る。
【０００３】
【発明が解決しようとする課題】しかしながら、上記縦
型トランジスタ構造の半導体装置(ＳＧＴ)では、微細化
を進めていくとゲート幅Ｗが減少してしまい、その結
果、十分なチャネル電流が確保できなくなる。すなわ
ち、微細化がかえってトランジスタの高速化の阻害要因
となるという重大な欠点がある。
【０００４】また、その他の半導体装置として、多層配
線のように基板上の１層目のトランジスタの上にさらに
トランジスタを形成する層をもうけて、多層構造にする
ことによって、実質的に基板表面に対する占有面積を減
少させるものも提案されている。しかしながら、そのよ
うな多層構造では、チャネル領域等を単結晶にするため
にエピタキシャル成長法を用いる必要があり、工程が増
大して複雑になるため、生産性が劣るという欠点があ
る。
【０００５】そこで、この発明の目的は、占有面積の低
減とゲート幅の確保を簡単な構成で実現でき、フォトリ
ソグラフィーの能力で決定される最小加工寸法に制限さ
れることなくさらなる微細化が可能な半導体装置および
その製造方法およびその半導体装置を用いた集積回路お
よびその集積回路を用いた半導体システムを提供するこ
とにある。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、第１の発明の半導体装置は、第１導電型のソース領
域と、第１導電型のドレイン領域と、上記第１導電型の
ソース領域,ドレイン領域間に形成された第２導電型の
チャネル領域と、ゲート絶縁膜とゲート電極からなるゲ
ート電極領域とが単結晶半導体基板の表面に平行な面内
にある半導体装置であって、上記ゲート電極領域の上記
ゲート電極が上記第２導電型のチャネル領域に上記ゲー
ト絶縁膜を介して対向しており、上記第１導電型のソー
ス領域,ドレイン領域と上記第２導電型のチャネル領域
および上記ゲート電極領域は、素子分離領域で囲まれた
素子領域内にあることを特徴としている。
【０００７】上記構成の半導体装置によれば、上記第１
導電型のソース領域,ドレイン領域と第２導電型のチャ
ネル領域とゲート電極領域および素子分離領域が、上記
単結晶半導体基板の表面に平行な面内に並存している。
すなわち、上記ソース領域,ドレイン領域,チャネル領
域,ゲート電極領域および素子分離領域は、上記平行な
面に交差する方向に延在している。したがって、横型Ｍ
ＯＳトランジスタに比べて平面上の占有面積が減少する
上、単結晶半導体基板の表面に対して垂直な方向(基板
の厚み方向)にチャネル幅を増大させていっても基板表
面の占有面積は一定であり、また、微細化を進めていっ
てもゲート幅は自由に設定することができる。このよう
な半導体装置では、ＳＧＴに代表される従来の縦型トラ
ンジスタのように微細化を進めていくとゲート幅が必然
的に減少してしまって十分なチャネル電流が確保できな
くなり、微細化がかえってトランジスタの高速化の阻害
要因となるという欠点がなく、高速性も確保することが
できる。また、横型ＭＯＳトランジスタに比べて平面上
の占有面積が減少するので、集積化が容易であると共
に、上記第１導電型のソース領域,ドレイン領域と第２
導電型のチャネル領域およびゲート電極領域が素子分離
領域で囲まれた素子領域内にあるので、寄生容量を低減
でき、より高速化が可能である。
【０００８】また、一実施形態の半導体装置は、上記ゲ
ート電極領域の大部分が、上記単結晶半導体基板の表面
よりも下方にあることを特徴としている。
【０００９】上記実施形態の半導体装置によれば、上記
ゲート電極領域の大部分が単結晶半導体基板の表面より
も下方にあるので、基板表面よりも上部にゲート電極を
設けるよりも、基板上方の膜厚および落差を減らすこと
ができ、製膜ばらつきによる歩留まり低下を抑制でき
る。
【００１０】また、第２の発明の半導体装置は、互いに
接することなく形成された第１導電型のソース領域およ
び第１導電型のドレイン領域と、上記第１導電型のソー
ス領域,ドレイン領域と間に、上記第１導電型のソース
領域,ドレイン領域に接するように形成された第２導電
型のチャネル領域と、ゲート絶縁膜とゲート電極からな
り、上記ゲート電極が上記第２導電型のチャネル領域に
上記ゲート絶縁膜を介して対向するゲート電極領域とを
有する単結晶半導体基板を備えた半導体装置であって、
上記ゲート電極領域は、上記第２導電型のチャネル領域
を挟んで互いに対向する２つのゲート電極領域であり、
上記第１導電型のソース領域,ドレイン領域と上記第２
導電型のチャネル領域および上記ゲート電極領域は、上
記素子分離領域で囲まれた素子領域内にあり、上記第１
導電型のソース領域,ドレイン領域と上記第２導電型の
チャネル領域と上記ゲート電極領域および上記素子分離
領域は、上記単結晶半導体基板の表面に平行な面内にあ
ることを特徴としている。
【００１１】上記構成の半導体装置によれば、上記第１
導電型のソース領域,ドレイン領域と第２導電型のチャ
ネル領域とゲート電極領域および素子分離領域が、上記
単結晶半導体基板の表面に平行な面内に並存している。
すなわち、上記ソース領域,ドレイン領域,チャネル領
域,ゲート電極領域および素子分離領域は、上記平行な
面に交差する方向に延在している。したがって、横型Ｍ
ＯＳトランジスタに比べて平面上の占有面積が減少する
上、チャネル幅を増大させていっても基板表面の占有面
積は一定であり、また、微細化を進めていってもゲート
幅は自由に設定することができる。このような半導体装
置では、ＳＧＴに代表される従来の縦型トランジスタの
ように微細化を進めていくとゲート幅が必然的に減少し
てしまって十分なチャネル電流が確保できなくなり、微
細化がかえってトランジスタの高速化の阻害要因となる
という欠点がなく、高速性も確保することができる。ま
た、ゲート電極を２つ有するので、ゲート電極が１つの
場合よりもほぼ２倍の能力を有する一方、占有面積は２
倍未満に抑えることができる。
【００１２】また、上記第２導電型のチャネル領域を挟
んで互いに対向する２つのゲート電極領域でダブルゲー
ト電極構造を有するので、チャネルをオンにするときに
一方のゲート電極に電圧を印加すると同時に他方のゲー
ト電極にも同じ極性の電圧を印加することによりチャネ
ル領域の空乏化を助け、チャネル領域に対するドレイン
電圧の影響を低減して、一層、短チャネル効果を抑制で
きる。また、他方のゲート電極に電圧を印加させること
により、チャネル領域の電位を上昇させることができる
ので、実質的にトランジスタのオン時にのみ閾値電圧Ｖ
thを低下させることが可能になる。これにより、ゲート
電圧Ｖgから上記閾値電圧Ｖthを減算したドレイン飽和
電圧Ｖd（≒Ｖg−Ｖth）を上昇させると共に、実効移動
度を上昇させるので、チャネル電流が増加して高速動作
を図ることができる。
【００１３】また、一実施形態の半導体装置は、上記第
１,第２の発明の半導体装置において、上記素子分離領
域が、上記第１導電型のソース領域,ドレイン領域およ
び上記ゲート電極領域のいずれの領域よりも、上記単結
晶半導体基板の表面から深くまで形成されていることを
特徴としている。
【００１４】上記実施形態の半導体装置によれば、上記
素子分離領域がソース領域,ドレイン領域およびゲート
電極領域のいずれの領域よりも深くまで形成されている
ため、素子間の短絡の発生を効果的に抑制できる。
【００１５】また、一実施形態の半導体装置は、上記第
１,第２の発明の半導体装置において、上記ゲート電極
領域が上記素子分離領域と接していることを特徴として
いる。
【００１６】上記実施形態の半導体装置によれば、ゲー
ト電極領域の一部が素子分離領域と接することにより、
ゲート電極領域の接合容量を低減することが可能とな
り、低消費電力化と高速動作が可能となる。また、上記
ゲート電極領域が、第２導電型のチャネル領域を挟んで
互いに対向する２つのゲート電極領域である場合は、２
つのゲート電極領域によって、素子領域がソース領域側
とドレイン領域側に分断することによって、特にソース
領域とドレイン領域を画定する手間が省ける。
【００１７】また、一実施形態の半導体装置は、上記第
１,第２の発明の半導体装置において、上記単結晶半導
体基板がＳＯＩ(Semiconductor on Insulator: シリコ
ン・オン・インシュレータ)基板であることを特徴とし
ている。
【００１８】一般に、ＳＯＩ基板の表面から絶縁層まで
の深さが基板面内で一定である。したがって、上記実施
形態の半導体装置によれば、製造時にソース領域,ドレ
イン領域およびゲート電極領域を形成する場合、ＳＯＩ
基板にそれぞれの領域に対応する開口部を開口するとき
に、半導体と絶縁体の選択性のあるエッチングにより各
々の開口部の基板表面からの深さをＳＯＩ基板の表面か
ら絶縁層までの深さとすることによって、容易にソース
領域,ドレイン領域およびゲート電極領域の基板表面か
らの深さを精度よく揃えることができる。したがって、
ゲート幅を精度よく揃えることができ、従来のトランジ
スタにおけるフォト条件やエッチング条件によるゲート
幅の製造ばらつきに比べて格段に製造ばらつきの少ない
半導体装置を実現することができる。また、チャネル領
域は、ソース領域,ドレイン領域を介する部分を除きＳ
ＯＩ基板と電気的に分離することができるので、ゲート
電圧によるチャネル領域の制御をより完全にすることが
可能となる。これによりさらにドレイン電圧のチャネル
領域への影響が少なくなって短チャネル効果が抑制され
ると共に、ゲート電圧の印加に伴うチャネル領域の電位
の上昇も効果的になされるので、閾値電圧も効果的に減
少する。この結果、さらに高速動作が可能となる。
【００１９】また、一実施形態の半導体装置は、上記第
１,第２の発明の半導体装置において、上記ゲート絶縁
膜を介して上記チャネル領域に対向する上記ゲート電極
領域の面が上記単結晶半導体基板の［１１１］面に平行
であるかまたは略平行であることを特徴としている。こ
こで「略平行」とは製造誤差、ばらつきの範囲内で平行
であることをいう。
【００２０】上記実施形態の半導体装置によれば、ゲー
ト電極領域のゲート絶縁膜とチャネル領域の界面は［１
１１］面となるので、ゲート電極領域を開口するための
工程において基板表面に対して垂直に開口を行い易く、
界面状態も平坦化されやすいので、ゲート幅の誤差やば
らつきを抑制することができ、また界面のラフネスによ
る移動度の低下を防ぐことができる。また、チャネル領
域を挟んで互いに対向する２つのゲート電極領域を有す
るダブルゲート電極構造とした場合は、２つのゲート電
極の間隔Ｄを基板表面側から基板内部側にかけて一定に
することが容易となる。したがって、性能の悪化やばら
つきを抑制することが可能となる。
【００２１】また、一実施形態の半導体装置は、上記第
１,第２の発明の半導体装置において、上記ゲート絶縁
膜を介して上記チャネル領域に対向する上記ゲート電極
領域の面が上記単結晶半導体基板の［１００］面に垂直
であるかまたは略垂直であることを特徴としている。こ
こで「略垂直」とは製造誤差、ばらつきの範囲内で垂直
であることをいう。
【００２２】上記実施形態の半導体装置によれば、チャ
ネル電流の流れる方向が［１００］方向となるので、電
子の移動度が大きく、界面準位密度も低くなる。したが
って、高移動度が可能となる。なお、ここで[１００]面
とは、［１００］と等価な［０１０］,［００１］,［１
１１］および［１-１１］等などを含む結晶面を意味す
るものとする。
【００２３】また、一実施形態の半導体装置は、上記第
２の発明の半導体装置において、上記単結晶半導体基板
が、上記第２導電型のチャネル領域にゲート絶縁膜を介
して対向する第３のゲート電極を有し、上記第３のゲー
ト電極と上記第２導電型のチャネル領域は、上記単結晶
半導体基板の表面に垂直な平面内にあることを特徴とし
ている。
【００２４】上記実施形態の半導体装置によれば、同一
のチャネル領域に作用するゲート電極が増えるため、チ
ャネルをオンにするときに上記ゲート電極領域のゲート
電極(第３のゲート電極以外)に電圧を印加すると同時に
第３のゲート電極にも同じ極性の電圧を印加することに
より実効的なゲート幅を大きくすることができる。した
がって駆動能力を増大することが可能となり、高速動作
が可能となる。また、第３のゲート電極とチャネル領域
は単結晶半導体基板の平面に垂直な平面内にあるので、
第３のゲート電極を有することによる占有面積の増大は
ほとんどなく、効果的な駆動能力の向上が可能となる。
【００２５】また、一実施形態の半導体装置は、上記第
１,第２の発明の半導体装置において、上記チャネル領
域に対向する上記ゲート電極領域が複数あるとき、その
複数のゲート電極領域のゲート電極が互いに電気的に接
続されていることを特徴としている。
【００２６】上記構成の半導体装置によれば、一方のゲ
ート電極に電圧を印加すれば他方のゲート電極にも同電
圧が印加されるため、ゲート電極毎にコンタクトを作成
する必要がなく、工程の簡略とコンタクト工程でのマー
ジンに余裕が生まれるので、生産性に優れる。また、性
能面においても印加電圧のばらつきを抑制できるので、
信頼性が向上する。
【００２７】また、一実施形態の半導体装置は、上記第
１,第２の発明の半導体装置において、上記ゲート電極
領域が、上記第２導電型のチャネル領域を挟んで互いに
対向する２つのゲート電極領域であるとき、対向する上
記２つのゲート電極領域のゲート電極の間隔が０.３μ
ｍ以下であることを特徴としている。
【００２８】上記実施形態の半導体装置によれば、上記
第２導電型のチャネル領域の全面空乏化が容易に可能と
なる。したがって、短チャネル特性を向上できると共
に、低ゲート電圧での高い移動度が可能となる。
【００２９】また、一実施形態の半導体装置は、上記第
１,第２の発明の半導体装置において、上記第２導電型
のチャネル領域に接する上記ゲート絶縁膜の部分の厚さ
をＴoxとし、上記第１導電型のソース領域および上記第
１導電型のドレイン領域と接する上記ゲート絶縁膜の部
分の厚さをＴsdとするとき、Ｔox ＜ Ｔsdの条件を満
たすことを特徴としている。
【００３０】上記実施形態の半導体装置によれば、接合
容量を低減することが可能となり、より高速動作が可能
となる。
【００３１】また、一実施形態の半導体装置は、上記第
１,第２の発明の半導体装置において、上記素子分離領
域の大部分が堆積物で形成されていることを特徴として
いる。
【００３２】上記実施形態の半導体装置によれば、上記
素子分離領域の大部分が堆積物として例えば熱酸化で形
成されているので、素子分離領域における応力を緩和さ
せることができ、応力による素子特性の劣化を防ぐこと
が可能となる。
【００３３】また、一実施形態の半導体装置は、上記第
１,第２の発明の半導体装置において、上記素子分離領
域の少なくとも上記素子領域側がシリコン窒化膜からな
ることを特徴としている。
【００３４】上記実施形態の半導体装置によれば、シリ
コン窒化膜は緻密な構造であり、製造工程で用いられる
フッ化水素溶液にも耐性があり、例えば酸化などの後工
程によって素子分離領域が酸化されるなどの影響をうけ
て応力が発生して素子特性が劣化したり、製造ばらつき
が発生したりするのを防ぐことができ、信頼性を向上で
きる。
【００３５】また、一実施形態の半導体装置は、上記第
１,第２の発明の半導体装置において、上記単結晶半導
体基板として球状の半導体単結晶粒を用いたことを特徴
としている。
【００３６】上記実施形態の半導体装置によれば、同じ
材料の量でも平面基板よりも球状の半導体単結晶粒であ
る球状基板のほうが表面積を多くでき、材料を効率的に
利用できる。また、球状の半導体単結晶粒である球状基
板の３次元性を利用して積み上げたり並べたりすること
で立体構造を作ることが可能になるので、より実効的な
占有面積を削減でき、小型が可能となる。
【００３７】また、この発明の集積回路は、上記半導体
装置を用いたことを特徴としている。
【００３８】上記集積回路によれば、占有面積の小さい
半導体装置を用いて作製されるので高集積化が可能とな
る。また、占有面積を拡大せずに縦方向にゲート幅を大
きくすることが可能であるので高速化も容易である。
【００３９】また、この発明の半導体システムは、上記
集積回路を用いたことを特徴としている。
【００４０】上記半導体システムによれば、集積度が高
く、高速化も容易な集積回路を用いて構築されているの
で小型で高速動作が可能な半導体システムを実現でき
る。
【００４１】また、この発明の半導体装置の製造方法
は、上記第１,第２の発明の半導体装置を製造する半導
体装置の製造方法であって、単結晶半導体基板の素子分
離領域となる領域にフォトリソグラフィーと異方性エッ
チングによって第１の開口部を形成する第１の開口工程
と、上記第１の開口部の内側に絶縁体を形成する絶縁体
形成工程と、上記単結晶半導体基板のソース領域,ドレ
イン領域となる領域にフォトリソグラフィーと異方性エ
ッチングによって第２の開口部を形成する第２の開口工
程と、上記第２の開口部を半導体または導体を堆積する
ことによって埋め込む第１の埋め込み工程と、上記第１
の埋め込み工程の後、上記単結晶半導体基板に堆積した
上記半導体または導体をエッチバックして、上記第２の
開口部に上記ソース領域,ドレイン領域を形成する第１
のエッチバック工程と、上記単結晶半導体基板のゲート
電極領域となる領域にフォトリソグラフィーと異方性エ
ッチングによって第３の開口部を形成する第３の開口工
程と、上記第３の開口部の内壁にゲート絶縁膜を形成す
るゲート絶縁膜形成工程と、上記ゲート絶縁膜形成工程
の後、上記第３の開口部を半導体または導体を堆積する
ことによって埋め込む第２の埋め込み工程と、上記第２
の埋め込み工程の後、上記単結晶半導体基板上に堆積し
た上記半導体または導体をエッチバックして、上記第３
の開口部にゲート電極を形成する第２のエッチバック工
程とを有することを特徴としている。
【００４２】上記半導体装置の製造方法によれば、上記
第１の開口工程において単結晶半導体基板に素子分離領
域となる領域にフォトリソグラフィーと異方性エッチン
グによって第１の開口部を開口する。次に、上記絶縁体
形成工程においてその第１の開口部の内側に絶縁体を形
成することによって絶縁化し、基板上部に形成された上
記絶縁体をエッチバックすることにより、基板表面に垂
直な方向に延びた素子分離領域を形成する。また、上記
第２の開口工程において、上記単結晶半導体基板のソー
ス領域,ドレイン領域となる領域にフォトリソグラフィ
ーと異方性エッチングによって第２の開口部を開口す
る。次に、上記第１の埋め込み工程において、上記第２
の開口部を半導体または導体を堆積することによって埋
め込み、その後、第１のエッチバック工程により単結晶
半導体基板上に堆積した上記半導体または導体をエッチ
バックすることにより、単結晶半導体基板上の表面に垂
直な方向に延びたソース領域,ドレイン領域を形成す
る。次に、上記第３の開口工程において、上記単結晶半
導体基板のゲート電極となる領域にフォトリソグラフィ
ーと異方性エッチングによって第３の開口部を開口す
る。そして、上記ゲート絶縁膜形成工程において、第３
の開口部の内壁にゲート絶縁膜を形成することによっ
て、ゲート絶縁膜の形成と同時に後に形成されるゲート
電極をその他の領域と電気的に分離する。次に、上記第
２の埋め込み工程において、第３の開口部を半導体また
は導体を堆積することによって埋め込み、その後、第２
のエッチバック工程において、単結晶半導体基板上に堆
積した上記半導体または導体をエッチバックすることに
より、ゲート電極を形成することができる。これによ
り、ソース領域,ドレイン領域,チャネル領域およびゲー
ト電極領域が素子分離領域で囲まれた素子領域内にあ
り、かつ、ソース領域,ドレイン領域,チャネル領域,ゲ
ート電極領域および素子分離領域が、基板表面に平行な
面内にある半導体装置を作製することができる。
【００４３】また、一実施形態の半導体装置の製造方法
は、上記第３の開口工程の後、上記第３の開口部の内壁
を酸化することにより酸化膜を形成した後にその酸化膜
を除去する酸化膜除去工程を有することを特徴としてい
る。
【００４４】上記実施形態の半導体装置の製造方法によ
れば、上記第３の開口部の内壁を酸化して酸化膜を形成
した後、その酸化膜を除去することによって、エッチン
グによるダメージを除去できると共に、２つのゲート電
極がチャネル領域を挟んで互いに対向する形態である場
合には、２つのゲート電極の間隔を小さくすることがで
きる。
【００４５】また、一実施形態の半導体装置の製造方法
は、上記絶縁体形成工程では、酸化シリコンまたは窒化
シリコンを堆積することを特徴としている。
【００４６】上記実施形態の半導体装置の製造方法によ
れば、素子分離領域を従来の半導体ＣＶＤ(Chemical Va
por Deposition；化学的気相成長)装置で作成すること
ができ、安価で信頼性に優れる。また、堆積物で開口部
を埋め込むので、内壁を熱酸化等の方法で絶縁化するよ
りも応力が少なく、素子特性を劣化させる恐れが無く、
ばらつきが少ない。したがって、歩留まりと信頼性が向
上する。
【００４７】また、一実施形態の半導体装置の製造方法
は、上記絶縁体形成工程では、少なくとも窒化シリコン
を堆積することを特徴としている。
【００４８】上記実施形態の半導体装置の製造方法によ
れば、例えばゲート電極を形成する領域にフォトリソグ
ラフィーと異方性エッチングによって開口した開口部の
内壁を酸化した後、酸化膜を除去する工程において、窒
化シリコンは酸化膜を除去するフッ化水素水溶液等に対
して耐性を有するので、誤って素子分離領域を一部また
は全部を除去してしまう可能性を低減できる。したがっ
て、製造が容易になり、歩留まりを向上することが可能
となる。
【００４９】また、一実施形態の半導体装置の製造方法
は、上記第３の開口工程において、上記単結晶半導体基
板のチャネル領域となる領域を挟んで互いに対向する２
つのゲート電極領域となる領域に上記第３の開口部を形
成すると共に、上記第２のエッチバック工程において、
上記単結晶半導体基板上に堆積した上記半導体または導
体をエッチバックにより除去しつつ、上記チャネル領域
を挟んで互い対向する上記２つのゲート電極領域のゲー
ト電極を上記チャネル領域上でつなぐように上記半導体
または導体を残すことによって、上部ゲート電極を形成
することを特徴としている。
【００５０】上記実施形態の半導体装置の製造方法によ
れば、上記第３の開口工程において、上記単結晶半導体
基板のチャネル領域となる領域を挟んで互いに対向する
２つのゲート電極領域となる領域に第３の開口部を形成
し、その第３の開口部を半導体または導体を堆積するこ
とによって埋め込んだ後、第２のエッチバック工程にお
いて、単結晶半導体基板上に堆積した半導体または導体
をエッチバックにより除去しつつ、上記チャネル領域を
挟んで互い対向する２つのゲート電極領域のゲート電極
をチャネル領域上でをつなぐように上記半導体または導
体を残すことによって、簡単な方法で上部ゲート電極を
形成することができる。これにより上部ゲート電極はゲ
ート絶縁膜を介してチャネル領域と接しており、上記上
部ゲート電極とチャネル領域は単結晶半導体基板の平面
に垂直な平面内に作製することが可能となる。
【００５１】また、一実施形態の半導体装置の製造方法
は、上記第１の埋め込み工程または上記第２の埋め込み
工程において、少なくとも１つの開口部をポリシリコン
によって埋め込むことを特徴としている。
【００５２】上記実施形態の半導体装置の製造方法によ
れば、上記第１の埋め込み工程または上記第２の埋め込
み工程において、開口部を半導体または導体を堆積する
ことによって埋め込むときに、少なくとも開口部の１つ
がポリシリコンによって埋め込まれるので、必ずしもエ
ピタキシャル成長を行う必要がなく、従来のＬＳＩ(大
規模集積回路)の製造工程で用いられるシリコンＣＶＤ
装置等を用いることができ、従来の製造装置を用いて製
造することが可能である。したがって、新たな設備導入
を減らすことができる。
【００５３】
【発明の実施の形態】以下、この発明の半導体装置およ
びその製造方法および集積回路および半導体システムを
図示の実施の形態により詳細に説明する。
【００５４】（第１実施形態）図１はこの発明の第１実
施形態の半導体装置としてのトランジスタの模式的な立
体斜視図を示しており、単結晶半導体基板の表面に平行
な平面１００と、その平面１００に平行な平面１０１と
の間の領域でのトランジスタの立体的な構造を示してい
る。また、図２は上記トランジスタの主要部分の平面図
を示し、図３は図２のIII−III線から見た断面を示し、
図４は図２のIV−IV線から見た断面を示している。図１
〜図４を参照しながらこの第１実施形態のトランジスタ
の構造を説明する。
【００５５】図１に示すように、第１導電型のソース領
域３０１,第１導電型のドレイン領域４０１およびゲー
ト電極領域２０１,２０２は、平面１００と平面１０１
との間で縦方向(Ｚ方向)に延在している。このソース領
域３０１とドレイン領域４０１は、所定の間隔を隔て
て、Ｘ方向に対向している。また、上記ゲート電極領域
２０１,２０２は、所定の間隔を隔てて、Ｙ方向に対向
している。上記ゲート電極領域２０１はゲート絶縁膜６
０１とゲート電極２０１Ａからなり、ゲート電極領域２
０２はゲート絶縁膜６０２とゲート電極２０２Ａからな
る。
【００５６】このゲート電極領域２０１,２０２とソー
ス領域３０１,ドレイン領域４０１とで囲まれた領域
が、第２導電型のチャネル領域５０１になっている。こ
のチャネル領域５０１は、ゲート電極領域２０１のゲー
ト絶縁膜６０１を介してゲート電極２０１Ａに対向する
と共に、チャネル領域５０１は、ゲート電極領域２０２
のゲート絶縁膜６０２を介してゲート電極２０２Ａに対
向している。
【００５７】また、上記ソース領域３０１,ドレイン領
域４０１は、チャネル領域５０１側の端部が、ゲート電
極領域２０１,２０２によって、Ｙ方向の両側から挟み
込まれた状態になっている。この端部は基部に比べて、
Ｙ方向の厚さが小さく、上記チャネル領域５０１と略同
じ厚さになっている。
【００５８】また、図２に示すように、ソース領域３０
１,ドレイン領域４０１と、チャネル領域５０１と、ゲ
ート電極領域２０１,２０２とが、平面１００(単結晶半
導体基板の表面に平行な面)に平行な面１０１内に並存
している。そして、図１,図２に示すように、このゲー
ト電極領域２０１,２０２が有するゲート電極２０１Ａ,
２０２Ａは、Ｘ−Ｙ平面による切断面おいて断面長方形
形状の四角柱であり、その４つの側面をゲート絶縁膜６
０１,６０２で夫々被覆している。
【００５９】この第１実施形態では、ゲート電極２０１
Ａ,２０２Ａとソース領域３０１,ドレイン領域４０１
は、いずれもドープされたポリシリコンからなり、チャ
ネル領域５０１は単結晶シリコンからなる。
【００６０】また、図３では、平面１０１よりもＺ方向
上方の構造も示している。なお、図１,図２では、この
平面１０１よりもＺ方向上方の構造は示されていない。
【００６１】図３に示すように、上記ソース領域３０
１,ドレイン領域４０１は、平面１０１よりもＺ方向上
方に延在しており、このソース領域３０１,ドレイン領
域４０１のＺ方向の寸法が、ゲート幅Ｗとなる。上記ソ
ース領域３０１,ドレイン領域４０１の上に、層間絶縁
膜１００１を形成している。上記ソース領域３０１,ド
レイン領域４０１を、層間絶縁膜１００１のコンタクト
ホール１００２を経由して、ソースコンタクト８０１,
ドレインコンタクト９０１に接続している。
【００６２】また、図４では、平面１０１よりもＺ方向
上方の構造および平面１００よりもＺ方向下方の構造も
示している。なお、図１では、この平面１０１よりもＺ
方向上方の構造および平面１００よりもＺ方向下方の構
造は示されていない。
【００６３】図４に示すように、上記ゲート電極２０１
Ａ,２０２Ａは、チャネル領域５０１に対する対向面が
ゲート絶縁膜６０１,６０２で被覆されており、この対
向面のＹ方向反対側の面もゲート絶縁膜６０１,６０２
で被覆されている。さらに、上記ゲート電極２０１Ａ,
２０２Ａは、平面１００に面する端面もゲート絶縁膜６
０１,６０２で被覆されている。また、このゲート電極
領域２０１,２０２は、平面１０１よりも縦方向(Ｚ方
向)上方に延在しており、このゲート電極領域２０１,２
０２上に、上記層間絶縁膜１００１を形成している。こ
の層間絶縁膜１００１に、コンタクトホール１００３を
形成しており、ゲート電極２０１Ａ,２０２Ａを、コン
タクトホール１００３を経由して、層間絶縁膜１００１
上に形成されたゲートコンタクト７０１,７０２に接続
している。
【００６４】この第１実施形態のトランジスタは、ゲー
ト幅Ｗが基板表面に対して垂直方向であるので、ゲート
幅Ｗを大きくしても基板表面の占有面積はかわらず、集
積度、高速応答性に優れている。
【００６５】また、上記ゲート電極領域２０１,２０２
の大部分が単結晶半導体基板の表面よりも下方にあるの
で、基板表面よりも上部にゲート電極を設けるよりも、
基板上方の膜厚および落差を減らすことができ、製膜ば
らつきによる歩留まり低下を抑制することができる。
【００６６】さらに、上記ゲート電極２０１Ａ,２０２
Ａのように容易にダブルゲート電極構造とすることがで
き、チャネル領域５０１に対するゲート電圧の制御性を
高めて、チャネル領域５０１に対するドレイン電圧の影
響を相対的に低減し、素子の微細化を妨げる種々の短チ
ャネル効果を抑制することができ、駆動能力を向上でき
る。
【００６７】また、上記素子分離領域２１０１は、ソー
ス領域３０１,ドレイン領域４０１およびゲート電極領
域２０１,２０２のいずれよりも深くまで形成されてい
るため、素子間の短絡の発生を効果的に抑制することが
できる。例えば、ソース領域３０１,ドレイン領域４０
１およびゲート電極領域２０１,２０２は、１μｍの深
さに対して素子分離領域は１.４μｍの深さに形成して
いる。
【００６８】また、上記ゲート電極領域２０１,２０２
の一部が素子分離領域２１０１と接することにより、ゲ
ート電極領域２０１,２０２の接合容量を低減すること
が可能となり、低消費電力化と高速動作が可能となる。
【００６９】また、上記ゲート電極領域２０１,２０２
によって、素子領域２１１１がソース領域３０１側とド
レイン領域４０１側に分断されているので、特にソース
領域３０１とドレイン領域４０１を画定する手間が省け
る。
【００７０】さらに、上記ソース領域３０１,ドレイン
領域４０１に対するゲート電極２０１Ａ,２０２Ａのア
ライメントは、チャネル領域５０１がソース領域３０
１,ドレイン領域４０１に接する範囲でアライメントず
れが許されるため、製造が容易で歩留まりもよく生産性
に優れている。
【００７１】また、ソースコンタクト８０１,ドレイン
コンタクト９０１およびゲートコンタクト７０１,７０
２に関しても、直接ソース領域３０１,ドレイン領域４
０１およびゲート電極２０１Ａ,２０２Ａにコンタクト
を落とすことができる。したがって、従来技術と異な
り、ゲート電極領域から配線を介して別の領域にコンタ
クトを設ける必要がなく、さらに製造が容易で歩留まり
もよく生産性を向上できる。
【００７２】また、上記ゲート電極領域が他の領域と接
するゲート界面はほぼ平面であり、ゲート界面に対して
結晶方位が揃っている。したがって、この第１実施形態
によれば、ゲート電極が活性層を跨ぐような形状のトラ
ンジスタに見られる曲率の小さい部位で発生する局所的
な電界集中や結晶方位依存性による局所的な空乏化や反
転による特性劣化を抑制することができるので、高性能
なトランジスタを実現することができる。
【００７３】なお、この第１実施形態のトランジスタ
は、ゲート絶縁膜６０１,６０２を介してチャネル領域
５０１に対向するゲート電極２０１Ａ,２０２Ａの面が
［１１１］面に平行であるほうが望ましく、その場合、
加工するときに容易に加工でき、さらに、エピタキシャ
ル成長が行いやすくなる。
【００７４】また、この第１実施形態のトランジスタ
は、ゲート絶縁膜６０１,６０２を介してチャネル領域
５０１に対向するゲート電極領域２０１,２０２の面が
単結晶半導体基板の［１００］面に垂直になるようにし
て、そのチャネル電流の方向を基板結晶方位の［１０
０］面に平行にするほうが電子の移動度が大きくなるの
で望ましい。この第１実施形態のトランジスタは、エピ
タキシャル成長法を用いずとも製造可能であるから、安
価で高性能なトランジスタが得られる。
【００７５】（第２実施形態）図５はこの発明の第２実
施形態の半導体装置としてのトランジスタの模式的な立
体斜視図であり、図６この半導体装置としてのトランジ
スタの主要部分の平面図であり、図７は図６のVII−VII
線から見た断面図であり、図８は図６のVIII−VIII線か
ら見た断面図である。なお、この第２実施形態のトラン
ジスタは、上部ゲート電極およびゲートコンタクトを除
いて第１実施形態のトランジスタと同一の構成をしてお
り、同一構成部は同一参照番号を付して説明を省略す
る。また、この第２実施形態のトランジスタでは、素子
分離領域は第１実施形態のトランジスタと同じであるの
で、図５〜図８では省いている。
【００７６】この第２実施形態のトランジスタでは、第
１実施形態のトランジスタの構成にさらにゲート電極２
０１Ａ,２０２Ａをつなぐようにチャネル領域５０１の
上方にも上部ゲート電極２０３を有する。上記上部ゲー
ト電極２０３を層間絶縁膜１００１上に形成されたゲー
トコンタクト７０３に接続している。上記上部ゲート電
極２０３によって、ゲート電極２０１Ａ,２０２Ａおよ
び上部ゲート電極２０３は互いに電気的に接続された状
態となるので、ゲート電極用のコンタクトは１つでよく
なり、コンタクトを形成する工程での信頼性の向上が可
能となる。また、上記上部ゲート電極２０３によって、
実効的なゲート幅を大きくでき、さらに駆動能力を向上
することが可能となる。
【００７７】また、この第２実施形態では、ゲート電極
２０１Ａ,２０２Ａおよび上部ゲート電極２０３は互い
に電気的に接続された状態にしたが、必要に応じて電気
的に切り離しておいて、別個に駆動可能にしておくこと
も可能である。
【００７８】（第３実施形態）この発明の第３実施形態
のトランジスタは、第１,第２実施形態のトランジスタ
においてゲート電極２０１Ａ,２０２Ａの間を十分に狭
め、動作状態においてチャネル領域５０１を完全に空乏
化することを可能としたものである。
【００７９】「ＣＭＯＳ集積回路(榎本忠儀著、培風館、
１９９８年発行)」によれば、空乏層では、空乏層幅をＸ
d(ｃｍ)とし、表面電位をφs(Ｖ)とし、シリコンの比誘
電率をεsi、真空の誘電率をε0(Ｆ/ｃｍ)、単位電荷を
ｑ(Ｃ)、アクセプタイオンの単位体積当りの密度ＮA(個
/ｃｍ2)とすれば、空乏層幅Ｘdは次式(１)で表される。
【００８０】 Ｘd＝(２φsεsiε0／ｑＮA)1/2 ……… (１) この空乏層幅Ｘdは、ゲート電圧を印加した直後に、最
大のＸdmaxになり、そのときの表面電位φsは、ゲート
電圧をＶG(Ｖ)とし、単位面積当りのゲート絶縁膜容量
をＣ0(Ｆ/ｃｍ2)とすれば、次式(２)で表される。
【００８１】 φs＝ＶG＋ＶC−(２ＶGＶC＋ＶC 2)1/2 ……… (２) ただし、ここで、ＶC＝εsiε0ｑＮA／Ｃ0 2 である。し
たがって、ゲート電極２０１Ａとゲート電極２０２Ａと
の間隔Ｄは、互いの影響を考えない概算によれば、次式
(３)を満たすようにする。
【００８２】 Ｄ/２≦Ｘdmax ……… (３) したがって、通常、用いられる範囲の条件では、ゲート
電極２０１Ａとゲート電極２０２Ａとの間隔Ｄは、０.
３μｍ以下が好ましく、この実施の形態では０.１μｍ
としている。
【００８３】このトランジスタの構造により、ドレイン
電圧破壊電圧を高め、動作電圧の高速化が可能となる。
また、ＳＯＩ基板等を用いた従来の完全空乏化のＭＯＳ
トランジスタのような下地酸化膜へのホットエレクトロ
ン注入等の欠点も解決することができる。また、上記ゲ
ート電極２０１Ａとゲート電極２０２Ａとの間隔Ｄは極
端に小さくするとチャネル抵抗が増大するので、反転層
よりも厚くするのが望ましく、１ｎｍ以上を確保するこ
とが望ましい。
【００８４】（第４実施形態）図９この発明の第４実施
形態の半導体装置としてのトランジスタの主要部分の平
面図である。図９中で素子分離領域は省いている。
【００８５】この第４実施形態のトランジスタは、ゲー
ト絶縁膜の厚さが局所的に厚い。例えばゲート絶縁膜６
４１,６４２の領域のうちソース領域３４１,ドレイン領
域４４１と接する領域のゲート絶縁膜を厚くしている。
すなわち、上記第２導電型のチャネル領域５４１に接す
るゲート絶縁膜６４１,６４２の部分の厚さをＴoxと
し、第１導電型のソース領域３４１および第１導電型の
ドレイン領域４４１と接するゲート絶縁膜６４１,６４
２の部分の厚さをＴsdとするとき、Ｔox ＜ Ｔsdの条
件を満たすようにする。そうすることによって、接合容
量を低減することができ、動作速度の向上および低消費
電力化がより一層可能となる。
【００８６】この第４実施形態のトランジスタの構造
は、言うまでもなく通常のバルク基板以外のＳＯＩ基板
などにも適用できる。また、単結晶半導体基板の表面と
は球状のシリコン粒の表面のような曲面も含まれる。
【００８７】また、上記単結晶半導体基板としてＳＯＩ
基板を用いた場合には、ゲート電極２４１Ａ,２４２Ａ
の基板表面に垂直な方向(Ｚ方向)におけるゲート幅Ｗ
は、ＳＯＩ基板の絶縁膜までの長さとする。すなわち、
ゲート幅Ｗは、ゲート電極２４１Ａ,２４２Ａとも正確
に揃えることができる。また、チャネル領域を電気的に
単結晶半導体基板と分離できるので、より完全空乏化の
効果を増大することができる。例えば、ＳＯＩ基板の表
面から１μｍの深さにシリコン酸化層のあるＳＯＩ基板
を用いて、ゲート幅Ｗが略１μｍの複数のトランジスタ
をほとんどばらつきなく作成することができる。
【００８８】（第５実施形態）図１０はこの発明の第５
実施形態の半導体装置としてのトランジスタの主要部分
の断面図を示している。この図１０は、第１実施形態に
おける図３に相当し、単結晶半導体基板の表面に平行な
平面１００に平行な平面１０１に対して垂直なＺ−Ｘ平
面における断面図である。この第５実施形態のトランジ
スタでは、図１０中では、第１実施形態の図３の素子分
離領域は省いている。なお、図中の矢線は説明のための
もので電流の様子を示している。この第５実施形態のト
ランジスタでは、素材となる単結晶半導体基板として球
状のシリコン粒を用いた点が、前述の第１実施形態と異
なる。したがって、この第５実施形態では、前述の第１
実施形態と異なる点を説明する。
【００８９】上記球状のシリコン粒の表面のような曲面
上では、従来の表面チャネル型のＭＯＳトランジスタを
用いると、図２４に示すように、チャネル領域が直線か
らずれるので平面基板を用いたときより特性が劣るとい
った問題があった。図２４に示すように、チャネル領域
９が直線からずれる。図２４において、１は層間絶縁
膜、２,３,４はコンタクトホール、５はゲート電極、７
はゲート絶縁膜、６はソース、８はドレインである。
【００９０】これに対して、この第５実施形態による埋
め込み型ＭＯＳトランジスタの構造によれば、図１０に
示すように、ソース領域３５１,ドレイン領域４５１
が、縦方向(Ｚ方向)すなわち前述の平面１０１に垂直な
方向に延在している。なお、図１０において、１０５１
は層間絶縁膜、８５１はソースコンタクト、９５１ドレ
インコンタクトである。
【００９１】したがって、チャネル領域５５１も縦方向
に延在している。したがって、このチャネル領域５５１
は、そのほとんどの部分が、上記球状のシリコン粒の表
面５５５よりも内部の部分となる。このため、球状のシ
リコン粒を用いていても、従来のようなチャネル領域の
湾曲(電流経路の湾曲)がほとんどなくなり、特性の劣化
はほとんど起らない。
【００９２】また、単結晶半導体基板として球状のシリ
コン粒を採用した場合には、平板状の単結晶半導体基板
を採用した場合に比べて、体積当りの表面積の割合が大
きくなり、また、３次元的に積み重ねることも可能にな
るので、集積度をさらに向上できる。
【００９３】（第６実施形態）次に、この発明の第６実
施形態の半導体装置としてのトランジスタの製造方法に
ついて、図１１〜図１９を参照しながら説明する。
【００９４】図１１〜図１３は素子分離領域を形成した
後、ゲート電極２０１Ａ,２０２Ａを形成する領域を開
口した時点の概略図で、図１１は上記トランジスタの平
面を示し、図１２は図１１のXII−XII線から見た断面を
示し、図１３は図１１のXIII−XIII線から見た断面を示
している。図１４〜図１９は図１３と同じ断面での製造
工程を説明するための図である。
【００９５】まず、単結晶半導体基板としてのシリコン
基板上に素子分離領域２１６１(図１１に示す)となる領
域にフォトリソグラフィーと異方性エッチングによって
第１の開口部を開口する(第１の開口工程)。
【００９６】次に、上記第１の開口部を例えば酸化シリ
コンを堆積することによって埋め込む(絶縁体形成工
程)。この第１の開口部の深さは任意に行うことができ
るが、作成しようとするトランジスタのゲート幅Ｗより
深く掘り込むのが望ましい。例えば、必要に応じて１０
ｎｍ〜１ｍｍ程度の範囲で作成する。この第６実施形態
では約１.６μｍ掘り込んでいる。
【００９７】なお、上記第１の開口部を埋める酸化シリ
コンの代わりに、熱酸化膜を形成してもよいが、発生応
力の少ない堆積法を用いるほうが好ましい。また、絶縁
体であれば、酸化シリコンに限らず酸窒化物、酸化物と
窒化物の積層膜、金属酸化物等の電気絶縁性の物質であ
ればよく、堆積法のほか、スパッタなど様々の方法を用
いて、様々な材質を用いることができる。また、素子分
離領域の幅はトンネル電流が流れない以上の厚さをもつ
ことが望ましく約５ｎｍ以上の幅を有することが好まし
い。また、逆に必要以上に素子分離領域の幅が大きくて
も集積度が低下するので、できるだけ小さくするのが望
ましい。この第６実施形態では０.２μｍとした。これ
は、用いた製造装置の加工限界の値である。
【００９８】そして、上記第１の開口部を埋め込んだ
後、シリコン基板上に堆積した余分な酸化シリコンを除
去する。
【００９９】次に、図１２に示すように、ソース領域,
ドレイン領域となる領域にフォトリソグラフィーと異方
性エッチングによって第２の開口部２３６１,２４６１
を開口する(第２の開口工程)。
【０１００】その後、第２の開口部２３６１,２４６１
に例えばポリシリコンを堆積することによって埋め込む
(第１の埋め込み工程)。
【０１０１】上記第２の開口部２３６１,２４６１の深
さは、作成しようとするトランジスタのゲート幅Ｗによ
る。ただし、酸化工程等の後工程による表面の変動を考
慮する必要があり、例えば、必要に応じて１０ｎｍ〜１
ｍｍ程度の範囲で作成する。この第６実施形態では約
１.２μｍ掘り込んでいる。また、上記第２の開口部２
３６１,２４６１は、用いた製造装置の加工限界の０.２
μｍ角の大きさとしている。また、上記第２の開口部２
３６１,２４６１を埋めるポリシリコンは、アンドープ
として後工程でイオン注入等によってＮ型またはＰ型に
ドープしてもよいが、ドープしたポリシリコンを用いる
ほうが、工程がより簡単になり、開口部を深くしても均
一な濃度になるので望ましい。なお、ドープするときの
導電型は、通常、チャネル領域の導電型と反対の導電型
である。
【０１０２】上記ポリシリコンを堆積して第２の開口部
２３６１,２４６１を埋め込んだ後、シリコン基板上に
堆積したポリシリコンをエッチバックにより除去する
(第１のエッチバック工程)。そうして、第２の開口部２
３６１,２４６１内にソース領域,ドレイン領域を形成す
る。
【０１０３】そして、図１３に示すように、ゲート電極
となる領域にフォトリソグラフィーと異方性エッチング
によって第３の開口部２２６１,２２６２を開口する(第
３の開口工程)。上記第３の開口部２２６１,２２６２の
深さは、任意に行うことができるが、作成しようとする
トランジスタのゲート幅Ｗより深く掘り込むのが望まし
い。例えば、必要に応じて１０ｎｍ〜１ｍｍ程度の範囲
で作成する。この第６実施形態では約１.０μｍ掘り込
んでいる。また、開口部は用いた装置の加工限界の０.
２μｍ角の大きさとしている。
【０１０４】対向するゲート電極の間隔をフォトリソグ
ラフィーによる限界以上に狭める場合は、図１４に示す
ように、第３の開口部２２６１,２２６２の内壁を酸化
して酸化膜１１６１を形成した後、図１５に示すよう
に、酸化膜１１６１を例えばＨＦなどで除去することに
より拡大した第３の開口部２２６１a,２２６２aを得る
(酸化膜除去工程)。このようにして、最小加工寸法Ｆ以
下のゲート電極間の間隔Ｄを得る。
【０１０５】この第６実施形態では、０.２μｍの初期
の開口部および０.２μｍのゲート電極間の初期の間隔
Ｄに対して第３の開口部を拡大して０.３μｍおよびゲ
ート電極間の間隔Ｄを０.１μｍとした。また、酸化膜
厚の制御は、フォトリソグラフィーのアライメント精度
に比べてはるかに精度がよいので、従来の方法に比べて
ゲート電極間の間隔は精度よく再現できる。また、一旦
酸化したのち酸化膜を除去することによって、エッチン
グによるダメージの除去を行うことができる。
【０１０６】次に、図１６に示すように、再度、拡大し
た第３の開口部２２６１a,２２６２aの内壁を酸化して
ゲート絶縁膜６６１,６６２を形成する(ゲート絶縁膜形
成工程)。上記ゲート絶縁膜６６１,６６２は、酸化によ
る酸化膜以外にも、例えば開口部を窒化することにより
形成された窒化膜を用いてもよく、酸窒化膜、酸化膜と
窒化膜の積層膜、金属酸化膜等の電気絶縁性の物質であ
ればよく、その他堆積、スパッタなど様々の方法を用い
て、様々な材質を用いることができる。この第６実施形
態では、Ｎ2Ｏ酸化とＨＣl酸化を併用して４ｎｍのゲー
ト絶縁膜を作成している。
【０１０７】次に、図１７に示すように、内壁にゲート
絶縁膜６６１,６６２が形成された第３の開口部２２６
１a,２２６２aに例えばポリシリコン１２６１を堆積す
ることによって埋め込む(第２の埋め込み工程)。上記第
３の開口部２２６１a,２２６２aを埋めるポリシリコン
は、アンドープとして後工程でイオン注入等によってＮ
型またはＰ型にドープしてもよいが、ドープしたポリシ
リコンを用いるほうが、工程がより簡単になり開口部を
深くしても均一な濃度になり望ましい。なお、ドープす
るときの導電型は通常、チャネル領域の導電型と反対の
導電型である。
【０１０８】次に、デポした後、図１８に示すように、
シリコン基板上に堆積したポリシリコンをエッチバック
により除去する(第２のエッチバック工程)。そうして、
上記第３の開口部２２６１a,２２６２a内にゲート電極
２６１,２６２を形成する。
【０１０９】次に、図１９に示すように、シリコン基板
上に層間絶縁膜１０６１を形成した後、通常の方法によ
ってそれぞれゲート電極２６１,２６２とソース電極と
ドレイン電極の取り出し口となる開口部を形成し、金属
等の導電体を埋め込んで、図２に示すように、それぞれ
ゲートコンタクト７０１,７０２、ソースコンタクト８
０１およびドレインコンタクト９０１を形成して工程を
完了する。
【０１１０】このようにして、ゲート長Ｌが約０.２μ
ｍ、ゲート幅が約１.０μｍ、ゲート電極２６１,２６２
の間隔Ｄが約０.１μｍの完全空乏化ダブルゲート電極
型トランジスタを得る。
【０１１１】この第６実施形態のトランジスタの製造方
法によれば、エピタキシャル成長法を用いることなく、
極めて簡単な工程でシリコン基板表面に平行な平面内
に、ゲート電極２６１,２６２とチャネル領域とソース
領域およびドレイン領域が存在する構造を形成すること
が可能となる。
【０１１２】また、上記酸化膜除去工程において、第３
の開口部２２６１,２２６２の内壁を酸化した後、酸化
膜を除去することによって、エッチングによるダメージ
を除去できると共に、２つのゲート電極２０１Ａ,２０
２Ａの間隔Ｄを最小加工寸法Ｆよりも小さくすることが
できる。
【０１１３】また、上記絶縁体形成工程において、酸化
シリコンまたは窒化シリコンを堆積することによって、
素子分離領域を従来の半導体ＣＶＤ装置で作成できると
共に、堆積物で第１の開口部を埋め込むので、内壁を熱
酸化等の方法で絶縁化するよりも応力が少なく、素子特
性を劣化させる恐れが無く、ばらつきが少ない。したが
って、低コストで製造でき、歩留まりと信頼性を向上で
きる。
【０１１４】上記第１の埋め込み工程または上記第２の
埋め込み工程において開口部にポリシリコンによって埋
め込まれるので、必ずしもエピタキシャル成長法を用い
る必要がなく、従来のＬＳＩ製造工程で用いられるシリ
コンＣＶＤ装置等を用いて製造することが可能である。
したがって、新たな設備導入を減らすことができる。
【０１１５】（第７実施形態）次に、この発明の第７実
施形態の半導体装置の製造方法として、ゲート電極領域
の形成方法に注目したトランジスタの製造方法について
説明する。
【０１１６】図２０は上記トランジスタの平面図であ
り、図２１は図２０のXXI−XXI線から見た断面図であ
り、図２２は図２０のXXII−XXII線から見た断面図であ
る。なお、素子分離領域は図示していない。また、ゲー
ト絶縁膜６７１,６７２,６７３、絶縁膜６７４は、同時
に形成される絶縁膜である。
【０１１７】まず、第６実施形態のトランジスタの製造
方法と同様の方法で、図１７に示すように、ゲート電極
領域となる第３の開口部に例えばポリシリコンを堆積し
て埋め込む工程まで行う。
【０１１８】次に、フォトリソグラフィーと異方性エッ
チングによって、図２０〜図２２に示すように、基板上
部に堆積したポリシリコンをエッチバックにより除去し
つつ、チャネル領域５７１を挟んで互いに対向するゲー
ト電極領域２７１,２７２をチャネル領域５７１上でつ
なぐようにポリシリコンを残し、上部ゲート電極２７３
を形成する。
【０１１９】次に、層間絶縁膜を形成した後、通常の方
法によってそれぞれゲート電極,ソース電極およびドレ
イン電極の取り出し口となる開口部を形成し、金属等の
導電体を埋め込んで、図５〜図８に示すように、それぞ
れゲートコンタクト７０３とソースコンタクト８０１お
よびドレインコンタクト９０１を形成して、工程を完了
する。
【０１２０】この第７実施形態のトランジスタの製造方
法によれば、エピタキシャル成長法を用いることなく、
極めて簡単な工程で基板表面に平行な平面内に、ゲート
電極２７１Ａ,２７２Ａとチャネル領域５７１とソース
領域３７１およびドレイン領域４７１が存在する構造を
形成することが可能となる。
【０１２１】また、上部ゲート電極２７３によって、ゲ
ート電極２７１Ａ,２７２Ａどうしは電気的に接続され
るので、ゲート電極用の取り出し口となる開口部は１つ
で済む。
【０１２２】（第８実施形態）次に、この発明の第８実
施形態の半導体装置の製造方法として、素子分離領域の
形成方法に注目したトランジスタの製造方法について説
明する。
【０１２３】図２３は上記トランジスタの平面図であ
り、第６実施形態のトランジスタの製造方法における図
１１に対応している。
【０１２４】図２３において、２８１,２８２はゲート
電極領域、２８１Ａ,２８２Ａはゲート電極、３８１は
ソース領域、４８１はドレイン領域、５８１はチャネル
領域、６８１,６８２はゲート絶縁膜、２２８１は窒化
シリコン膜、２１８１は素子分離領域である。
【０１２５】まず、シリコン基板の素子分離領域２１８
１となる領域にフォトリソグラフィーと異方性エッチン
グによって第１の開口部を開口する(第１の開口工程)。
【０１２６】その後、上記第１の開口部に例えば酸化シ
リコンを堆積する前に、第１の開口部の内壁に窒化シリ
コン膜２２８１を形成する。または、第１の開口部全体
を窒化シリコンで埋め込んでもよい。すなわち、窒化シ
リコンで素子分離領域全体を形成してもよい。
【０１２７】この後、第６実施形態または第７実施形態
のトランジスタの製造方法と同様の工程でトランジスタ
を完成する。
【０１２８】この第８実施形態のトランジスタの製造方
法では、窒化シリコンはフッ化水素水溶液に対して耐性
を有するので、チャネル領域と反対側へ開口部が拡大し
て、必要以上にゲート電極領域２８１,２８２が拡大す
るのを防ぐことができる。また、素子分離領域がフッ化
水素水溶液に侵されることを防ぐことができる。したが
って、この第８実施形態のトランジスタの製造方法は、
ゲート電極２６１,２６２を形成する領域にフォトリソ
グラフィーと異方性エッチングによって第３の開口を開
口する工程や、対向するゲート電極間の間隔をフォトリ
ソグラフィーによる限界以上に狭める場合に、第３の開
口部の内壁を酸化して酸化膜を形成した後、酸化膜を例
えばフッ化水素水溶液などで除去することにより拡大し
た開口部を得る工程において特に有効である。
【０１２９】また、上記第３の開口部を開口する第３の
開口工程においても、酸化シリコンまたは窒化シリコン
に対するレートの低いシリコンエッチングを用いれば、
一般にアライメント精度のほうが最小加工寸法より小さ
いので、フォトリソグラフィーによる限界以下の大きさ
の開口部を開口することができる。ただし、後でフッ化
水素水溶液を用いて拡大した開口部を得る酸化膜除去工
程を行う場合には、窒化シリコンが残るようにする。
【０１３０】したがって、この第８実施形態のトランジ
スタの製造方法では、ゲート電極容量、接合容量を低減
することが可能であり、低消費、高速動作が可能とな
る。
【０１３１】なお、以上に述べた第１〜第８実施形態の
トランジスタの製造方法は、単結晶半導体基板として通
常のＳi基板はもちろんＳＯＩ基板や球状半導体、また
は、Ｓi以外のＧeやＧaＡsなどの半導体基板を用いるこ
ともできる。また、一般に、フォトリソグラフィーを用
いることによる微細加工寸法の限界以下の構造を形成す
る方法として利用することができる。
【０１３２】また、ソース領域,ドレイン領域,ゲート電
極領域にエピタキシャル成長法を用いることもできる
が、ポリシリコンデポジションやタングステンＣＶＤな
どの堆積法を用いるほうが、はるかに製造が容易で生産
性を向上できる。
【０１３３】この発明の半導体装置としてのトランジス
タを集積回路に適用することによって、占有面積の小さ
いトランジスタを用いて作製されるので、高集積化が可
能となる。また、占有面積を拡大せずに縦方向(基板の
厚み方向)にゲート幅を大きくすることが可能であるの
で、容易に高速化が可能な集積回路を実現することがで
きる。
【０１３４】また、この発明の半導体装置としてのトラ
ンジスタを用いた集積回路を半導体システムに適用する
ことによって、集積度が高く、高速化も容易な集積回路
を用いて構築されるので、小型で高速動作が可能な半導
体システムを実現することができる。
【０１３５】
【発明の効果】以上より明らかなように、この発明の半
導体装置およびその製造方法によれば、埋め込み型トラ
ンジスタにおいて、ダブルゲート電極構造とその対をな
すゲート電極の対向関係を精度よく作ることが容易にで
き、さらにはフォトリソグラフィーの能力で決定される
最小加工寸法によらずゲート電極の微細化を可能にし、
全面空乏化が可能な程度にまでゲート電極の間隔を狭め
ることができる。また、埋め込み型トランジスタの特性
向上を可能にさせる効果がある。また、それに適した素
子分離構造によって、寄生容量を低減することができ
る。
【０１３６】また、この発明の集積回路は、占有面積の
小さい上記半導体装置を用いることによって、高集積化
と高速化も図ることができる。
【０１３７】また、この発明の半導体システムは、集積
度が高く高速化も容易な上記集積回路を用いることによ
って、小型で高速動作が可能な半導体システムを実現す
ることができる。
【図面の簡単な説明】
【図１】 図１はこの発明の第１実施形態の半導体装置
としてのトランジスタの模式的な立体斜視図である。
【図２】 図２は上記トランジスタの主要部分の平面図
であり、図３は図２のIII−III線から見た断面図であ
り、図４は図２のIII−III線から見た断面図である。
【図３】 図３は図２のIII−III線から見た断面図であ
る。
【図４】 図４は図２のIV−IV線から見た断面図であ
る。
【図５】 図５はこの発明の第２実施形態の半導体装置
としてのトランジスタの模式的な立体斜視図である。
【図６】 図６上記トランジスタの主要部分の平面図で
ある。
【図７】 図７は図６のVII−VII線から見た断面図であ
る。
【図８】 図８は図６のVIII−VIII線から見た断面図で
ある。
【図９】 図９はこの発明の第４実施形態の半導体装置
としてのトランジスタの主要部分の平面図である。
【図１０】 図１０はこの発明の第５実施形態の半導体
装置としてのトランジスタの主要部分の断面図である。
【図１１】 図１１はこの発明の第６実施形態の半導体
装置としてのトランジスタの主要部分の平面図である。
【図１２】 図１２は図１１のXII−XII線から見た断面
図である。
【図１３】 図１３は図１１のXIII−XIII線から見た断
面図である。
【図１４】 図１４は図１３と同じ断面での工程を説明
するための断面図である。
【図１５】 図１５は図１４に続く工程を説明するため
の断面図である。
【図１６】 図１６は図１５に続く工程を説明するため
の断面図である。
【図１７】 図１７は図１６に続く工程を説明するため
の断面図である。
【図１８】 図１８は図１７に続く工程を説明するため
の断面図である。
【図１９】 図１９は図１８に続く工程を説明するため
の断面図である。
【図２０】 図２０はこの発明の第７実施形態の半導体
装置としてのトランジスタの製造方法を説明するための
平面図である。
【図２１】 図２１は図２０のXXI−XXI線から見た断面
図である。
【図２２】 図２２は図２０のXXII−XXII線から見た断
面図である。
【図２３】 図２３はこの発明の第８実施形態の半導体
装置としてのトランジスタの製造方法を説明するための
平面図である。
【図２４】 図２４は従来の半導体装置の構造を説明す
るための模式断面図である。
【図２５】 図２５は従来の半導体装置の構造を説明す
るための模式断面図である。
【符号の説明】
１００,１０１…平面、 ２０１,２０２,２７１,２７２,２８１,２８２…ゲート
電極領域、 ２０１Ａ,２０２Ａ,２７１Ａ,２７２Ａ,２８１Ａ,２８
２Ａ…ゲート電極、 ２０３…上部ゲート電極、 ２２６１,２２６２…第２の開口部、 ２３６１,２４６１…第３の開口部、 ２２６１a,２２６２a…拡大された第３の開口部、 ３０１,３４１,３５１,３６１,３７１,３８１…ソース
領域、 ４０１,４４１,４５１,４６１,４７１,４８１…ドレイ
ン領域、 ５０１,５４１,５５１,５７１,５８１…チャネル領域、 ６０１,６０２,６０３,６４１,６４２,６６１,６６２,
６７１,６７２,６７３,６８１,６８２…ゲート絶縁膜、 ６７４…絶縁膜、 ７０１,７０２,７０３…ゲートコンタクト、 ８０１,８５１…ソースコンタクト、 ９０１,９５１…ドレインコンタクト、 １００１,１０５１,１０６１…層間絶縁膜、 １００２,１００３…コンタクトホール、 １１６１…酸化膜、 １２６１…ポリシリコン、 ２１０１,２１６１,２１８１…素子分離領域、 ２１１１…素子領域、 ２２８１…窒化シリコン。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F140 AA01 AA21 AA29 AA39 AB01 AC36 BA01 BA03 BA07 BA20 BB01 BB05 BC15 BD07 BD09 BD11 BD18 BE07 BE08 BE09 BF01 BF04 BF43 BF47 BF51 BG37 BH02 BH05 BH25 BH26 BH28 BJ01 BJ05 BJ27 BK11 BK12 BK13 BK17 CB04

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型のソース領域と、第１導電型
    のドレイン領域と、上記第１導電型のソース領域,ドレ
    イン領域間に形成された第２導電型のチャネル領域と、
    ゲート絶縁膜とゲート電極からなるゲート電極領域とが
    単結晶半導体基板の表面に平行な面内にある半導体装置
    であって、 上記ゲート電極領域の上記ゲート電極が上記第２導電型
    のチャネル領域に上記ゲート絶縁膜を介して対向してお
    り、 上記第１導電型のソース領域,ドレイン領域と上記第２
    導電型のチャネル領域および上記ゲート電極領域は、素
    子分離領域で囲まれた素子領域内にあることを特徴とす
    る半導体装置。
  2. 【請求項２】 請求項１に記載の半導体装置において、 上記ゲート電極領域の大部分は、上記単結晶半導体基板
    の表面よりも下方にあることを特徴とする半導体装置。
  3. 【請求項３】 互いに接することなく形成された第１導
    電型のソース領域および第１導電型のドレイン領域と、 上記第１導電型のソース領域,ドレイン領域と間に、上
    記第１導電型のソース領域,ドレイン領域に接するよう
    に形成された第２導電型のチャネル領域と、 ゲート絶縁膜とゲート電極からなり、上記ゲート電極が
    上記第２導電型のチャネル領域に上記ゲート絶縁膜を介
    して対向するゲート電極領域とを有する単結晶半導体基
    板を備えた半導体装置であって、 上記ゲート電極領域は、上記第２導電型のチャネル領域
    を挟んで互いに対向する２つのゲート電極領域であり、 上記第１導電型のソース領域,ドレイン領域と上記第２
    導電型のチャネル領域および上記ゲート電極領域は、上
    記素子分離領域で囲まれた素子領域内にあり、 上記第１導電型のソース領域,ドレイン領域と上記第２
    導電型のチャネル領域と上記ゲート電極領域および上記
    素子分離領域は、上記単結晶半導体基板の表面に平行な
    面内にあることを特徴とする半導体装置。
  4. 【請求項４】 請求項１乃至３のいずれか１つに記載の
    半導体装置において、 上記素子分離領域は、上記第１導電型のソース領域,ド
    レイン領域および上記ゲート電極領域のいずれの領域よ
    りも、上記単結晶半導体基板の表面から深くまで形成さ
    れていることを特徴とする半導体装置。
  5. 【請求項５】 請求項１乃至４のいずれか１つに記載の
    半導体装置において、 上記ゲート電極領域は上記素子分離領域と接しているこ
    とを特徴とする半導体装置。
  6. 【請求項６】 請求項１乃至５のいずれか１つに記載の
    半導体装置において、 上記単結晶半導体基板はＳＯＩ基板であることを特徴と
    する半導体装置。
  7. 【請求項７】 請求項１乃至６のいずれか１つに記載の
    半導体装置において、 上記ゲート絶縁膜を介して上記チャネル領域に対向する
    上記ゲート電極領域の面が上記単結晶半導体基板の［１
    １１］面に平行であるかまたは略平行であることを特徴
    とする半導体装置。
  8. 【請求項８】 請求項１乃至７のいずれか１つに記載の
    半導体装置において、 上記ゲート絶縁膜を介して上記チャネル領域に対向する
    上記ゲート電極領域の面が上記単結晶半導体基板の［１
    ００］面に垂直であるかまたは略垂直であることを特徴
    とする半導体装置。
  9. 【請求項９】 請求項３に記載の半導体装置において、 上記単結晶半導体基板は、上記第２導電型のチャネル領
    域にゲート絶縁膜を介して対向する第３のゲート電極を
    有し、 上記第３のゲート電極と上記第２導電型のチャネル領域
    は、上記単結晶半導体基板の表面に垂直な平面内にある
    ことを特徴とする半導体装置。
  10. 【請求項１０】 請求項１乃至９のいずれか１つに記載
    の半導体装置において、 上記チャネル領域に対向する上記ゲート電極領域が複数
    あるとき、その複数のゲート電極領域のゲート電極が互
    いに電気的に接続されていることを特徴とする半導体装
    置。
  11. 【請求項１１】 請求項１乃至１０のいずれか１つに記
    載の半導体装置において、 上記ゲート電極領域が、上記第２導電型のチャネル領域
    を挟んで互いに対向する２つのゲート電極領域であると
    き、対向する上記２つのゲート電極領域のゲート電極の
    間隔が０.３μｍ以下であることを特徴とする半導体装
    置。
  12. 【請求項１２】 請求項１乃至１１のいずれか１つに記
    載の半導体装置において、 上記第２導電型のチャネル領域に接する上記ゲート絶縁
    膜の部分の厚さをＴoxとし、上記第１導電型のソース領
    域および上記第１導電型のドレイン領域と接する上記ゲ
    ート絶縁膜の部分の厚さをＴsdとするとき、 Ｔox ＜ Ｔsd の条件を満たすことを特徴とする半導体装置。
  13. 【請求項１３】 請求項１乃至１２のいずれか１つに記
    載の半導体装置において、上記素子分離領域の大部分は
    堆積物で形成されていることを特徴とする半導体装置。
  14. 【請求項１４】 請求項１乃至１２のいずれか１つに記
    載の半導体装置において、 上記素子分離領域の少なくとも上記素子領域側がシリコ
    ン窒化膜からなることを特徴とする半導体装置。
  15. 【請求項１５】 請求項１乃至１４のいずれか１つに記
    載の半導体装置において、 上記単結晶半導体基板として球状の半導体単結晶粒を用
    いたことを特徴とする半導体装置。
  16. 【請求項１６】 請求項１乃至１５のいずれか１つに記
    載の半導体装置を用いたことを特徴とする集積回路。
  17. 【請求項１７】 請求項１６に記載の集積回路を用いた
    ことを特徴とする半導体システム。
  18. 【請求項１８】 請求項１乃至１５のいずれか１つに記
    載の半導体装置の製造方法であって、 単結晶半導体基板の素子分離領域となる領域にフォトリ
    ソグラフィーと異方性エッチングによって第１の開口部
    を形成する第１の開口工程と、 上記第１の開口部の内側に絶縁体を形成する絶縁体形成
    工程と、 上記単結晶半導体基板のソース領域,ドレイン領域とな
    る領域にフォトリソグラフィーと異方性エッチングによ
    って第２の開口部を形成する第２の開口工程と、 上記第２の開口部を半導体または導体を堆積することに
    よって埋め込む第１の埋め込み工程と、 上記第１の埋め込み工程の後、上記単結晶半導体基板に
    堆積した上記半導体または導体をエッチバックして、上
    記第２の開口部に上記ソース領域,ドレイン領域を形成
    する第１のエッチバック工程と、 上記単結晶半導体基板のゲート電極領域となる領域にフ
    ォトリソグラフィーと異方性エッチングによって第３の
    開口部を形成する第３の開口工程と、 上記第３の開口部の内壁にゲート絶縁膜を形成するゲー
    ト絶縁膜形成工程と、 上記ゲート絶縁膜形成工程の後、上記第３の開口部を半
    導体または導体を堆積することによって埋め込む第２の
    埋め込み工程と、 上記第２の埋め込み工程の後、上記単結晶半導体基板上
    に堆積した上記半導体または導体をエッチバックして、
    上記第３の開口部にゲート電極を形成する第２のエッチ
    バック工程とを有することを特徴とする半導体装置の製
    造方法。
  19. 【請求項１９】 請求項１８に記載の半導体装置の製造
    方法において、 上記第３の開口工程の後、上記第３の開口部の内壁を酸
    化することにより酸化膜を形成した後にその酸化膜を除
    去する酸化膜除去工程を有することを特徴とする半導体
    装置の製造方法。
  20. 【請求項２０】 請求項１８または１９に記載の半導体
    装置の製造方法において、 上記絶縁体形成工程では、酸化シリコンまたは窒化シリ
    コンを堆積することを特徴とする半導体装置の製造方
    法。
  21. 【請求項２１】 請求項１８または１９に記載の半導体
    装置の製造方法において、 上記絶縁体形成工程では、少なくとも窒化シリコンを堆
    積することを特徴とする半導体装置の製造方法。
  22. 【請求項２２】 請求項１８乃至２１のいずれか１つに
    記載の半導体装置の製造方法において、 上記第３の開口工程において、上記単結晶半導体基板の
    チャネル領域となる領域を挟んで互いに対向する２つの
    ゲート電極領域となる領域に上記第３の開口部を形成す
    ると共に、 上記第２のエッチバック工程において、上記単結晶半導
    体基板上に堆積した上記半導体または導体をエッチバッ
    クにより除去しつつ、上記チャネル領域を挟んで互い対
    向する上記２つのゲート電極領域のゲート電極を上記チ
    ャネル領域上でつなぐように上記半導体または導体を残
    すことによって、上部ゲート電極を形成することを特徴
    とする半導体装置の製造方法。
  23. 【請求項２３】 請求項１８乃至２２のいずれか１つに
    記載の半導体装置の製造方法において、 上記第１の埋め込み工程または上記第２の埋め込み工程
    において、少なくとも１つの開口部をポリシリコンによ
    って埋め込むことを特徴とする半導体装置の製造方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005019978A (ja) * 2003-06-04 2005-01-20 Tadahiro Omi 半導体装置およびその製造方法
JP2008034427A (ja) * 2006-07-26 2008-02-14 Elpida Memory Inc 半導体装置及びその製造方法
JP2008066562A (ja) * 2006-09-08 2008-03-21 Toshiba Corp 半導体装置およびその製造方法
JP2008159972A (ja) * 2006-12-26 2008-07-10 Elpida Memory Inc 半導体装置及びその製造方法
JP2009081397A (ja) * 2007-09-27 2009-04-16 Fuji Electric Device Technology Co Ltd 半導体装置および半導体装置の製造方法
JP2009094352A (ja) * 2007-10-10 2009-04-30 National Institute Of Advanced Industrial & Technology 二重絶縁ゲート電界効果トランジスタ

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6489366A (en) * 1987-09-29 1989-04-03 Toshiba Corp Semiconductor device
JPH02263473A (ja) * 1988-11-21 1990-10-26 Hitachi Ltd 半導体装置及び半導体記憶装置
JPH03177072A (ja) * 1989-12-05 1991-08-01 Fujitsu Ltd 半導体装置及びその製造方法
JPH04276662A (ja) * 1991-03-05 1992-10-01 Kawasaki Steel Corp 半導体装置の製造方法
JPH05218415A (ja) * 1992-01-31 1993-08-27 Kawasaki Steel Corp 半導体装置
JPH06112480A (ja) * 1992-09-25 1994-04-22 Kawasaki Steel Corp 半導体装置並びにその製造方法
JPH06302819A (ja) * 1993-04-16 1994-10-28 Kawasaki Steel Corp 半導体装置
JPH07193238A (ja) * 1993-12-27 1995-07-28 Sony Corp 平面型絶縁ゲート電界効果トランジスタの製法
JPH08264764A (ja) * 1995-03-22 1996-10-11 Toshiba Corp 半導体装置
JPH1168069A (ja) * 1997-04-04 1999-03-09 Nippon Steel Corp 半導体装置及びその製造方法
JPH11150265A (ja) * 1997-11-17 1999-06-02 Toshiba Corp 半導体装置
JP2002026312A (ja) * 2000-07-06 2002-01-25 National Institute Of Advanced Industrial & Technology 半導体装置
JP2002118255A (ja) * 2000-07-31 2002-04-19 Toshiba Corp 半導体装置およびその製造方法

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6489366A (en) * 1987-09-29 1989-04-03 Toshiba Corp Semiconductor device
JPH02263473A (ja) * 1988-11-21 1990-10-26 Hitachi Ltd 半導体装置及び半導体記憶装置
JPH03177072A (ja) * 1989-12-05 1991-08-01 Fujitsu Ltd 半導体装置及びその製造方法
JPH04276662A (ja) * 1991-03-05 1992-10-01 Kawasaki Steel Corp 半導体装置の製造方法
JPH05218415A (ja) * 1992-01-31 1993-08-27 Kawasaki Steel Corp 半導体装置
JPH06112480A (ja) * 1992-09-25 1994-04-22 Kawasaki Steel Corp 半導体装置並びにその製造方法
JPH06302819A (ja) * 1993-04-16 1994-10-28 Kawasaki Steel Corp 半導体装置
JPH07193238A (ja) * 1993-12-27 1995-07-28 Sony Corp 平面型絶縁ゲート電界効果トランジスタの製法
JPH08264764A (ja) * 1995-03-22 1996-10-11 Toshiba Corp 半導体装置
JPH1168069A (ja) * 1997-04-04 1999-03-09 Nippon Steel Corp 半導体装置及びその製造方法
JPH11150265A (ja) * 1997-11-17 1999-06-02 Toshiba Corp 半導体装置
JP2002026312A (ja) * 2000-07-06 2002-01-25 National Institute Of Advanced Industrial & Technology 半導体装置
JP2002118255A (ja) * 2000-07-31 2002-04-19 Toshiba Corp 半導体装置およびその製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005019978A (ja) * 2003-06-04 2005-01-20 Tadahiro Omi 半導体装置およびその製造方法
JP2008034427A (ja) * 2006-07-26 2008-02-14 Elpida Memory Inc 半導体装置及びその製造方法
JP4552908B2 (ja) * 2006-07-26 2010-09-29 エルピーダメモリ株式会社 半導体装置の製造方法
US7867856B2 (en) 2006-07-26 2011-01-11 Elpida Memory, Inc. Method of manufacturing a semiconductor device having fin-field effect transistor
JP2008066562A (ja) * 2006-09-08 2008-03-21 Toshiba Corp 半導体装置およびその製造方法
JP2008159972A (ja) * 2006-12-26 2008-07-10 Elpida Memory Inc 半導体装置及びその製造方法
JP2009081397A (ja) * 2007-09-27 2009-04-16 Fuji Electric Device Technology Co Ltd 半導体装置および半導体装置の製造方法
JP2009094352A (ja) * 2007-10-10 2009-04-30 National Institute Of Advanced Industrial & Technology 二重絶縁ゲート電界効果トランジスタ

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