JPH1168069A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH1168069A
JPH1168069A JP10110237A JP11023798A JPH1168069A JP H1168069 A JPH1168069 A JP H1168069A JP 10110237 A JP10110237 A JP 10110237A JP 11023798 A JP11023798 A JP 11023798A JP H1168069 A JPH1168069 A JP H1168069A
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film
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昇一 岩佐
Tatsuya Kawamata
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

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Abstract

(57)【要約】 【課題】 一対のソース／ドレインに対応した３つのチ
ャネルを有し、しかも通常のバルク型のトランジスタと
同一の半導体基板上に選択的に形成され、超微細構造且
つ高駆動能力を有する半導体装置を実現する。 【解決手段】 ｐ型のシリコン半導体基板１の表面に極
めて薄い厚みの活性領域となる柱状突起１１が加工形成
され、柱状突起１１の中央部位を覆うゲート電極２１
と、このゲート電極２１の両側における柱状突起１１に
形成されてなる一対の不純物拡散層２２とが形成され、
柱状突起１１の側面を狭持して埋め込む素子分離用絶縁
膜２３が形成されて、ＳＯＩ構造と等価の高機能性を有
するＭＯＳトランジスタが構成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、いわゆるＤＥＬＴ
Ａ（DEpleted Lean channel TrAnsistor）型の半導体装
置及びその製造方法に関する。
【０００２】
【従来の技術】近時における更なる微細拡散層及び高集
積化の要請に応える半導体素子として、いわゆるＤＥＬ
ＴＡ型の半導体素子が注目されている。この半導体素子
は、半導体基板上に素子分離用の絶縁層を介して柱状突
起形状の半導体層が形成され、この半導体層の中央部位
をゲート絶縁膜を介して覆うゲート電極と、このゲート
電極の両側の半導体層に形成されたソース／ドレインと
を有したＳＯＩ構造に構成されており、ソース−ドレイ
ン間のチャネルが空乏化して高駆動能力を有するもので
ある。
【０００３】具体的には、例えば特開平６−３１０５９
５号公報には、半導体基板内に酸素イオン注入を施し
て、柱状突起を含む半導体基板の上部を素子分離する手
法が開示されている。
【０００４】また、例えば特開平５−１９８８１７号公
報や特開平４−２９４５８５号公報には、柱状突起の上
部と下部、或いは溝を埋め込むようにゲート電極が形成
され、前記溝の底部にソース／ドレインが形成された構
造が開示されている。
【０００５】また、ＤＥＬＴＡ型に類似した半導体装置
の一例として、特開平１−２４８５５７号公報には、半
導体基板に形成された柱状突起の側面を囲む形状にゲー
ト電極が形成され、柱状突起の上面及び柱状突起の周囲
の半導体基板内にソース／ドレインとなる拡散領域が形
成され、柱状突起の上面の拡散領域に接続されるように
キャパシタが設けられた半導体装置が開示されている。
【０００６】
【発明が解決しようとする課題】しかしながら、特開平
６−３１０５９５号公報に開示された半導体装置におい
ては、ＬＯＣＯＳ法によるフィールド酸化膜のような厚
い酸化膜ではないものの、やはり素子分離用絶縁膜を半
導体基板に形成しなければならず、製造工程はそれだけ
煩雑となることは避けられない。
【０００７】また、特開平５−１９８８１７号公報や特
開平４−２９４５８５号公報に開示された半導体装置
は、半導体基板に形成された柱状突起の上下部にソース
／ドレインが形成されているのみであり、近時における
多チャネル化の要請に応える構成を有していない。
【０００８】また、特開平１−２４８５５７号公報に開
示された半導体装置においては、異方性エッチングによ
り、柱状突起の側面を覆うようにゲート電極が形成され
るため、ゲート電極の膜厚や形状等を均一に形成するこ
とは不可能であり、素子の微細化が進むにつれてゲート
電極の形状制御が極めて困難となる。
【０００９】そこで、本発明の目的は、一対のソース／
ドレインに対応した３つのチャネルを有し、しかも通常
のバルク型のトランジスタと同一の半導体基板上に選択
的に形成され、超微細構造且つ高駆動能力を有する半導
体装置及びその製造方法を提供することである。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
表面に柱状突起が一体形成されてなる形状に加工された
半導体基板と、前記柱状突起の表面の略中央部位を覆う
ように第１の絶縁膜を介してパターン形成されてなる導
電膜と、前記導電膜の両側の前記柱状突起内に不純物が
導入されてなる一対の拡散領域と、前記柱状突起を側面
から埋め込むように前記半導体基板上に形成された第２
の絶縁膜とを有しており、前記導電膜は、前記第２の導
電膜上に延びて形成された延長部を備える。
【００１１】本発明の半導体装置の一態様例は、前記柱
状突起内の所定部位に前記導電膜と交差して前記柱状突
起を上下に２分する埋め込み絶縁層を有し、前記柱状突
起の前記埋め込み絶縁層から上部が前記半導体基板から
電気的に分離されている。
【００１２】本発明の半導体装置の一態様例において
は、前記柱状突起の厚みが０．１５μｍ以下である。
【００１３】本発明の半導体装置の一態様例において
は、前記柱状突起の前記埋め込み絶縁層から上部までの
高さが０．１μｍ以下である。
【００１４】本発明の半導体装置の一態様例において
は、前記導電膜は、前記柱状突起の表面の略中央部位を
覆うように前記第１の絶縁膜を介してパターン形成され
た島状の第１の電極と、前記第１の電極を覆う容量絶縁
膜と、前記容量絶縁膜を介して前記第１の電極と対向し
て延在する第２の電極とを備え、前記導電膜、前記一対
の拡散領域からメモリセルが構成されている。
【００１５】この場合、前記メモリセルが、３つ以上の
異なるしきい値から選択された１つのしきい値に対応し
てデータを記憶する多値メモリセルである。
【００１６】本発明の半導体装置の一態様例は、キャパ
シタを備え、前記キャパシタは、下部電極と、前記下部
電極上に形成された誘電体膜と、前記誘電体膜上に形成
された上部電極とを備え、前記下部電極は、前記一対の
拡散領域のどちらか一方と接続されている。
【００１７】本発明の半導体装置は、表面に柱状突起が
一体形成されてなる形状に加工された半導体基板と、前
記柱状突起の各側面の略中央部位を覆うように第１の絶
縁膜を介して形成され、互いに電気的に分離されて対向
する第１の導電膜及び第２の導電膜と、前記柱状突起の
上面の略中央部位を覆うように第２の絶縁膜を介して形
成され、前記第１及び第２の導電膜と電気的に分離され
てなる第３の導電膜と、前記第１、第２及び第３の導電
膜の両側の前記柱状突起内に不純物が導入されてなる一
対の拡散領域と、前記柱状突起の側面を埋め込むように
前記半導体基板上に形成された第３の絶縁膜とを有す
る。
【００１８】本発明の半導体装置の一態様例において
は、前記柱状突起の厚みが０．１５μｍ以下である。
【００１９】本発明の半導体装置の一態様例は、前記第
３の導電膜と前記第１及び第２の導電膜との間に、サイ
ドウォール絶縁膜を有する。
【００２０】本発明の半導体装置の一態様例において
は、前記第３の導電膜は、前記柱状突起の上面の略中央
部位を覆うように前記第２の絶縁膜を介して形成された
島状の第１の電極と、前記第１の電極を覆う容量絶縁膜
と、前記容量絶縁膜を介して前記第１の電極と対向して
延在する第２の電極とを備え、前記第３の導電膜、前記
一対の拡散領域からメモリセルが構成されている。
【００２１】この場合、前記メモリセルが、３つ以上の
異なるしきい値から選択された１つのしきい値に対応し
てデータを記憶する多値メモリセルである。
【００２２】本発明の半導体装置の一態様例は、キャパ
シタを備え、前記キャパシタは、下部電極と、前記下部
電極上に形成された誘電体膜と、前記誘電体膜上に形成
された上部電極とを備え、前記下部電極は、前記一対の
拡散領域のどちらか一方と接続されている。
【００２３】本発明の半導体装置は、表面に柱状突起が
一体形成された形状に加工されてなる半導体基板と、前
記柱状突起の各側面の略中央部位を覆うように第１の絶
縁膜を介して形成され、前記第１の絶縁膜及び前記柱状
突起を介して互いに電気的に分離されて対向する第１の
導電膜及び第２の導電膜と、前記柱状突起の上部の表面
領域及び前記第１の絶縁膜を介した前記第１及び第２の
導電膜の下部の前記半導体基板の表面領域にそれぞれ不
純物が導入されてなる各拡散領域と、前記柱状突起の側
面を埋め込むように前記半導体基板上に形成された第２
の絶縁膜とを有する。
【００２４】本発明の半導体装置の一態様例は、前記柱
状突起の上部の表面領域に形成された前記拡散領域と電
気的に接続されてなる第３の導電膜を更に有する。
【００２５】本発明の半導体装置の一態様例は、前記第
３の導電膜と前記第１及び第２の導電膜との間に、サイ
ドウォール絶縁膜を有する。
【００２６】本発明の半導体装置の一態様例は、前記柱
状突起の上面にパターン形成された第３の絶縁膜を更に
有する。
【００２７】本発明の半導体装置の一態様例において
は、前記第１及び第２の導電膜の幅と前記柱状突起の幅
が略同一とされている。
【００２８】本発明の半導体装置の一態様例において
は、前記柱状突起の厚みが０．１５μｍ以下である。
【００２９】本発明の半導体装置は、ゲート及びソース
／ドレインを備えてなる半導体装置であって、半導体基
板の表面が素子活性領域として機能する柱状突起を有す
る形状に加工され、前記柱状突起の表面の略中央部位を
覆うようにゲート絶縁膜を介して前記ゲートが形成され
ているとともに、前記ゲートの両側の前記柱状突起内に
不純物が導入されて前記ソース／ドレインが形成されて
おり、前記柱状突起の側面を埋め込むように前記半導体
基板上に素子分離用絶縁膜が形成されおり、前記ゲート
電極は、前記素子分離用絶縁膜上に延びて形成された延
長部を有し、前記延長部は、前記柱状突起の上部領域に
形成された前記ゲート絶縁膜上に延びて形成され、前記
柱状突起と交差するように配置されており、前記ゲート
電極は、前記素子分離用絶縁膜の側面と前記柱状突起の
少なくとも一部の側面に形成された前記ゲート絶縁膜と
の間に形成されているている。
【００３０】本発明の半導体装置の一態様例は、前記柱
状突起内の所定部位に前記ゲートと交差して前記柱状突
起を上下に２分する埋め込み絶縁層を有し、前記柱状突
起の前記埋め込み絶縁層から上部が前記半導体基板から
電気的に分離されている。
【００３１】本発明の半導体装置の一態様例において
は、前記ゲートは、前記柱状突起の上面の略中央部位を
覆うように前記ゲート絶縁膜を介して形成された島状の
浮遊ゲート電極と、前記浮遊ゲート電極を覆う容量絶縁
膜と、前記容量絶縁膜を介して前記浮遊ゲート電極と対
向して延在する制御ゲート電極とを備え、前記ゲート電
極、前記ソース／ドレインからメモリセルが構成されて
いる。
【００３２】この場合、前記メモリセルが、３つ以上の
異なるしきい値から選択された１つのしきい値に対応し
てデータを記憶する多値メモリセルである。
【００３３】本発明の半導体装置の一態様例は、キャパ
シタを備え、前記キャパシタは、下部電極と、前記下部
電極上に形成された誘電体膜と、前記誘電体膜上に形成
された上部電極とを備え、前記下部電極は、前記ソース
／ドレインのどちらか一方と接続されている。
【００３４】本発明の半導体装置は、半導体基板に、第
１、第２及び第３のゲートとこれら第１、第２及び第３
のゲートに共通のソース及びドレインとを有する第１、
第２及び第３のトランジスタを備えてなる半導体装置で
あって、前記半導体基板は、表面に素子活性領域として
機能する柱状突起を有する形状に加工されており、前記
第１及び第２のゲートは、前記柱状突起の表面の略中央
部位を覆うように第１のゲート絶縁膜を介して互いに電
気的に分離されて対向するように形成されており、前記
第３のゲートは、前記柱状突起の上面の略中央部位を覆
うように第２のゲート絶縁膜を介して形成され、前記第
１及び第２のゲートと電気的に分離されるように形成さ
れており、前記ソース及びドレインは、前記第１、第２
及び第３のゲートの両側の前記柱状突起内に不純物が導
入されて形成されており、前記柱状突起の側面を埋め込
むように前記半導体基板上に素子分離用絶縁膜が形成さ
れている。
【００３５】本発明の半導体装置の一態様例において
は、前記第１のゲート絶縁膜と前記第２のゲート絶縁膜
とが同一の熱酸化膜である。
【００３６】本発明の半導体装置の一態様例は、前記第
３のゲートと前記第１及び第２のゲートとの間に、サイ
ドウォール絶縁膜を有する。
【００３７】本発明の半導体装置の一態様例において
は、前記第３のゲートは、前記柱状突起の上面の略中央
部位を覆うように前記第２のゲート絶縁膜を介して形成
された島状の浮遊ゲート電極と、前記浮遊ゲート電極を
覆う容量絶縁膜と、前記容量絶縁膜を介して前記浮遊ゲ
ート電極と対向して延在する制御ゲート電極とを備え、
前記第３のゲート電極、前記ソース及びドレインからメ
モリセルが構成されている。
【００３８】この場合、前記メモリセルが、３つ以上の
異なるしきい値から選択された１つのしきい値に対応し
てデータを記憶する多値メモリセルである。
【００３９】本発明の半導体装置の一態様例は、キャパ
シタを備え、前記キャパシタは、下部電極と、前記下部
電極上に形成された誘電体膜と、前記誘電体膜上に形成
された上部電極とを備え、前記下部電極は、前記ソース
及びドレインのどちらか一方と接続されている。
【００４０】本発明の半導体装置は、半導体基板に、第
１及び第２のゲートとこれら第１及び第２のゲートに共
通のソース及びドレインとを有する第１及び第２のトラ
ンジスタを備えてなる半導体装置であって、前記半導体
基板は、表面に素子活性領域として機能する柱状突起を
有する形状に加工されており、前記第１及び第２のゲー
トは、前記柱状突起の表面の略中央部位を覆うようにゲ
ート絶縁膜を介して互いに電気的に分離されて対向する
ように形成されており、前記ソースは、前記柱状突起の
下部の前記半導体基板の表面領域に不純物が導入されて
形成されており、前記ドレインは、前記柱状突起の上部
の表面領域に不純物が導入されて形成されて形成されて
おり、前記柱状突起の側面を埋め込むように前記半導体
基板上に素子分離用絶縁膜が形成されている。
【００４１】本発明の半導体装置の一態様例は、前記柱
状突起の上部の表面領域に形成された前記ドレインと電
気的に接続されてなる配線膜を更に有する。
【００４２】本発明の半導体装置の一態様例は、前記配
線膜と前記第１及び第２の導電膜との間に、サイドウォ
ール絶縁膜を有する。
【００４３】本発明の半導体装置の製造方法は、半導体
基板上にエッチング速度の低い第１の絶縁膜を形成する
第１の工程と、前記第１の絶縁膜及び前記半導体基板を
加工して、前記半導体基板の表面に所定幅の柱状突起を
形成する第２の工程と、前記柱状突起及び前記第１の絶
縁膜の側面のみに前記第２の絶縁膜を形成する第３の工
程と、前記柱状突起及び前記第１の絶縁膜を埋め込む膜
厚に第３の絶縁膜を形成し、前記第１の絶縁膜をストッ
パーとして前記第３の絶縁膜を研磨する第４の工程と、
前記第１の絶縁膜とともに前記第２及び第３の絶縁膜の
一部を除去する第５の工程と、前記第２の絶縁膜の一部
を選択的に除去して狭隙を形成し、前記柱状突起の両側
面の一部及び前記柱状突起の近傍における前記半導体基
板の表面の一部を露出させる第６の工程と、前記狭隙の
内壁を覆う第４の絶縁膜を形成する第７の工程と、前記
狭隙内を前記第４の絶縁膜を介して埋め込むように前記
第３の絶縁膜上に導電膜を形成し、前記導電膜を所定形
状に加工する第８の工程と、前記柱状突起内に不純物を
導入し、前記導電膜の両側に一対の拡散領域を形成する
第９の工程とを有する。
【００４４】本発明の半導体装置の製造方法の一態様例
は、前記第６の工程の後に、全面に酸素イオン注入を施
し、熱処理することで前記柱状突起内の所定部位に前記
柱状突起を上下に２分する酸化層を形成する第１０の工
程を更に有し、前記柱状突起の前記埋め込み絶縁層から
上部を前記半導体基板から電気的に分離する。
【００４５】本発明の半導体装置の製造方法の一態様例
においては、前記第８の工程において、前記導電膜を、
前記狭隙内を前記第４の絶縁膜を介して埋め込み前記第
３の絶縁膜上で島状となるように加工し、前記導電膜の
表面を覆うように第５の絶縁膜を形成し、前記第５の絶
縁膜を介して前記導電膜を覆うように更なる導電膜を形
成した後、当該更なる導電膜及び前記第５の絶縁膜を所
定形状に加工して、前記導電膜からなる浮遊ゲート電極
と、当該浮遊ゲート電極と前記第５の絶縁膜からなる容
量絶縁膜を介して対向する前記更なる導電膜からなる制
御ゲート電極を形成する。
【００４６】本発明の半導体装置の製造方法の一態様例
は、前記第９の工程の後に、前記一対の拡散領域の一方
の上に容量絶縁膜を介して対向してなるキャパシタ電極
を形成する第１１の工程を更に有する。
【００４７】本発明の半導体装置の製造方法の一態様例
においては、前記第２の工程において、前記柱状突起の
厚みを０．１５μｍ以下とする。
【００４８】本発明の半導体装置の製造方法の一態様例
においては、前記第１０の工程において、前記柱状突起
の前記埋め込み絶縁層から上部までの高さが０．１μｍ
以下となるように酸素イオン注入を行う。
【００４９】本発明の半導体装置の製造方法は、半導体
基板上にエッチング速度の低い第１の絶縁膜を形成する
第１の工程と、前記第１の絶縁膜及び前記半導体基板を
加工して、前記半導体基板の表面に所定幅の柱状突起を
形成する第２の工程と、前記柱状突起及び前記第１の絶
縁膜の側面のみに前記第２の絶縁膜を形成する第３の工
程と、前記柱状突起及び前記第１の絶縁膜を埋め込む膜
厚に第３の絶縁膜を形成し、前記第１の絶縁膜をストッ
パーとして前記第３の絶縁膜を研磨する第４の工程と、
前記第１の絶縁膜とともに前記第２及び第３の絶縁膜の
一部を除去する第５の工程と、前記第２の絶縁膜の一部
を選択的に除去して狭隙を形成し、前記柱状突起の両側
面の一部及び前記柱状突起の近傍における前記半導体基
板の表面の一部を露出させる第６の工程と、前記狭隙の
内壁を覆う第４の絶縁膜を形成する第７の工程と、前記
狭隙内を前記第４の絶縁膜を介して埋め込むように前記
第３の絶縁膜上に第１の導電膜を形成し、所定形状に加
工する第８の工程と、前記第１の導電膜をマスクとし
て、前記柱状突起内に不純物を導入して一対の拡散領域
を形成する第９の工程と、前記第１の導電膜を加工し
て、前記第４の絶縁膜を介した前記柱状突起上で前記第
１の導電膜を分断する第１０の工程と、前記柱状突起の
上面と前記第４の絶縁膜を介して対向するとともに、前
記第１の導電膜と絶縁してなる第２の導電膜をパターン
形成する第１１の工程とを有する。
【００５０】本発明の半導体装置の製造方法の一態様例
においては、前記第８の工程において、前記第１の導電
膜上に第５の絶縁膜を形成し、前記第５の絶縁膜ととも
に前記第１の導電膜を所定形状に加工し、前記第１０の
工程において、前記第１の導電膜とともに前記第５の絶
縁膜を加工して溝部を形成することにより、前記第１の
導電膜を分断し、前記第１１の工程において、前記溝部
内で露出した少なくとも前記第１の導電膜の側壁に第６
の絶縁膜を形成し、前記第６の絶縁膜を介して前記第２
の導電膜を形成する。
【００５１】本発明の半導体装置の製造方法の一態様例
は、前記第１１の工程の後に、前記一対の拡散領域の一
方の上に容量絶縁膜を介して対向してなるキャパシタ電
極を形成する第１２の工程を更に有する。
【００５２】本発明の半導体装置の製造方法は、半導体
基板上に第１の絶縁膜をパターン形成した後、前記第１
の絶縁膜を覆うように第２の絶縁膜を形成する第１の工
程と、前記第２の絶縁膜の全面を異方性エッチングし
て、前記第１の絶縁膜の側面のみに前記第２の絶縁膜を
残す第２の工程と、前記第１の絶縁膜のみを選択的に除
去する第３の工程と、前記第２の絶縁膜をマスクとして
前記半導体基板を加工して、前記半導体基板の表面に所
定幅の柱状突起を形成する第４の工程と、前記柱状突起
の側面のみに前記第３の絶縁膜を形成する第５の工程
と、前記柱状突起及び前記第２の絶縁膜を埋め込む膜厚
に第４の絶縁膜を形成し、前記第２の絶縁膜をストッパ
ーとして前記第４の絶縁膜を研磨する第６の工程と、前
記第２の絶縁膜とともに前記第３及び第４の絶縁膜の一
部を除去する第７の工程と、前記第３の絶縁膜の一部を
選択的に除去して狭隙を形成し、前記柱状突起の両側面
の近傍の一部及び前記柱状突起の近傍における前記半導
体基板の表面の一部を露出させる第８の工程と、前記狭
隙の内壁を覆う第５の絶縁膜を形成する第９の工程と、
前記狭隙内を前記第５の絶縁膜を介して埋め込むように
前記第４の絶縁膜上に導電膜を形成し、所定形状に加工
する第１０の工程と、前記導電膜をマスクとして、前記
柱状突起内に不純物を導入して一対の拡散領域を形成す
る第１１の工程とを有する。
【００５３】本発明の半導体装置の製造方法の一態様例
は、前記第８の工程の後に、全面に酸素イオン注入を施
し、熱処理することで前記柱状突起内の所定部位に前記
柱状突起を上下に２分する酸化層を形成する第１２の工
程を更に有し、前記柱状突起の前記埋め込み絶縁層から
上部を前記半導体基板から電気的に分離する。
【００５４】本発明の半導体装置の製造方法の一態様例
においては、前記第１０の工程において、前記導電膜
を、前記狭隙内を前記第５の絶縁膜を介して埋め込み前
記第４の絶縁膜上で島状となるように加工し、前記導電
膜の表面を覆うように第６の絶縁膜を形成し、前記第６
の絶縁膜を介して前記導電膜を覆うように更なる導電膜
を形成した後、当該更なる導電膜及び前記第６の絶縁膜
を所定形状に加工して、前記導電膜からなる浮遊ゲート
電極と、当該浮遊ゲート電極と前記第６の絶縁膜からな
る容量絶縁膜を介して対向する前記更なる導電膜からな
る制御ゲート電極を形成する。
【００５５】本発明の半導体装置の製造方法の一態様例
は、前記第１１の工程の後に、前記一対の拡散領域の一
方の上に容量絶縁膜を介して対向してなるキャパシタ電
極を形成する第１３の工程を更に有する。
【００５６】本発明の半導体装置の製造方法は、半導体
基板上にエッチング速度の低い第１の絶縁膜を形成する
第１の工程と、前記第１の絶縁膜及び前記半導体基板を
加工して、前記半導体基板の表面に所定幅の柱状突起を
形成する第２の工程と、前記柱状突起及び前記第１の絶
縁膜の側面のみに前記第２の絶縁膜を形成する第３の工
程と、前記柱状突起及び前記第１の絶縁膜を埋め込む膜
厚に第３の絶縁膜を形成し、前記第１の絶縁膜をストッ
パーとして前記第３の絶縁膜を研磨する第４の工程と、
前記第１の絶縁膜とともに前記第２及び第３の絶縁膜の
一部を除去する第５の工程と、前記第２の絶縁膜の一部
を選択的に除去して狭隙を形成し、前記柱状突起の両側
面の一部及び前記柱状突起の近傍における前記半導体基
板の表面の一部を露出させる第６の工程と、前記狭隙の
内壁を覆う第４の絶縁膜を形成する第７の工程と、全面
に不純物を導入して、前記柱状突起の上部の表面領域及
び前記半導体基板の表面領域にそれぞれ拡散層を形成す
る第８の工程と、前記狭隙内を前記第４の絶縁膜を介し
て埋め込むように前記第３の絶縁膜上に第１の導電膜を
形成する第９の工程と、前記第１の導電膜を加工して、
前記第１の導電膜を分断する第１０の工程とを有する。
【００５７】本発明の半導体装置の製造方法の一態様例
は、前記第６の工程の後、前記第７の工程の前に、前記
第３の絶縁膜の上部を除去する第１１の工程を更に有
し、前記第１０の工程において、前記柱状突起の上面を
ストッパーとして前記第１の導電膜を研磨し、前記第１
の導電膜を分断する。
【００５８】本発明の半導体装置の製造方法の一態様例
は、前記第１０の工程の後、前記第１の導電膜を覆う第
５の絶縁膜を形成する第１２の工程と、前記第５の絶縁
膜及び前記第４の絶縁膜を加工して、前記柱状突起の上
面の一部を露出させる第１３の工程と、露出した前記柱
状突起の上面を含む前記第５の絶縁膜上に第２の導電膜
をパターン形成し、前記第２の導電膜と前記柱状突起の
上部の表面領域に形成された前記拡散層とを電気的に接
続する第１４の工程とを更に有する。
【００５９】本発明の半導体装置の製造方法の一態様例
においては、前記第９の工程において、前記第１の導電
膜上に第６の絶縁膜を形成し、前記第１０の工程におい
て、前記第１の導電膜とともに前記第６の絶縁膜を加工
して溝部を形成することにより、前記第１の導電膜を分
断し、前記第１０の工程の後、前記溝部内で露出した少
なくとも前記第１の導電膜の側壁に第７の絶縁膜を形成
する第１５の工程と、露出した前記柱状突起の上面を含
む前記第６及び第７の絶縁膜上に第２の導電膜をパター
ン形成し、前記第２の導電膜と前記柱状突起の上部の表
面領域に形成された前記拡散層とを電気的に接続する第
１６の工程とを更に有する。
【００６０】本発明の半導体装置の製造方法は、ゲート
及びソース／ドレインを備えた半導体装置の製造方法で
あって、半導体基板上にエッチング速度の低いキャップ
絶縁膜を形成する第１の工程と、前記第１の絶縁膜及び
前記半導体基板を加工して、前記半導体基板の表面に所
定幅の柱状突起を形成する第２の工程と、前記柱状突起
及び前記キャップ絶縁膜の側面のみにサイドウォール絶
縁膜を形成する第３の工程と、前記柱状突起及び前記キ
ャップ絶縁膜を埋め込む膜厚に素子分離用絶縁膜を形成
し、前記キャップ絶縁膜をストッパーとして前記素子分
離用絶縁膜を研磨する第４の工程と、前記キャップ絶縁
膜とともにサイドウォール絶縁膜及び前記素子分離用絶
縁膜の一部を除去する第５の工程と、前記サイドウォー
ル絶縁膜の一部を選択的に除去して狭隙を形成し、前記
柱状突起の両側面の一部及び前記柱状突起の近傍におけ
る前記半導体基板の表面の一部を露出させる第６の工程
と、前記狭隙の内壁を覆うゲート絶縁膜を形成する第７
の工程と、前記狭隙内を前記ゲート絶縁膜を介して埋め
込むように前記素子分離用絶縁膜上に導電膜を形成する
第８の工程と、前記導電膜をゲート形状にパターニング
する第９の工程と、前記導電膜をマスクとして、前記柱
状突起内に不純物を導入してソース／ドレインを形成す
る第１０の工程とを有する。
【００６１】本発明の半導体装置の製造方法の一態様例
は、前記第６の工程の後に、全面に酸素イオン注入を施
し、熱処理することで前記柱状突起内の所定部位に前記
柱状突起を上下に２分する酸化層を形成する第１１の工
程を更に有し、前記柱状突起の前記埋め込み絶縁層から
上部を前記半導体基板から電気的に分離する。
【００６２】本発明の半導体装置の製造方法の一態様例
においては、前記第８の工程において、前記導電膜を、
前記狭隙内を前記ゲート絶縁膜を介して埋め込み前記素
子分離用絶縁膜上で島状となるように加工し、前記導電
膜の表面を覆うように容量絶縁膜を形成し、前記容量絶
縁膜を介して前記導電膜を覆うように更なる導電膜を形
成した後、当該更なる導電膜及び前記容量絶縁膜を所定
形状に加工して、前記導電膜からなる浮遊ゲート電極
と、当該浮遊ゲート電極と前記容量絶縁膜を介して対向
する前記更なる導電膜からなる制御ゲート電極を形成す
る。
【００６３】本発明の半導体装置の製造方法の一態様例
は、前記第９の工程の後に、前記ソース／ドレインの一
方の上に容量絶縁膜を介して対向してなるキャパシタ電
極を形成する第１２の工程を更に有する。
【００６４】本発明の半導体装置の製造方法は、半導体
基板に、第１、第２及び第３のゲートとこれら第１、第
２及び第３のゲートに共通のソース及びドレインとを有
する第１、第２及び第３のトランジスタを備えた半導体
装置の製造方法であって、前記半導体基板上にエッチン
グ速度の低いキャップ絶縁膜を形成する第１の工程と、
前記第１の絶縁膜及び前記半導体基板を加工して、前記
半導体基板の表面に所定幅の柱状突起を形成する第２の
工程と、前記柱状突起及び前記キャップ絶縁膜の側面の
みにサイドウォール絶縁膜を形成する第３の工程と、前
記柱状突起及び前記キャップ絶縁膜を埋め込む膜厚に素
子分離用絶縁膜を形成し、前記キャップ絶縁膜をストッ
パーとして前記素子分離用絶縁膜を研磨する第４の工程
と、前記キャップ絶縁膜とともにサイドウォール絶縁膜
及び前記素子分離用絶縁膜の一部を除去する第５の工程
と、前記サイドウォール絶縁膜の一部を選択的に除去し
て狭隙を形成し、前記柱状突起の両側面の一部及び前記
柱状突起の近傍における前記半導体基板の表面の一部を
露出させる第６の工程と、前記狭隙の内壁を覆うゲート
絶縁膜を形成する第７の工程と、前記狭隙内を前記ゲー
ト絶縁膜を介して埋め込むように前記素子分離用絶縁膜
上に第１の導電膜を形成し、所定形状に加工する第８の
工程と、前記第１の導電膜をマスクとして、前記柱状突
起内に不純物を導入して前記ソース及び前記ドレインを
形成する第９の工程と、前記第１の導電膜を加工して、
前記柱状突起上で前記第１の導電膜を分断して、前記第
１及び第２のゲートを形成する第１０の工程と、前記第
１及び第２のゲート上に層間絶縁膜を形成し、前記層間
絶縁膜を加工して前記柱状突起の上面に形成された前記
ゲート絶縁膜の一部のみを露出させる第１１の工程と、
露出した前記ゲート絶縁膜上を含む前記層間絶縁膜上に
第２の導電膜を形成し、当該第２の導電膜を加工して前
記第３のゲートをパターン形成する第１２の工程とを有
する。
【００６５】本発明の半導体装置の製造方法の一態様例
においては、前記第１２の工程において、前記第２の導
電膜を、前記ゲート絶縁膜上で島状となるように加工
し、前記第２の導電膜の表面を覆うように容量絶縁膜を
形成し、前記容量絶縁膜を介して前記第２の導電膜を覆
うように第３の導電膜を形成した後、当該第３の導電膜
及び前記容量絶縁膜を所定形状に加工して、前記第２の
導電膜からなる浮遊ゲート電極と、当該浮遊ゲート電極
と前記容量絶縁膜を介して対向する前記第３の導電膜か
らなる制御ゲート電極を形成する。
【００６６】本発明の半導体装置の製造方法の一態様例
は、前記第１２の工程の後に、前記ソース／ドレインの
一方の上に容量絶縁膜を介して対向してなるキャパシタ
電極を形成する第１３の工程を更に有する。
【００６７】本発明の半導体装置の製造方法は、半導体
基板に、第１及び第２のゲートとこれら第１及び第２の
ゲートに共通のソース及びドレインとを有する第１及び
第２のトランジスタを備えた半導体装置の製造方法であ
って、前記半導体基板上にエッチング速度の低いキャッ
プ絶縁膜を形成する第１の工程と、前記第１の絶縁膜及
び前記半導体基板を加工して、前記半導体基板の表面に
所定幅の柱状突起を形成する第２の工程と、前記柱状突
起及び前記キャップ絶縁膜の側面のみにサイドウォール
絶縁膜を形成する第３の工程と、前記柱状突起及び前記
キャップ絶縁膜を埋め込む膜厚に素子分離用絶縁膜を形
成し、前記キャップ絶縁膜をストッパーとして前記素子
分離用絶縁膜を研磨する第４の工程と、前記キャップ絶
縁膜とともにサイドウォール絶縁膜及び前記素子分離用
絶縁膜の一部を除去する第５の工程と、前記サイドウォ
ール絶縁膜の一部を選択的に除去して狭隙を形成し、前
記柱状突起の両側面の一部及び前記柱状突起の近傍にお
ける前記半導体基板の表面の一部を露出させる第６の工
程と、前記狭隙の内壁を覆うゲート絶縁膜を形成する第
７の工程と、全面に不純物を導入して、前記柱状突起の
上部の表面領域に前記ドレインを、前記半導体基板の表
面領域に前記ソースをそれぞれ形成する第９の工程と、
前記狭隙内を前記ゲート絶縁膜を介して埋め込むように
前記素子分離用絶縁膜上に導電膜を形成する第９の工程
と、前記導電膜を加工して、前記柱状突起上で前記導電
膜を分断し、前記第１及び第２のゲートを形成する第１
０の工程とを有する。
【００６８】本発明の半導体装置の製造方法の一態様例
は、前記第６の工程の後、前記第７の工程の前に、前記
素子分離用絶縁膜の上部を除去する第１１の工程を更に
有し、前記第１０の工程において、前記柱状突起の上面
をストッパーとして前記導電膜を研磨し、前記導電膜を
分断する。
【００６９】本発明の半導体装置の製造方法の一態様例
は、前記第１０の工程の後、露出した前記柱状突起の上
面及び前記導電膜を覆う層間絶縁膜を形成する第１２の
工程と、前記層間絶縁膜を加工して、前記柱状突起の上
面の一部を再び露出させる第１３の工程と、露出した前
記柱状突起の上面を含む前記層間絶縁膜上に配線膜をパ
ターン形成し、前記配線膜と前記ドレインとを電気的に
接続する第１４の工程とを更に有する。
【００７０】本発明の半導体装置の製造方法は、半導体
基板上に素子分離用絶縁膜となる第１の絶縁膜を形成す
る第１の工程と、前記第１の絶縁膜を加工して、前記半
導体基板の表面の一部を露出させる溝部を形成する第２
の工程と、前記溝部を埋め込むように、前記第１の絶縁
膜上を覆う多結晶シリコン膜を形成する第３の工程と、
前記多結晶シリコン膜上に第２の絶縁膜を形成する第４
の工程と、前記多結晶シリコン膜及び前記第２の絶縁膜
を加工し、前記溝部内の前記半導体基板上に前記多結晶
シリコン膜からなる柱状突起及び前記柱状突起のキャッ
プ絶縁膜を形成する第５の工程と、熱処理を施し、前記
柱状突起を単結晶化させる第６の工程と、前記溝内で露
出した前記半導体基板の表面及び前記柱状突起の側面に
第３の絶縁膜を形成する第７の工程と、前記キャップ絶
縁膜を不純物が通過する条件で全面に前記不純物を導入
した後、前記キャップ絶縁膜内に不純物が止まる条件で
全面に前記不純物を導入して、前記柱状突起の上部の表
面領域及び前記半導体基板の表面領域に一対の拡散領域
を形成する第８の工程と、全面に導電膜を形成し、前記
導電膜を所定形状に加工する第９の工程と、前記キャッ
プ絶縁膜をストッパーとして、前記キャップ絶縁膜の表
面が露出するまで前記導電膜を研磨し、前記導電膜を分
断する第１０の工程とを有する。
【００７１】本発明の半導体装置の製造方法は、半導体
基板上に素子分離用絶縁膜となる第１の絶縁膜を形成す
る第１の工程と、前記第１の絶縁膜を加工して、前記半
導体基板の表面の一部を露出させる第１の溝部を形成す
る第２の工程と、前記第１の溝部を埋め込むように、前
記第１の絶縁膜上を覆う多結晶シリコン膜を形成する第
３の工程と、前記多結晶シリコン膜上に第２の絶縁膜を
形成する第４の工程と、前記多結晶シリコン膜及び前記
第２の絶縁膜を加工し、前記第１の溝部内の前記半導体
基板上に前記多結晶シリコン膜からなり略中央部位を除
き前記第１の溝部を充填する形状の柱状突起及び前記柱
状突起のキャップ絶縁膜を形成する第５の工程と、熱処
理を施し、前記柱状突起を単結晶化させる第６の工程
と、前記第１の溝部内で露出した前記半導体基板の表面
及び前記柱状突起の前記略中央部位の側面に第３の絶縁
膜を形成する第７の工程と、全面に前記第１の溝部内の
露出部位を埋め込むように第１の導電膜を形成する第８
の工程と、前記第１の導電膜及び前記キャップ絶縁膜を
加工して、前記第１の導電膜及び前記キャップ絶縁膜の
両側に前記柱状突起の上面を露出させる第９の工程と、
前記第１の導電膜をマスクとして、露出した前記柱状突
起の上面から前記柱状突起内に不純物を導入し、一対の
拡散層を形成する第１０の工程と、前記キャップ絶縁膜
をストッパーとして前記第１の導電膜を研磨し、前記キ
ャップ絶縁膜により前記第１の導電膜を分断する第１１
の工程とを有する。
【００７２】本発明の半導体装置の製造方法の一態様例
は、前記第１１の工程の後、前記第１の導電膜を覆うよ
うに第４の絶縁膜を形成する第１２の工程と、前記第４
の絶縁膜、前記第１の導電膜及び前記キャップ絶縁膜を
加工して、前記柱状突起の上面を露出させる第２の溝部
を形成する第１３の工程と、前記第２の溝部内で露出し
た少なくとも前記第１の導電膜の側面を覆う第５の絶縁
膜を形成する第１４の工程と、前記第２の溝部を埋め込
む第２の導電膜をパターン形成する第１５の工程とを更
に有する。
【００７３】本発明の記憶媒体には、記憶された前記多
値の記憶情報の判定動作の各ステップがコンピュータか
ら読み出し可能に格納されている。
【００７４】本発明の半導体装置の一態様例において
は、前記容量絶縁膜が強誘電体膜である。
【００７５】
【作用】本発明の半導体装置は、半導体基板と一体に加
工形成されてなる柱状突起のほぼ中央部位を第１の絶縁
膜（ゲート絶縁膜）を介して覆う導電膜（ゲート）と、
この導電膜の両側の柱状突起に不純物が導入されてなる
一対の拡散領域（ソース／ドレイン）とを備え、柱状突
起を埋め込むように第２の絶縁膜（素子分離用絶縁膜）
が形成されて構成されており、以下に示すように、導電
膜及び柱状突起から３つのチャネルが形成される。
【００７６】先ず、柱状突起の上面において、導電膜の
長手方向にほぼ直交する方向の幅がゲート長Ｌ、柱状突
起の長手方向にほぼ直交する方向の幅がチャネル幅Ｗ１
として規定されて、第１のチャネルが構成される。一
方、柱状突起の両側面において、ゲート長が上述のＬ、
柱状突起の半導体基板からの高さがほぼチャネル幅Ｗ２
として規定されて、互いに対向するように第２及び第３
のチャネルが構成される。ここで、チャネル幅Ｗ１は、
第２及び第３のチャネルで構成されるトランジスタの空
乏層の厚みをも規定し、それ自体でＳＯＩ構造における
２ゲート型トランジスタ構造と等価の振る舞いをする。
この場合、チャネル幅Ｗ１を極めて狭く、例えば０．１
５μｍ程度或いはそれ以下とすれば、第２及び第３のチ
ャネルは完全に空乏状態となる。
【００７７】即ち、本発明の半導体装置においては、第
２の絶縁膜により素子分離がなされているために半導体
基板内に素子分離用絶縁膜を形成することが不要となっ
て極めて高い集積度の達成が容易に可能となるととも
に、柱状突起が半導体基板と一体形成されているために
活性領域が基板電位に固定されているにもかかわらず、
ＳＯＩ構造的な極めて高い駆動能力が達成される。
【００７８】更に、本発明の半導体装置においては、前
記柱状突起内の所定部位に前記導電膜と交差する埋め込
み絶縁層が、酸素イオン注入によって所定部位及び所定
膜厚に形成されている。この場合、埋め込み絶縁層の形
成部位を正確に制御することは容易であり、これにより
任意に第２及び第３のチャネルのチャネル幅Ｗ２を設定
することが可能となる。
【００７９】また、本発明の半導体装置は、半導体基板
と一体に加工形成されてなる柱状突起のほぼ中央部位を
第１の絶縁膜（第１のゲート絶縁膜）を介して覆い、互
いに電気的に分離されてなる第１及び第２の導電膜（第
１及び第２のゲート）と、前記柱状突起の上面の略中央
部位を第２の絶縁膜（第２のゲート絶縁膜）を介して覆
い、第１及び第２の導電膜と電気的に分離されてなる第
３の導電膜（第３のゲート）と、第１及び第２の導電膜
の両側の柱状突起に不純物が導入されてなる一対の拡散
領域（ソース／ドレイン）とを備えている。従って、本
発明の半導体装置は、各々が並列接続されてなる３つの
トランジスタと等価の構成が実現される。ここで、第１
〜第３のトランジスタを用いて、コンダクタンスの異な
る複数の特性を実現することができる。例えば、第１の
トランジスタのみがオンの場合と、第１及び第２のトラ
ンジスタのみがオンの場合、第１〜第３のトランジスタ
が全てオンの場合と、第１〜第３のトランジスタが全て
オフの場合も含めて、４通りの相異なるコンダクタンス
が実現されることになる。
【００８０】即ち、本発明の半導体装置においては、高
集積化の実現のみならず、複数のコンダクタンスをＳＯ
Ｉ構造的な極めて高い駆動能力をもって達成することが
可能となる。
【００８１】
【発明の実施の形態】以下、本発明のいくつかの好適な
実施形態について図面を参照しながら詳細に説明する。
【００８２】（第１の実施形態）初めに、第１の実施形
態について説明する。ここでは、半導体基板に突起状の
活性領域が形成されてなる、いわゆるＤＥＬＴＡ型のＭ
ＯＳトランジスタを例示し、その構成及び製造方法を説
明する。図１は、第１の実施形態のＭＯＳトランジスタ
に主要構成を示す概略斜視図であり、図２及び図３は、
このＭＯＳトランジスタの製造方法を工程順に示す概略
断面図である。
【００８３】この第１の実施形態のＭＯＳトランジスタ
は、ｐ型のシリコン半導体基板１の表面に極めて薄い厚
みの活性領域となる柱状突起１１が加工形成され、柱状
突起１１の中央部位を覆うゲート電極２１と、このゲー
ト電極２１の両側における柱状突起１１に形成されてな
る一対の不純物拡散層２２とを有し、柱状突起１１の側
面を埋め込む素子分離用絶縁膜２３が形成されて構成さ
れている。
【００８４】ゲート電極２１は、多結晶シリコン膜から
なり、柱状突起１１の中央部位から柱状突起１１の下部
近傍のシリコン半導体基板１上にかけて形成されたゲー
ト酸化膜１２を介して覆い、即ちゲート酸化膜１２を介
して柱状突起１１及びその近傍のシリコン半導体基板１
と対向するようにパターン形成されている。
【００８５】一対の不純物拡散層２２は、柱状突起１１
のゲート電極２１の両側にリン（Ｐ）等のｎ型不純物が
イオン注入されて形成されており、このＭＯＳトランジ
スタのソース／ドレインとして機能するものである。
【００８６】素子分離用絶縁膜２３は、シリコン酸化膜
からなり、柱状突起１１の側面をＰＳＧ（Phospho sili
cate glass）膜２４を介して埋め込むように形成されて
おり、活性領域として機能する柱状突起１１をその周囲
から絶縁する機能を有するものである。
【００８７】第１の実施形態のＭＯＳトランジスタは、
以下に示すように、ゲート電極２１及び柱状突起１１か
ら３つのチャネルが形成される。先ず、柱状突起１１の
上面において、ゲート電極２１の長手方向にほぼ直交す
る方向の幅がゲート長Ｌ、柱状突起１１の長手方向にほ
ぼ直交する方向の幅がチャネル幅Ｗ１として規定され
て、第１のチャネルが構成される。一方、柱状突起１１
の両側面において、ゲート長が上述のＬ、柱状突起１１
のシリコン半導体基板１からの高さがほぼチャネル幅Ｗ
２として規定されて、互いに対向するように第２及び第
３のチャネルが構成される。
【００８８】ここで、チャネル幅Ｗ１は、第２及び第３
のチャネルで構成されるトランジスタの空乏層の厚みを
も規定し、それ自体でＳＯＩ構造における２ゲート型ト
ランジスタ構造と等価の振る舞いをする。この場合、チ
ャネル幅Ｗ１を極めて狭く、例えば０．１５μｍ程度或
いはそれ以下とすれば、第２及び第３のチャネルは完全
に空乏状態となる。即ち、このＭＯＳトランジスタにお
いては、素子分離用絶縁膜２３により素子分離がなされ
ているためにシリコン半導体基板１内に素子分離用絶縁
膜を形成することが不要となって極めて高い集積度の達
成が容易に可能となるとともに、柱状突起１１がシリコ
ン半導体基板１と一体形成されているために活性領域が
基板電位に固定されているにもかかわらず、ＳＯＩ構造
的な極めて高い駆動能力が達成される。
【００８９】続いて、第１の実施形態のＭＯＳトランジ
スタの製造方法について図１中の破線Ｉ−Ｉ’に沿った
断面に対応する図２及び図３を用いて説明する。
【００９０】先ず、図２（ａ）に示すように、ｐ型のシ
リコン半導体基板１の表面に熱酸化を施して膜厚１０ｎ
ｍ〜３０ｎｍ程度のパッド熱酸化膜２を形成し、続いて
パッド熱酸化膜２上に低圧ＣＶＤ法によりシリコン窒化
膜３を膜厚１００ｎｍ〜３００ｎｍ程度に形成する。
【００９１】続いて、全面にフォトレジストを塗布し、
フォトリソグラフィー（例えばＥＢ直描リソグラフィ
ー）を用いて、活性領域を形成する部位にのみにフォト
レジストを残して、レジストマスク４を形成する。
【００９２】次に、図２（ｂ）に示すように、レジスト
マスク４をエッチングマスクとして、シリコン窒化膜
３、パッド熱酸化膜２及びシリコン半導体基板１をドラ
イエッチングして、シリコン半導体基板１に所定の高さ
の柱状突起１１を形成する。このとき、柱状突起１１の
高さが、第２及び第３のチャネルのチャネル幅Ｗ２とな
る。
【００９３】次に、レジストマスク４を灰化処理等によ
り除去した後、柱状突起１１その上のパッド熱酸化膜２
及びシリコン窒化膜３を埋め込むように膜厚１５０ｎｍ
〜３００ｎｍ程度に全面にＰＳＧ膜２４を形成する。続
いて、このＰＳＧ膜２４の全面を異方性エッチングする
ことにより柱状突起１１、パッド熱酸化膜２及びシリコ
ン窒化膜３の側面のみにＰＳＧ膜２４を残して、図２
（ｃ）に示すように、所定膜厚のサイドウォール５を形
成する。このとき、サイドウォール５の膜厚が、第２及
び第３のチャネルの領域におけるゲート電極２１の膜厚
を規定することになる。このサイドウォール５の形成時
にはフォトリソグラフィーを用いないため、その膜厚を
露光限界以下の所定値に設定することができる。
【００９４】次に、低圧ＣＶＤ法により、柱状突起１
１、パッド熱酸化膜２及びシリコン窒化膜３を埋め込む
膜厚に全面にシリコン酸化膜を形成する。続いて、図２
（ｄ）に示すように、シリコン窒化膜３をストッパーと
してシリコン酸化膜を例えばＣＭＰ（Chemical-Mechani
cal Polishing ）法により研磨して表面を平坦化し、素
子分離用絶縁膜２３を形成する。
【００９５】次に、図３（ａ）に示すように、柱状突起
１１の上のパッド熱酸化膜２及びシリコン窒化膜３をエ
ッチングにより除去し、柱状突起１１の上面を露出させ
る。
【００９６】次に、図３（ｂ）に示すように、例えばＨ
Ｆ気相洗浄法を用いて、柱状突起１１の側面に形成され
たサイドウォール５を選択的に除去し、柱状突起１１の
側面におけるゲート電極２１の形状に狭隙６を形成す
る。即ち、この狭隙６は、その間隔が柱状突起１１の側
面におけるゲート電極２１のほぼ膜厚に、その幅がほぼ
ゲート長Ｌに、高さが第２及び第３のチャネルのほぼチ
ャネル幅Ｗ２となるように形成されることになる。
【００９７】次に、図３（ｃ）に示すように、柱状突起
１１の側面及び狭隙６の底面（即ち、露出したシリコン
半導体基板１の表面の一部）を熱酸化して、ゲート酸化
膜１２を膜厚５ｎｍ〜１０ｎｍ程度に形成する。
【００９８】次に、図３（ｄ）に示すように、狭隙６を
埋め込むように素子分離用絶縁膜２３上にリンドープ或
いはノンドープの多結晶シリコン膜を低圧ＣＶＤ法によ
り形成する。その後、素子分離用絶縁膜２３上の多結晶
シリコン膜にフォトリソグラフィー及びそれに続くドラ
イエッチングを施して、ゲート電極２１を形成する。
【００９９】次に、ゲート電極２１をマスクとして、柱
状突起１１内にリン等のｎ型不純物をイオン注入して、
アニール処理を施すことにより、ソース／ドレインとし
て機能する一対の不純物拡散層２２を形成する。
【０１００】しかる後、種々の配線形成工程や層間絶縁
膜の形成工程等を経て、第１の実施形態のＭＯＳトラン
ジスタを完成させる。
【０１０１】以下、第１の実施形態の半導体装置のいく
つかの変形例について説明する。なお、第１の実施形態
のＭＯＳトランジスタに対応する構成部材等については
同符号を記して説明を省略する。
【０１０２】（変形例１）先ず、変形例１について説明
する。この変形例１の半導体装置は、第１の実施形態の
ＭＯＳトランジスタとほぼ同様の構成を有するが、その
製造方法が一部異なる点で相違する。図４は、この変形
例のＭＯＳトランジスタの製造方法の初めの数工程を示
す概略断面図である。
【０１０３】先ず、図４（ａ）に示すように、ｐ型のシ
リコン半導体基板１の表面にシリコン酸化膜を堆積し、
このシリコン酸化膜にフォトリソグラフィー及びそれに
続くドライエッチングを施して、シリコン酸化膜のパタ
ーン３１を形成する。
【０１０４】次に、図４（ｂ）に示すように、パターン
３１を覆うように全面にシリコン窒化膜３２を堆積す
る。
【０１０５】次に、図４（ｃ）に示すように、シリコン
窒化膜３２の全面を異方性エッチングすることにより、
パターン３１の側面のみにシリコン窒化膜３２を残し
て、サイドウォール３３を形成する。このように、サイ
ドウォール３３の形成にフォトリソグラフィーを用いな
いため、サイドウォール３３の幅を露光限界以下の所定
値に設定することが可能である。
【０１０６】次に、図４（ｄ）に示すように、シリコン
半導体基板１をＨＦ溶液に漬浸させてパターン３１を除
去し、サイドウォール３３のみをシリコン半導体基板１
上に残す。
【０１０７】次に、図４（ｅ）に示すように、サイドウ
ォール３３をマスクとしてシリコン半導体基板１をドラ
イエッチングし、第１の実施形態の図２（ａ）と同様の
柱状突起１１を形成する。このとき、柱状突起１１を露
光限界以下の所定幅に形成することが可能である。
【０１０８】しかる後、図２（ｂ）〜図２（ｄ）、続く
図３（ａ）〜図３（ｄ）と同様の各工程を経て、ＤＥＬ
ＴＡ型のＭＯＳトランジスタを完成させる。
【０１０９】この変形例１のＭＯＳトランジスタにおい
ては、第１の実施形態の場合と同様に、チャネル幅Ｗ１
が、第２及び第３のチャネルで構成されるトランジスタ
の空乏層の厚みをも規定し、それ自体でＳＯＩ構造にお
ける２ゲート型トランジスタ構造と等価の振る舞いをす
る。この場合、チャネル幅Ｗ１を極めて狭く、例えば
０．１５μｍ程度或いはそれ以下とすれば、第２及び第
３のチャネルは完全に空乏状態となる。即ち、このＭＯ
Ｓトランジスタにおいては、素子分離用絶縁膜２３によ
り素子分離がなされているためにシリコン半導体基板１
内に素子分離用絶縁膜を形成することが不要となって極
めて高い集積度の達成が容易に可能となるとともに、柱
状突起１１がシリコン半導体基板１と一体形成されてい
るために活性領域が基板電位に固定されているにもかか
わらず、ＳＯＩ構造的な極めて高い駆動能力が達成され
る。
【０１１０】（変形例２）続いて、変形例２について説
明する。この変形例２の半導体装置は、第１の実施形態
のＭＯＳトランジスタとほぼ同様の構成を有するが、ゲ
ート電極が容量絶縁膜を介した２層導電膜構造とされて
なる半導体メモリであり、いわゆるＥＥＰＲＯＭとして
構成されている。
【０１１１】即ち、このＥＥＰＲＯＭは、図５に示すよ
うに、上述した第１の実施形態のＭＯＳトランジスタの
構成において、ゲート電極２５が、浮遊ゲート電極２５
ａと、この浮遊ゲート電極２５ａの表面を覆う容量絶縁
膜２５ｂと、この容量絶縁膜２５ｂを介して浮遊ゲート
電極２５ａと対向する制御ゲート電極２５ｃとから構成
されてなるものである。変形例２のＥＥＰＲＯＭにおい
ては、ゲート電極２５、一対の不純物拡散層２２により
メモリセルが構成され、記憶情報の書き込み及び読み出
しが可能となる。
【０１１２】浮遊ゲート電極２５ａは、柱状突起１１の
側面の中央部位をゲート酸化膜１２を介して覆い、柱状
突起１１上でゲート酸化膜１２を介して島状となるよう
に分断されて形成されている。ここで、ゲート酸化膜１
２がいわゆるトンネル絶縁膜として機能することにな
る。
【０１１３】制御ゲート電極２５ｃは、浮遊ゲート電極
２５ａの表面に形成された容量絶縁膜２５ｂを介して浮
遊ゲート電極２５ａと対向し、素子分離用絶縁膜２３上
に帯状に延在している。ここで、容量絶縁膜２１ｂは、
シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の
３層構造に形成されたいわゆるＯＮＯ膜である。
【０１１４】この変形例２のＥＥＰＲＯＭにおいては、
第１の実施形態の場合と同様に、チャネル幅Ｗ１が、第
２及び第３のチャネルで構成されるトランジスタの空乏
層の厚みをも規定し、それ自体でＳＯＩ構造における２
ゲート型トランジスタ構造と等価の振る舞いをする。こ
の場合、チャネル幅Ｗ１を極めて狭く、例えば０．１５
μｍ程度或いはそれ以下とすれば、第２及び第３のチャ
ネルは完全に空乏状態となる。即ち、このＥＥＰＲＯＭ
においては、素子分離用絶縁膜２３により素子分離がな
されているためにシリコン半導体基板１内に素子分離用
絶縁膜を形成することが不要となって極めて高い集積度
の達成が容易に可能となるとともに、柱状突起１１がシ
リコン半導体基板１と一体形成されているために活性領
域が基板電位に固定されているにもかかわらず、ＳＯＩ
構造的な極めて高い駆動能力を持った記憶素子が実現す
ることになる。
【０１１５】次に、変形例２のＥＥＰＲＯＭの製造方法
について図５中の破線Ｉ−Ｉ’に沿った断面に対応する
図６を用いて説明する。
【０１１６】先ず、第１の実施形態における図２（ａ）
〜図３（ｃ）の各工程を経た後、図３（ｄ）で、狭隙６
を埋め込むように素子分離用絶縁膜２３上にリンドープ
或いはノンドープの多結晶シリコン膜を低圧ＣＶＤ法に
より形成する。続いて、図６（ａ）に示すように、素子
分離用絶縁膜２３上の多結晶シリコン膜にフォトリソグ
ラフィー及びそれに続くドライエッチングを施して、多
結晶シリコン膜を素子分離用絶縁膜２３上で島状に分断
して、浮遊ゲート電極２５ａをパターン形成する。
【０１１７】次いで、図６（ｂ）に示すように、ＣＶＤ
法により、浮遊ゲート電極２５ａを覆うように、シリコ
ン酸化膜、シリコン窒化膜及びシリコン酸化膜を順次形
成し、パターニングすることにより、ＯＮＯ膜である容
量絶縁膜２５ｂを形成する。そして、容量絶縁膜２５ｂ
を覆うように素子分離用絶縁膜２３上にリンドープ或い
はノンドープの多結晶シリコン膜を低圧ＣＶＤ法により
形成する。続いて、素子分離用絶縁膜２３上の多結晶シ
リコン膜にフォトリソグラフィー及びそれに続くドライ
エッチングを施して、素子分離用絶縁膜２３上で帯状に
延在する制御ゲート電極２５ｃをパターン形成する。
【０１１８】しかる後、ソース／ドレインとして機能す
る一対の不純物拡散層２２を形成し、種々の配線形成工
程や層間絶縁膜の形成工程等を経て、変形例２のＥＥＰ
ＲＯＭを完成させる。
【０１１９】なお、このＥＥＰＲＯＭを、その記憶情報
がバイナリデータの場合、記憶状態を２ビット以上の所
定値とし、いわゆる多値メモリとして構成することも可
能である。この場合、記憶状態がｎビット（２n 値、ｎ
は２以上の整数）であれば、２n 種のしきい値電圧を設
定すればよい。例えば記憶状態が２ビット（４値）であ
る場合、４種の基準電圧（しきい値電圧）を記憶状態”
００”，”０１”，”１０”，”１１”に対応させ、読
み出し時に所定の判定動作により前記４種のうちからＥ
ＥＰＲＯＭの各メモリセルの１つの記憶状態を特定す
る。また、記憶状態が３ビット（８値）である場合、８
種の基準電圧（しきい値電圧）を記憶状態”００
０”，”００１”，”０１０”，”０１１”，”１０
０”，”１０１”，”１１０”，”１１１”に対応さ
せ、読み出し時に所定の判定動作により前記８種のうち
から１つの記憶状態を特定すればよい。この多値ＥＥＰ
ＲＯＭによれば、上述した諸効果に加え、各メモリセル
の記憶密度が大幅に向上するため、更なる高集積化や微
細化の要請に十分に応えることができる。ここで、記憶
情報がバイナリデータでなく、例えば０，１，２で構成
される情報である場合、記憶状態を”０”，”１”，”
２”としたり、”００”，”０１”，”０２”，”１
０”，”１１”，”１２”，”２０”，”２１”，”２
２”とすることも可能である。このような場合では、前
者では記憶状態を３値、後者では９値と表現することに
なろう。また、この多値化は、ＥＥＰＲＯＭのみなら
ず、後述のＤＲＡＭや、その他諸々の半導体メモリにも
適用可能である。
【０１２０】また、第１の実施形態では、図５に示すよ
うに、ゲート酸化膜１２や、容量絶縁膜２５ｂを用いた
が、この容量絶縁膜２５ｂの代わりに強誘電体膜を用い
てもよい。この強誘電体膜を用いた場合、浮遊ゲート電
極２５ａ、制御ゲート電極２５ｃを、白金、チタン化合
物、タングステン化合物、ルテニウム化合物等を用いて
もよく、白金層の下面に多結晶シリコン等の導電膜を形
成して２層構造としてもよい。
【０１２１】ここで挙げた強誘電体膜は、ＰＺＴ（ジル
コン酸チタン酸鉛）、ＰＬＺＴ（ジルコン酸チタン酸ラ
ンタン）、チタン酸バリウム、チタン酸バリウムストロ
ンチウム薄膜、チタン酸ビスマス、ジルコン酸チタン酸
鉛等の強誘電性を示す物質であれば、他の物質を用いて
もよい。また、強誘電体膜に代えて、例えば、タンタル
酸化物、Ｔａ2 Ｏ5 ＢＳＴＯ等の誘電率が５０以上の高
誘電体膜を用いてもよい。
【０１２２】また、浮遊ゲート電極を多層構造としても
よい。即ち、ゲート絶縁膜上に第１の浮遊ゲート電極を
形成した後、第１の浮遊ゲート電極上に第１の絶縁膜を
形成し、続いて第１の絶縁膜上に第２の浮遊ゲート電極
を形成する。その後、第２の浮遊ゲート電極上に第２の
絶縁膜を形成し、続いて第２の絶縁膜上に制御ゲート電
極２５ｃを形成することにより、浮遊ゲート電極を２層
構造に形成する。この構造は、多値不揮発メモリとして
有効である。
【０１２３】（変形例３）続いて、変形例３について説
明する。この変形例３の半導体装置は、第１の実施形態
のＭＯＳトランジスタとほぼ同様の構成を有するが、ゲ
ート電極に隣接してメモリキャパシタが設けられてなる
半導体メモリであり、いわゆるＤＲＡＭとして構成され
ている。
【０１２４】即ち、このＤＲＡＭは、図７に示すよう
に、上述した第１の実施形態のＭＯＳトランジスタの構
成に加えて、ゲート電極２１に隣接し、一対の不純物拡
散層２２の一方と容量絶縁膜２６を介して対向するキャ
パシタ電極２７が設けられて構成されている。この場
合、一方の不純物拡散層２２とキャパシタ電極２７とが
容量結合し、メモリキャパシタとして機能することにな
る。
【０１２５】容量絶縁膜２６は、素子分離用絶縁膜２３
と一方の不純物拡散層２２との間に形成された狭隙６の
内壁面を含み、素子分離用絶縁膜２３上から一方の不純
物拡散層２２上を通ってゲート電極２１及びゲート酸化
膜１２を覆うシリコン酸化膜からなるサイドウォール２
９ｂとキャップ絶縁膜２９ａの上に達するように形成さ
れている。この容量絶縁膜２６は、シリコン酸化膜、シ
リコン窒化膜及びシリコン酸化膜の３層構造に形成され
たいわゆるＯＮＯ膜である。
【０１２６】キャパシタ電極２７は、溝２８内を埋め込
み、容量絶縁膜２６上を覆うようにパターン形成されて
おり、一方の不純物拡散層２２の上面及び狭隙６内で一
方の不純物拡散層２２の側面と容量絶縁膜２６を介して
対向している。即ち、キャパシタ電極２７が、当該一方
の不純物拡散層２２とその上面及び側面で容量結合して
メモリキャパシタとして機能する。そして、このメモリ
キャパシタとＭＯＳトランジスタとでメモリセルが構成
され、記憶情報の書き込み及び読み出しが可能となる。
【０１２７】この変形例３のＤＲＡＭにおいては、第１
の実施形態の場合と同様に、チャネル幅Ｗ１が、第２及
び第３のチャネルで構成されるトランジスタの空乏層の
厚みをも規定し、それ自体でＳＯＩ構造における２ゲー
ト型トランジスタ構造と等価の振る舞いをする。この場
合、チャネル幅Ｗ１を極めて狭く、例えば０．１５μｍ
程度或いはそれ以下とすれば、第２及び第３のチャネル
は完全に空乏状態となる。即ち、このＤＲＡＭにおいて
は、素子分離用絶縁膜２３により素子分離がなされてい
るためにシリコン半導体基板１内に素子分離用絶縁膜を
形成することが不要となって極めて高い集積度の達成が
容易に可能となるとともに、柱状突起１１がシリコン半
導体基板１と一体形成されているために活性領域が基板
電位に固定されているにもかかわらず、ＳＯＩ構造的な
極めて高い駆動能力を持った記憶素子が実現することに
なる。
【０１２８】次に、変形例３のＥＥＰＲＯＭの製造方法
について図７中の破線ＩＩ−ＩＩ’に沿った断面に対応
する図８を用いて説明する。
【０１２９】先ず、第１の実施形態における図２（ａ）
〜図３（ｃ）の各工程を経た後、図３（ｄ）で、狭隙６
を埋め込むように素子分離用絶縁膜２３上にリンドープ
或いはノンドープの多結晶シリコン膜を低圧ＣＶＤ法に
より形成した後、多結晶シリコン膜上にシリコン酸化膜
を堆積する。続いて、図８（ａ）に示すように、素子分
離用絶縁膜２３上の多結晶シリコン膜及びシリコン酸化
膜にフォトリソグラフィー及びそれに続くドライエッチ
ングを施して、ゲート電極２１及びそのキャップ絶縁膜
２９ａをパターン形成する。次に、キャップ絶縁膜２９
ａをマスクとして、柱状突起１１内にリン等のｎ型不純
物を低濃度にイオン注入し、低濃度不純物拡散層２２ａ
を形成する。
【０１３０】続いて、図８（ｂ）に示すように、全面に
シリコン酸化膜を堆積させた後、このシリコン酸化膜の
全面を異方性エッチングして、ゲート電極２１及びキャ
ップ絶縁膜２９ａの側面のみにシリコン酸化膜を残し、
サイドウォール２９ｂを形成する。次に、キャップ絶縁
膜２９ａ及びサイドウォール２９ｂをマスクとして、柱
状突起１１内にリン等のｎ型不純物を高濃度にイオン注
入し、高濃度不純物拡散層２２ｂを形成し、いわゆるＬ
ＤＤ構造に不純物拡散層２２を形成する。
【０１３１】続いて、一方の不純物拡散層２２側におい
て、柱状突起１１と素子分離用絶縁膜２３との間の挟隙
６内に存するＰＳＧ膜２４を除去する。次に、図８
（ｃ）に示すように、挟隙６の内壁面を含む全面にシリ
コン酸化膜、シリコン窒化膜及びシリコン酸化膜を順次
成膜してＯＮＯ膜を形成した後、このＯＮＯ膜上に多結
晶シリコン膜を形成し、この多結晶シリコン膜上にフォ
トレジストを塗布する。そして、フォトリソグラフィー
によりフォトレジストを加工してフォトマスク２８を形
成し、これをマスクとしてＯＮＯ膜及び多結晶シリコン
膜をエッチングしてキャップ絶縁膜２９ａ上で分断す
る。このとき、ＯＮＯ膜からなる容量絶縁膜２６と、こ
の容量絶縁膜２６を介して一方の不純物拡散層２２の側
面及び上面と対向するキャパシタ電極２７がパターン形
成される。
【０１３２】続いて、全面を覆う層間絶縁膜１３１を形
成した後、この層間絶縁膜１３１に他方の不純物拡散層
２２の表面を露出させるコンタクト孔１３２を形成し、
このコンタクト孔１３２を埋め込むようにアルミニウム
膜を形成する。そして、このアルミニウム膜をパターニ
ングすることにより、他方の不純物拡散層２２と接続さ
れて層間絶縁膜１３１上で延在するビット線１３３をパ
ターン形成する。
【０１３３】しかる後、種々の配線形成工程や層間絶縁
膜の形成工程等を経て、変形例３のＤＲＡＭを完成させ
る。
【０１３４】なお、例えば図９に示すように、ゲート電
極２１を所定間隔を置いて２つ形成し、各々のゲート電
極２１について各一方の不純物拡散層２２と容量結合す
るようにメモリキャパシタを形成するようにしてもよ
い。
【０１３５】（第２の実施形態）続いて、本発明の第２
の実施形態について説明する。この第２の実施形態のＭ
ＯＳトランジスタは、第１の実施形態のそれとほぼ同様
の構成を有するが、ＳＯＩ構造を有し、第２及び第３の
チャネルのチャネル幅Ｗ２が任意に設定される点で相違
する。図１０は、第２の実施形態のＭＯＳトランジスタ
に主要構成を示す概略斜視図であり、図１１は、このＭ
ＯＳトランジスタの製造方法の主要工程を工程順に示す
概略断面図である。なお、第１の実施形態の構成部材等
に対応するものについては同符号を記す。
【０１３６】この第２の実施形態のＭＯＳトランジスタ
は、第１の実施形態のそれと同様に、ｐ型のシリコン半
導体基板１の表面に極めて薄い厚みの活性領域となる柱
状突起１１が加工形成され、柱状突起１１の中央部位を
覆うゲート電極２１と、このゲート電極２１の両側にお
ける柱状突起１１に形成されてなる一対の不純物拡散層
２２とを有し、柱状突起１１の側面を埋め込む素子分離
用絶縁膜２３が形成されて構成されている。
【０１３７】柱状突起１１は、シリコン半導体基板１に
加工が施されて柱状に形成されてなる部位であり、第２
の実施形態においては、その中の所定部位に所定膜厚の
埋め込み酸化膜４１が形成されており、この埋め込み酸
化膜４１により柱状突起１１の埋め込み酸化膜４１より
上部が下部（シリコン半導体基板１を含む）から電気的
に分離され、ＳＯＩ構造とされている。即ち、柱状突起
１１の埋め込み酸化膜４１より上部がトランジスタの活
性領域となる。
【０１３８】ゲート電極２１は、多結晶シリコン膜から
なり、柱状突起１１の中央部位から柱状突起１１の下部
近傍のシリコン半導体基板１上にかけて形成されたゲー
ト酸化膜１２を介して覆い、即ちゲート酸化膜１２を介
して柱状突起１１及びその近傍のシリコン半導体基板１
と対向するようにパターン形成されている。
【０１３９】一対の不純物拡散層２２は、柱状突起１１
のゲート電極２１の両側にリン（Ｐ）等のｎ型不純物が
イオン注入されて形成されており、このＭＯＳトランジ
スタのソース／ドレインとして機能するものである。
【０１４０】素子分離用絶縁膜２３は、シリコン酸化膜
からなり、柱状突起１１の側面をＰＳＧ膜２４を介して
埋め込むように形成されており、活性領域として機能す
る柱状突起１１をその周囲から絶縁する機能を有するも
のである。
【０１４１】第２の実施形態のＭＯＳトランジスタは、
以下に示すように、ゲート電極２１及び柱状突起１１か
ら３つのチャネルが形成される。先ず、柱状突起１１の
上面において、ゲート電極２１の長手方向にほぼ直交す
る方向の幅がゲート長Ｌ、柱状突起１１の長手方向にほ
ぼ直交する方向の幅がチャネル幅Ｗ１として規定され
て、第１のチャネルが構成される。一方、柱状突起１１
の両側面において、ゲート長が上述のＬ、柱状突起１１
の埋め込み酸化膜４１からの高さがほぼチャネル幅Ｗ
２’として規定されて、互いに対向するように第２及び
第３のチャネルが構成される。
【０１４２】ここで、チャネル幅Ｗ１は、第２及び第３
のチャネルで構成されるトランジスタの空乏層の厚みを
も規定する。この場合、チャネル幅Ｗ１を極めて狭く、
例えば０．１５μｍ程度或いはそれ以下とすれば、第２
及び第３のチャネルは完全に空乏状態となる。即ち、こ
のＭＯＳトランジスタにおいては、素子分離用絶縁膜２
３により素子分離がなされているため、シリコン半導体
基板１内に素子分離用絶縁膜を形成することが不要とな
って極めて高い集積度の達成が容易に可能となるととも
に、バルク型のＭＯＳトランジスタと同一の半導体基板
に形成することができ、ＳＯＩ構造として極めて高い駆
動能力が達成される。
【０１４３】更に、後述するように、埋め込み酸化膜４
１の形成部位を任意に制御することができるため、第１
のチャネルのチャネル幅Ｗ１と同様に、例えば埋め込み
酸化膜４１の形成部位（及び膜厚）によって決まるチャ
ネル幅Ｗ２’を電子のド・ブロイ（de Broglie）波長程
度（例えば０．１０μｍ程度或いはそれ以下）に制御す
ることにより、極めて微細で高機能性を有する１次元の
量子化素子が実現される。
【０１４４】続いて、第２の実施形態のＭＯＳトランジ
スタの製造方法について、図２（ａ）〜図２（ｄ）、続
く図３（ａ）〜図３（ｂ）及び図１０中の破線Ｉ−Ｉ’
に沿った断面図である図１１を用いて説明する。
【０１４５】先ず、第１の実施形態と同様に、図２
（ａ）〜図２（ｄ）、続く図３（ａ）〜図３（ｂ）の各
工程を経て、柱状突起１１と素子分離用絶縁膜２３との
間に、シリコン半導体基板１の柱状突起１１の側面にお
けるゲート電極２１の形状に狭隙６を形成する。
【０１４６】次に、図１１（ａ）に示すように、シリコ
ン半導体基板１の全面に所定のドーズ量及び所定の加速
エネルギーにより酸素イオン注入を施す。ここで、ドー
ズ量及び加速エネルギーを設定することにより、酸素イ
オン注入部位を任意に調節することが可能である。この
場合では、ドーズ量を１〜２×１０18（１／ｃｍ2 ）、
加速エネルギーを１９０〜２００（ｋｅＶ）に設定し、
活性領域内の深さ０．１μｍ程度或いはそれ以下の所定
部位に酸素イオンを打ち込む。
【０１４７】次に、図１１（ｂ）に示すように、シリコ
ン半導体基板１にアニール処理を施す。ここでは、温度
を１３２０℃、時間を６（ｈｒｓ）としてアニール処理
し、活性領域内の深さ０．１μｍ程度或いはそれ以下の
所定部位に所定膜厚の埋め込み酸化膜４１を形成する。
この活性領域内の深さが、第２及び第３のチャネルのチ
ャネル幅Ｗ２となる。
【０１４８】続いて、柱状突起１１の側面及び狭隙６の
底面（即ち、露出したシリコン半導体基板１の表面の一
部）を熱酸化して、ゲート酸化膜１２を膜厚５ｎｍ〜１
０ｎｍ程度に形成する。
【０１４９】次に、図１１（ｃ）に示すように、狭隙６
を埋め込むように素子分離用絶縁膜２３上にリンドープ
或いはノンドープの多結晶シリコン膜を低圧ＣＶＤ法に
より形成する。その後、素子分離用絶縁膜２３上の多結
晶シリコン膜にフォトリソグラフィー及びそれに続くド
ライエッチングを施して、ゲート電極２１を形成する。
【０１５０】次に、ゲート電極２１をマスクとして、柱
状突起１１内にリン等のｎ型不純物をイオン注入して、
アニール処理を施すことにより、ソース／ドレインとし
て機能する一対の不純物拡散層２２を形成する。
【０１５１】しかる後、種々の配線形成工程や層間絶縁
膜の形成工程等を経て、第２の実施形態のＭＯＳトラン
ジスタを完成させる。
【０１５２】以下、第２の実施形態の半導体装置のいく
つかの変形例について説明する。なお、第１の実施形態
等のＭＯＳトランジスタに対応する構成部材等について
は同符号を記して説明を省略する。
【０１５３】（変形例１）先ず、変形例１について説明
する。この変形例１の半導体装置は、第２の実施形態の
ＭＯＳトランジスタとほぼ同様の構成を有するが、ゲー
ト電極が容量絶縁膜を介した２層導電膜構造とされてな
る半導体メモリであり、いわゆるＥＥＰＲＯＭとして構
成されている。
【０１５４】即ち、このＥＥＰＲＯＭは、図１２に示す
ように、上述した第２の実施形態のＭＯＳトランジスタ
の構成において、ゲート電極２１が、浮遊ゲート電極２
５ａと、この浮遊ゲート電極２５ａの表面を覆う容量絶
縁膜２５ｂと、この容量絶縁膜２５ｂを介して浮遊ゲー
ト電極２５ａと対向する制御ゲート電極２１ｃとから構
成されてなるものである。変形例１のＥＥＰＲＯＭにお
いては、ゲート電極２５、一対の不純物拡散層２２によ
りメモリセルが構成され、記憶情報の書き込み及び読み
出しが可能となる。
【０１５５】浮遊ゲート電極２５ａは、柱状突起１１の
側面の中央部位をゲート酸化膜１２を介して覆い、柱状
突起１１上でゲート酸化膜１２を介して島状となるよう
に分断されて形成されている。ここで、ゲート酸化膜１
２がいわゆるトンネル絶縁膜として機能することにな
る。
【０１５６】制御ゲート電極２５ｃは、浮遊ゲート電極
２５ａの表面に形成された容量絶縁膜２１ｂを介して浮
遊ゲート電極２５ａと対向し、素子分離用絶縁膜２３上
に帯状に延在している。ここで、容量絶縁膜２５ｂは、
シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の
３層構造に形成されたいわゆるＯＮＯ膜である。
【０１５７】この変形例１のＥＥＰＲＯＭにおいては、
チャネル幅Ｗ１が、第２及び第３のチャネルで構成され
るトランジスタの空乏層の厚みをも規定する。この場
合、チャネル幅Ｗ１を極めて狭く、例えば０．１５μｍ
程度或いはそれ以下とすれば、第２及び第３のチャネル
は完全に空乏状態となる。即ち、このＭＯＳトランジス
タにおいては、素子分離用絶縁膜２３により素子分離が
なされているため、シリコン半導体基板１内に素子分離
用絶縁膜を形成することが不要となって極めて高い集積
度の達成が容易に可能となるとともに、バルク型のＭＯ
Ｓトランジスタと同一の半導体基板に形成することがで
き、ＳＯＩ構造として極めて高い駆動能力が達成され
る。
【０１５８】更に、埋め込み酸化膜４１の形成部位を任
意に制御することができるため、第１のチャネルのチャ
ネル幅Ｗ１と同様に、例えば埋め込み酸化膜４１の形成
部位（及び膜厚）によって決まるチャネル幅Ｗ２’を電
子のド・ブロイ（de Broglie）波長程度（例えば０．１
０μｍ程度或いはそれ以下）に制御することにより、極
めて微細で高機能性を有する１次元の量子化素子が実現
される。
【０１５９】次に、変形例１のＥＥＰＲＯＭの製造方法
について図１２中の破線Ｉ−Ｉ’に沿った断面に対応す
る図１３を用いて説明する。
【０１６０】先ず、第２の実施形態における図２（ａ）
〜図３（ｂ）の各工程、続く図１１（ａ）〜図１１
（ｂ）の各工程を経た後、図１１（ｃ）で、狭隙６を埋
め込むように素子分離用絶縁膜２３上にリンドープ或い
はノンドープの多結晶シリコン膜を低圧ＣＶＤ法により
形成する。続いて、図１３（ａ）に示すように、素子分
離用絶縁膜２３上の多結晶シリコン膜にフォトリソグラ
フィー及びそれに続くドライエッチングを施して、多結
晶シリコン膜を素子分離用絶縁膜２３上で島状に分断し
て、浮遊ゲート電極２５ａをパターン形成する。
【０１６１】次いで、図１３（ｂ）に示すように、ＣＶ
Ｄ法により、浮遊ゲート電極２５ａを覆うように、シリ
コン酸化膜、シリコン窒化膜及びシリコン酸化膜を順次
形成し、パターニングすることにより、ＯＮＯ膜である
容量絶縁膜２５ｂを形成する。そして、容量絶縁膜２５
ｂを覆うように素子分離用絶縁膜２３上にリンドープ或
いはノンドープの多結晶シリコン膜を低圧ＣＶＤ法によ
り形成する。続いて、素子分離用絶縁膜２３上の多結晶
シリコン膜にフォトリソグラフィー及びそれに続くドラ
イエッチングを施して、素子分離用絶縁膜２３上で帯状
に延在する制御ゲート電極２５ｃをパターン形成する。
【０１６２】しかる後、ソース／ドレインとして機能す
る一対の不純物拡散層２２を形成し、種々の配線形成工
程や層間絶縁膜の形成工程等を経て、変形例１のＥＥＰ
ＲＯＭを完成させる。
【０１６３】なお、このＥＥＰＲＯＭを、その記憶状態
を２ビット以上の所定値とし、いわゆる多値メモリとし
て構成することも可能である。この場合、記憶状態がｎ
ビット（ｎは２以上の整数）であれば、２n 種のしきい
値電圧を設定すればよい。例えば記憶状態が２ビットで
ある場合、４種のしきい値電圧を記憶状態”００”，”
０１”，”１０”，”１１”に対応させ、読み出し時に
所定の判定動作により前記４種のうちからＥＥＰＲＯＭ
の各メモリセルの１つの記憶状態を特定する。この多値
ＥＥＰＲＯＭによれば、上述した諸効果に加え、各メモ
リセルの記憶密度が大幅に向上するため、更なる高集積
化や微細化の要請に十分に応えることができる。
【０１６４】（変形例２）続いて、変形例２について説
明する。この変形例２の半導体装置は、第２の実施形態
のＭＯＳトランジスタとほぼ同様の構成を有するが、ゲ
ート電極に隣接してメモリキャパシタが設けられてなる
半導体メモリであり、いわゆるＤＲＡＭとして構成され
ている。
【０１６５】即ち、このＤＲＡＭは、図１４に示すよう
に、上述した第２の実施形態のＭＯＳトランジスタの構
成に加えて、ゲート電極２１に隣接し、一対の不純物拡
散層２２の一方と容量絶縁膜２６を介して対向するキャ
パシタ電極２７が設けられて構成されている。この場
合、一方の不純物拡散層２２とキャパシタ電極２７とが
容量結合し、メモリキャパシタとして機能することにな
る。
【０１６６】容量絶縁膜２６は、素子分離用絶縁膜２３
と一方の不純物拡散層２２との間に形成された狭隙６の
内壁面を含み、素子分離用絶縁膜２３上から一方の不純
物拡散層２２上を通ってゲート電極２１及びゲート酸化
膜１２を覆うシリコン酸化膜からなるサイドウォール２
９ｂとキャップ絶縁膜２９ａの上に達するように形成さ
れている。この容量絶縁膜２６は、シリコン酸化膜、シ
リコン窒化膜及びシリコン酸化膜の３層構造に形成され
たいわゆるＯＮＯ膜である。
【０１６７】キャパシタ電極２７は、溝２８内を埋め込
み、容量絶縁膜２６上を覆うようにパターン形成されて
おり、一方の不純物拡散層２２の上面及び狭隙６内で一
方の不純物拡散層２２の側面と容量絶縁膜２６を介して
対向している。即ち、キャパシタ電極２７が、当該一方
の不純物拡散層２２とその上面及び側面で容量結合して
メモリキャパシタとして機能する。そして、このメモリ
キャパシタとＭＯＳトランジスタとでメモリセルが構成
され、記憶情報の書き込み及び読み出しが可能となる。
【０１６８】この変形例２のＤＲＡＭにおいては、第２
の実施形態の場合と同様に、チャネル幅Ｗ１が、第２及
び第３のチャネルで構成されるトランジスタの空乏層の
厚みをも規定する。この場合、チャネル幅Ｗ１を極めて
狭く、例えば０．１５μｍ程度或いはそれ以下とすれ
ば、第２及び第３のチャネルは完全に空乏状態となる。
即ち、このＭＯＳトランジスタにおいては、素子分離用
絶縁膜２３により素子分離がなされているため、シリコ
ン半導体基板１内に素子分離用絶縁膜を形成することが
不要となって極めて高い集積度の達成が容易に可能とな
るとともに、バルク型のＭＯＳトランジスタと同一の半
導体基板に形成することができ、ＳＯＩ構造として極め
て高い駆動能力が達成される。
【０１６９】更に、埋め込み酸化膜４１の形成部位を任
意に制御することができるため、第１のチャネルのチャ
ネル幅Ｗ１と同様に、例えば埋め込み酸化膜４１の形成
部位（及び膜厚）によって決まるチャネル幅Ｗ２’を電
子のド・ブロイ（de Broglie）波長程度（例えば０．１
０μｍ程度或いはそれ以下）に制御することにより、極
めて微細で高機能性を有する１次元の量子化素子が実現
される。
【０１７０】次に、変形例２のＥＥＰＲＯＭの製造方法
について図１４中の破線Ｂ−Ｂ’に沿った断面に対応す
る図１５を用いて説明する。
【０１７１】先ず、第２の実施形態における図２（ａ）
〜図３（ｂ）の各工程，続く図１１（ａ）〜図１１
（ｂ）の工程を経た後、図１１（ｃ）で、狭隙６を埋め
込むように素子分離用絶縁膜２３上にリンドープ或いは
ノンドープの多結晶シリコン膜を低圧ＣＶＤ法により形
成した後、多結晶シリコン膜上にシリコン酸化膜を堆積
する。続いて、図１５（ａ）に示すように、素子分離用
絶縁膜２３上の多結晶シリコン膜及びシリコン酸化膜に
フォトリソグラフィー及びそれに続くドライエッチング
を施して、ゲート電極２１及びそのキャップ絶縁膜２９
ａをパターン形成する。次に、キャップ絶縁膜２９ａを
マスクとして、柱状突起１１内にリン等のｎ型不純物を
低濃度にイオン注入し、低濃度不純物拡散層２２ａを形
成する。
【０１７２】続いて、図１５（ｂ）に示すように、全面
にシリコン酸化膜を堆積させた後、このシリコン酸化膜
の全面を異方性エッチングして、ゲート電極２１及びキ
ャップ絶縁膜２９ａの側面のみにシリコン酸化膜を残
し、サイドウォール２９ｂを形成する。次に、キャップ
絶縁膜２９ａ及びサイドウォール２９ｂをマスクとし
て、柱状突起１１内にリン等のｎ型不純物を高濃度にイ
オン注入し、高濃度不純物拡散層２２ｂを形成し、いわ
ゆるＬＤＤ構造に不純物拡散層２２を形成する。
【０１７３】続いて、一方の不純物拡散層２２側におい
て、柱状突起１１と素子分離用絶縁膜２３との間の挟隙
６内に存するＰＳＧ膜２４を除去する。次に、図１５
（ｃ）に示すように、挟隙６の内壁面を含む全面にシリ
コン酸化膜、シリコン窒化膜及びシリコン酸化膜を順次
成膜してＯＮＯ膜を形成した後、このＯＮＯ膜上に多結
晶シリコン膜を形成し、この多結晶シリコン膜上にフォ
トレジストを塗布する。そして、フォトリソグラフィー
によりフォトレジストを加工してフォトマスク２８を形
成し、これをマスクとしてＯＮＯ膜及び多結晶シリコン
膜をエッチングしてキャップ絶縁膜２９ａ上で分断す
る。このとき、ＯＮＯ膜からなる容量絶縁膜２６と、こ
の容量絶縁膜２６を介して一方の不純物拡散層２２の側
面及び上面と対向するキャパシタ電極２７がパターン形
成される。
【０１７４】続いて、全面を覆う層間絶縁膜１３１を形
成した後、この層間絶縁膜１３１に他方の不純物拡散層
２２の表面を露出させるコンタクト孔１３２を形成し、
このコンタクト孔１３２を埋め込むようにアルミニウム
膜を形成する。そして、このアルミニウム膜をパターニ
ングすることにより、他方の不純物拡散層２２と接続さ
れて層間絶縁膜１３１上で延在するビット線１３３をパ
ターン形成する。
【０１７５】しかる後、種々の配線形成工程や層間絶縁
膜の形成工程等を経て、変形例２のＤＲＡＭを完成させ
る。
【０１７６】なお、このＥＥＰＲＯＭを、その記憶状態
を２ビット以上の所定値とし、いわゆる多値メモリとし
て構成することも可能である。この場合、記憶状態がｎ
ビット（ｎは２以上の整数）であれば、２n 種のしきい
値電圧を設定すればよい。例えば記憶状態が２ビットで
ある場合、４種のしきい値電圧を記憶状態”００”，”
０１”，”１０”，”１１”に対応させ、読み出し時に
所定の判定動作により前記４種のうちからＥＥＰＲＯＭ
の各メモリセルの１つの記憶状態を特定する。この多値
ＥＥＰＲＯＭによれば、上述した諸効果に加え、各メモ
リセルの記憶密度が大幅に向上するため、更なる高集積
化や微細化の要請に十分に応えることができる。
【０１７７】（第３の実施形態）続いて、本発明の第３
の実施形態について説明する。この第３の実施形態のＭ
ＯＳトランジスタは、第１の実施形態のそれとほぼ同様
の構成を有するが、２ゲート構造を有する点で相違す
る。図１６は、第３の実施形態のＭＯＳトランジスタに
主要構成を示す概略斜視図であり、図１７は、このＭＯ
Ｓトランジスタの製造方法の主要部を工程順に示す概略
断面図である。なお、第１の実施形態の構成部材等に対
応するものについては同符号を記す。
【０１７８】この第３の実施形態のＭＯＳトランジスタ
は、ｐ型のシリコン半導体基板１の表面に極めて薄い厚
みの活性領域となる柱状突起１１が加工形成され、柱状
突起１１の中央部位の両側面をそれぞれ覆う一対のゲー
ト電極５１，５２と、柱状突起１１の上部及び柱状突起
１１の近傍のシリコン半導体基板１に形成されてなる一
対の不純物拡散層５３とを有し、柱状突起１１の側面を
埋め込む素子分離用絶縁膜２３が形成されて構成されて
いる。
【０１７９】ゲート電極５１，５２は、多結晶シリコン
膜からなり、柱状突起１１の中央部位の各側面から柱状
突起１１の下部近傍のシリコン半導体基板１上にかけて
形成されたゲート酸化膜１２を介して覆い、即ちゲート
酸化膜１２を介して柱状突起１１の側面及びその近傍の
シリコン半導体基板１と対向するようにパターン形成さ
れている。
【０１８０】一対の不純物拡散層５３は、柱状突起１１
のゲート電極５１，５２の両側の上面部位及び柱状突起
１１の近傍のシリコン半導体基板１の表面領域にリン
（Ｐ）等のｎ型不純物がイオン注入されて形成されてお
り、このＭＯＳトランジスタのソース／ドレインとして
機能するものである。ここで、柱状突起１１の上面部位
に形成された不純物拡散層５３は、ゲート電極５１，５
２に共通のものとされる。
【０１８１】素子分離用絶縁膜２３は、シリコン酸化膜
からなり、柱状突起１１の側面をＰＳＧ膜２４を介して
埋め込むように形成されており、活性領域として機能す
る柱状突起１１をその周囲から絶縁する機能を有するも
のである。
【０１８２】第３の実施形態のＭＯＳトランジスタは、
以下に示すように、ゲート電極５１，５２及び柱状突起
１１から２つのチャネルが形成される。即ち、柱状突起
１１の両側面において、ゲート電極５１，５２の長手方
向にほぼ直交する方向の幅がゲート長Ｌ、シリコン半導
体基板１から柱状突起１１の上部に形成された不純物拡
散層２２の下面までの高さがほぼチャネル幅Ｗ３として
規定されて、互いに対向するように第１及び第２のチャ
ネルが構成される。
【０１８３】ここで、柱状突起１１の厚み幅Ｗ１は、第
１及び第２のチャネルで構成されるトランジスタの空乏
層の厚みを規定し、ＳＯＩ構造における２ゲート型トラ
ンジスタ構造と等価の振る舞いをする。この場合、厚み
Ｗ１を極めて狭く、例えば０．１５μｍ程度或いはそれ
以下とすれば、第１及び第２のチャネルは完全に空乏状
態となる。即ち、このＭＯＳトランジスタにおいては、
素子分離用絶縁膜２３により素子分離がなされているた
めにシリコン半導体基板１内に素子分離用絶縁膜を形成
することが不要となって極めて高い集積度の達成が容易
に可能となるとともに、柱状突起１１がシリコン半導体
基板１と一体形成されているために活性領域が基板電位
に固定されているにもかかわらず、ＳＯＩ構造的な極め
て高い駆動能力が達成される。
【０１８４】続いて、第３の実施形態のＭＯＳトランジ
スタの製造方法について、図２（ａ）〜図２（ｄ）、続
く図３（ａ）〜図３（ｂ）及び図１６中の破線Ｉ−Ｉ’
に沿った断面に対応する図１７を用いて説明する。
【０１８５】先ず、第１の実施形態と同様に、図２
（ａ）〜図２（ｄ）、続く図３（ａ）〜図３（ｂ）の各
工程を経て、柱状突起１１と素子分離用絶縁膜２３との
間に、シリコン半導体基板１の柱状突起１１の側面にお
けるゲート電極２１の形状に狭隙６を形成する。
【０１８６】次に、図１７（ａ）に示すように、フォト
リソグラフィー及びそれに続くドライエッチングを施す
ことにより、素子分離用絶縁膜２３の上面を所定厚分だ
け除去する。
【０１８７】続いて、柱状突起１１の側面及び狭隙６の
底面（即ち、露出したシリコン半導体基板１の表面の一
部）を熱酸化して、ゲート酸化膜１２を膜厚５ｎｍ〜１
０ｎｍ程度に形成する。
【０１８８】次に、図１７（ｂ）に示すように、シリコ
ン半導体基板１の全面に所定のドーズ量及び所定の加速
エネルギーにより砒素（Ａｓ）等のｎ型不純物のイオン
注入を施す。ここでは、柱状突起１１の上面領域及び柱
状突起１１の近傍のシリコン半導体基板１の表面領域に
不純物が導入されるように、ドーズ量を５×１０15〜１
×１０16（１／ｃｍ2 ）、加速エネルギーを５０〜７０
（ｋｅＶ）に設定して、イオン注入を施す。続いて、シ
リコン半導体基板１にアニール処理を施すことにより、
柱状突起１１の上面領域及び柱状突起１１の近傍のシリ
コン半導体基板１の表面領域にそれぞれ不純物拡散層５
３を形成する。
【０１８９】次に、図１７（ｃ）に示すように、狭隙６
を埋め込み柱状突起１１を覆うように素子分離用絶縁膜
２３上にリンドープ或いはノンドープの多結晶シリコン
膜を低圧ＣＶＤ法により形成する。続いて、素子分離用
絶縁膜２３上の多結晶シリコン膜を柱状突起１１をスト
ッパーとして、例えばＣＭＰ法により研磨して、柱状突
起１１により多結晶シリコン膜を分離する。その後、フ
ォトリソグラフィー及びそれに続くドライエッチングを
施して、ゲート電極５１，５２を形成する。
【０１９０】しかる後、種々の配線形成工程や層間絶縁
膜の形成工程等を経て、第３の実施形態のＭＯＳトラン
ジスタを完成させる。
【０１９１】なお、第３の実施形態において、不純物拡
散層５３を柱状突起１１の上面領域と下面領域の２箇所
に形成し、これら不純物拡散層５３をゲート電極５１，
５２で共有するように形成してもよい。
【０１９２】（第４の実施形態）続いて、本発明の第４
の実施形態について説明する。この第４の実施形態のＭ
ＯＳトランジスタは、第１の実施形態のそれとほぼ同様
の構成を有するが、ソース／ドレインを共有して並列接
続された３つのトランジスタが形成されている点で相違
する。図１８は、第４の実施形態のＭＯＳトランジスタ
に主要構成を示す概略斜視図であり、図１９は、このＭ
ＯＳトランジスタの製造方法の主要工程を工程順に示す
概略断面図である。なお、第１の実施形態の構成部材等
に対応するものについては同符号を記す。
【０１９３】この第４の実施形態のＭＯＳトランジスタ
は、ｐ型のシリコン半導体基板１の表面に極めて薄い厚
みの活性領域となる柱状突起１１が加工形成され、柱状
突起１１の側面の中央部位をゲート酸化膜１２を介して
覆い、互いに対向配置されてなるゲート電極６１，６２
と、これらゲート電極６１，６２の両側における柱状突
起１１に形成されてなる一対の不純物拡散層２２と、柱
状突起１１の上面にゲート酸化膜１２を介して接続され
たゲート電極６３とを有し、柱状突起１１の側面を埋め
込む素子分離用絶縁膜２３が形成されて構成されてい
る。
【０１９４】ゲート電極６１，６２は、多結晶シリコン
膜からなり、柱状突起１１の中央部位から柱状突起１１
の下部近傍のシリコン半導体基板１上にかけて形成され
たゲート酸化膜１２を介して形成されており、互いに電
気的に分離されて素子分離用絶縁膜２３上で帯形状に延
在するように対向配置されている。
【０１９５】ゲート電極６３は、柱状突起１１の上面の
ゲート酸化膜１２上に接続され、更にゲート電極６１，
６２上に層間絶縁膜７３を介してゲート電極６１，６２
とほぼ平行に延在するように配置されている。
【０１９６】一対の不純物拡散層２２は、柱状突起１１
のゲート電極２１の両側にリン（Ｐ）等のｎ型不純物が
イオン注入されて形成されており、このＭＯＳトランジ
スタのソース／ドレインとして機能するものである。
【０１９７】素子分離用絶縁膜２３は、シリコン酸化膜
からなり、柱状突起１１の側面をＰＳＧ膜２４を介して
埋め込むように形成されており、活性領域として機能す
る柱状突起１１をその周囲から絶縁する機能を有するも
のである。
【０１９８】第４の実施形態のＭＯＳトランジスタは、
一対の不純物拡散層２２を共有し、。各々が並列接続し
てなる第１，第２及び第３のトランジスタを有して構成
されている。第１のトランジスタは、柱状突起１１の側
面でゲート酸化膜１２を介して配されたゲート電極６１
及び不純物拡散層２２から構成されており、第２のトラ
ンジスタは、柱状突起１１の側面でゲート酸化膜１２を
介して配されたゲート電極６２及び不純物拡散層２２か
ら構成され、第３のトランジスタは、柱状突起１１の上
面でゲート酸化膜１２を介して配されたゲート電極６３
及び不純物拡散層２２から構成されている。
【０１９９】ここで、第１，第２のトランジスタにおい
ては、柱状突起１１の両側面で、ゲート電極６１，６２
のゲート長がＬ、柱状突起１１の高さがチャネル幅Ｗ２
として規定されて、互いに対向するように第１及び第２
のチャネルが構成される。一方、第３のトランジスタに
おいては、柱状突起１１の上面で、ゲート電極６３のゲ
ート長がＬ、柱状突起１１の長手方向にほぼ直交する方
向の幅がチャネル幅Ｗ１として規定されて、第３のチャ
ネルが構成される。
【０２００】各々が並列に接続されてなる第１〜第３の
トランジスタＡ1 〜Ａ3 の等価回路を図２０に示す。こ
の場合、各トランジスタＡ1 〜Ａ3 のコンダクタンスβ
は、ゲート酸化膜１２の誘電率をＣOX、ゲート長をＬ、
チャネル幅をＷ、各ゲートへの入力電圧をＶg 、しきい
値電圧をＶthとすると、 β＝μＣOX（Ｗ／Ｌ）（Ｖg −Ｖth） と定義される。この場合、第１のトランジスタＡ1 と第
２のトランジスタＡ2 のコンダクタンスは同一のβ1 、
第３のトランジスタＡ3 のコンダクタンスはβ1と異な
るβ2 となる。
【０２０１】このＭＯＳトランジスタの静特性を図２１
に示す。各トランジスタにおけるゲート入力に応じて、
第１のトランジスタＡ1 のみオンしたときには、コンダ
クタンスがβ1 となり、第１及び第２のトランジスタＡ
1 ，Ａ2 のみオンしたときには、コンダクタンスが２β
1 、第１〜第３のトランジスタＡ1 〜Ａ3 が全てオンし
たときには、コンダクタンスが２β1 ＋β2 となる。即
ちこの場合、第１〜第３のトランジスタＡ1 〜Ａ3 が全
てオフの場合を含めて４通りの特性が実現可能となる。
【０２０２】第４の実施形態のＭＯＳトランジスタをイ
ンバータに適用して、分周器を構成した一例を図２２に
示す。各インバータ６４は、図２３に示すような回路構
成を有している。ここで、第３のトランジスタＡ3 への
ゲート入力を外部信号φを用いて切り換えることによ
り、第１〜第３のトランジスタＡ1 〜Ａ3 に２種類の駆
動状態を持たせることで、分周器における周波数を制御
することができる。
【０２０３】このように、第４の実施形態のＭＯＳトラ
ンジスタによれば、素子分離用絶縁膜２３により素子分
離がなされているためにシリコン半導体基板１内に素子
分離用絶縁膜を形成することが不要となって高集積化が
実現するのみならず、複数（例えば４通り）のコンダク
タンスをＳＯＩ構造的な極めて高い駆動能力をもって達
成することが可能となる。
【０２０４】続いて、第４の実施形態のＭＯＳトランジ
スタの製造方法について、図２（ａ）〜図２（ｄ）、続
く図３（ａ）〜図３（ｃ）及び図１８中の破線Ｉ−Ｉ’
に沿った断面に対応する図１９を用いて説明する。
【０２０５】先ず、第１の実施形態と同様に、図２
（ａ）〜図２（ｄ）、続く図３（ａ）〜図３（ｃ）の各
工程を経て、柱状突起１１と素子分離用絶縁膜２３との
間に、シリコン半導体基板１の柱状突起１１の側面にお
けるゲート電極２１の形状に狭隙６を形成し、柱状突起
１１の側面及び狭隙６の底面を熱酸化して、ゲート酸化
膜１２を形成する。
【０２０６】次に、図１９（ａ）に示すように、狭隙６
を埋め込むように素子分離用絶縁膜２３上にリンドープ
或いはノンドープの多結晶シリコン膜７１を低圧ＣＶＤ
法により形成する。続いて、この多結晶シリコン膜７１
にフォトリソグラフィー及びそれに続くドライエッチン
グを施して、素子分離用絶縁膜２３上で所定の帯形状と
なるように加工する。
【０２０７】続いて、帯形状の多結晶シリコン膜７１を
マスクとして、柱状突起１１内にリン等のｎ型不純物を
イオン注入して、アニール処理を施すことにより、ソー
ス／ドレインとして機能する一対の不純物拡散層２２を
形成する。
【０２０８】次に、図１９（ｂ）に示すように、多結晶
シリコン膜７１にフォトリソグラフィー及びそれに続く
ドライエッチングを施して、柱状突起１１の上面に形成
されたゲート酸化膜１２の一部を露出させるとともに、
多結晶シリコン膜７１をゲート酸化膜１２を介した柱状
突起１１上で分断する溝部７２を形成する。このとき、
ゲート酸化膜１２を介して柱状突起１１の側面の中央部
位から柱状突起１１の下部近傍のシリコン半導体基板１
上にかけて形成され、互いに対向配置されてなるゲート
電極６１，６２が形成される。
【０２０９】次に、図１９（ｃ）に示すように、溝部７
２の内壁に熱酸化を施す。ここで、上述の溝部７２を形
成する際のパターニングでゲート酸化膜１２が除去され
てしまった場合には、再び柱状突起１１の上面にゲート
酸化膜１２が形成されることになる。
【０２１０】続いて、低圧ＣＶＤ法により、溝部７２を
埋め込むように全面にシリコン酸化膜からなる層間絶縁
膜７３を形成する。続いて、この層間絶縁膜７３の溝部
７２に相当する一部位にフォトリソグラフィー及びそれ
に続くドライエッチングを施して、柱状突起１１の上面
に形成されたゲート酸化膜１２の一部を露出させる溝部
７４を形成する。
【０２１１】次に、図１９（ｄ）に示すように、低圧Ｃ
ＶＤ法により、溝部７４を埋め込むように全面に多結晶
シリコン膜を形成する。続いて、この多結晶シリコン膜
にフォトリソグラフィー及びそれに続くドライエッチン
グを施し、層間絶縁膜７３上でゲート電極６１，６２と
ほぼ平行となる帯形状に加工して、ゲート電極６３を形
成する。
【０２１２】しかる後、種々の配線形成工程や層間絶縁
膜の形成工程等を経て、第４の実施形態のＭＯＳトラン
ジスタを完成させる。
【０２１３】続いて、第４の実施形態のＭＯＳトランジ
スタのいくつかの変形例について説明する。なお、第１
の実施形態等のＭＯＳトランジスタに対応する構成部材
等については同符号を記して説明を省略する。
【０２１４】（変形例１）先ず、変形例１について説明
する。この変形例１のＭＯＳトランジスタは、第４の実
施形態のそれとほぼ同様の構成を有するが、その製造方
法が一部異なる点で相違する。図２４は、この変形例の
ＭＯＳトランジスタの製造方法の主要な数工程を示す概
略断面図である。
【０２１５】先ず、図１９（ａ）までは第４の実施形態
の場合と同様であり、狭隙６を埋め込むように素子分離
用絶縁膜２３上に多結晶シリコン膜７１を形成する。
【０２１６】次に、図２４（ａ）に示すように、低圧Ｃ
ＶＤ法等により、多結晶シリコン膜７１上にシリコン酸
化膜７５を形成する。続いて、シリコン酸化膜７５及び
多結晶シリコン膜７１にフォトリソグラフィー及びそれ
に続くドライエッチングを施して、素子分離用絶縁膜２
３上で所定の帯形状となるように加工する。
【０２１７】続いて、帯形状のシリコン酸化膜７５をマ
スクとして、柱状突起１１内にリン等のｎ型不純物をイ
オン注入し、アニール処理を施すことにより、ソース／
ドレインとして機能する一対の不純物拡散層２２を形成
する。
【０２１８】次に、図２４（ｂ）に示すように、シリコ
ン酸化膜７５及び多結晶シリコン膜７１にフォトリソグ
ラフィー及びそれに続くドライエッチングを施して、柱
状突起１１の上面に形成されたゲート酸化膜１２の一部
を露出させるとともに、多結晶シリコン膜７１をゲート
酸化膜１２を介した柱状突起１１上で分断する溝部７２
を形成する。このとき、ゲート酸化膜１２を介して柱状
突起１１の側面の中央部位から柱状突起１１の下部近傍
のシリコン半導体基板１上にかけて形成され、互いに対
向配置されてなるゲート電極６１，６２及びこれらのキ
ャップ絶縁膜６５，６６が形成される。
【０２１９】次に、図２４（ｃ）に示すように、溝部７
２の内壁に熱酸化を施す。ここで、上述の溝部７２を形
成する際のパターニングでゲート酸化膜１２が除去され
てしまった場合には、再び柱状突起１１の上面にゲート
酸化膜１２が形成されることになる。
【０２２０】続いて、低圧ＣＶＤ法により、溝部７２内
を含む全面に絶縁膜、ここではシリコン窒化膜を形成
し、このシリコン窒化膜の全面を異方性ドライエッチン
グすることにより、溝部７２内の側壁を含むゲート電極
６１，６２及びキャップ絶縁膜６５，６６の露出した側
面を覆うサイドウォール７６を形成する。このとき、ゲ
ート電極６１，６２は、キャップ絶縁膜６５，６６及び
サイドウォール７６により完全に覆われている。
【０２２１】次に、図２４（ｄ）に示すように、低圧Ｃ
ＶＤ法により、溝部７２をサイドウォール６３を介して
埋め込むように全面に多結晶シリコン膜を形成する。続
いて、この多結晶シリコン膜にフォトリソグラフィー及
びそれに続くドライエッチングを施し、キャップ絶縁膜
６５，６６上でゲート電極６１，６２とほぼ平行となる
帯形状に加工して、ゲート電極６３を形成する。
【０２２２】しかる後、種々の配線形成工程や層間絶縁
膜の形成工程等を経て、第４の実施形態の変形例１のＭ
ＯＳトランジスタを完成させる。
【０２２３】この変形例１によれば、第４の実施形態の
奏する諸効果に加え、サイドウォール７６により、ゲー
ト電極６３をゲート電極６１，６２との確実な絶縁を確
保しつつ所望の部位に正確に形成することができる。
【０２２４】（変形例２）続いて、変形例２について説
明する。この変形例２の半導体装置は、第４の実施形態
のＭＯＳトランジスタとほぼ同様の構成を有するが、ゲ
ート電極が容量絶縁膜を介した２層導電膜構造とされて
なる半導体メモリであり、いわゆるＥＥＰＲＯＭとして
構成されている。
【０２２５】即ち、このＥＥＰＲＯＭは、図２５に示す
ように、上述した第４の実施形態のＭＯＳトランジスタ
の構成において、ゲート電極６３が、浮遊ゲート電極６
３ａと、この浮遊ゲート電極６３ａの表面を覆う容量絶
縁膜６３ｂと、この容量絶縁膜６３ｂを介して浮遊ゲー
ト電極６３ａと対向する制御ゲート電極６３ｃとから構
成されてなるものである。変形例２のＥＥＰＲＯＭにお
いては、ゲート電極６３、一対の不純物拡散層２２によ
りメモリセルが構成され、記憶情報の書き込み及び読み
出しが可能となる。
【０２２６】浮遊ゲート電極６３ａは、柱状突起１１の
上面でゲート酸化膜１２の一部を露出させる溝部７４の
内壁面のみを覆うように形成され、溝部７４の底面では
ゲート酸化膜１２を介して柱状突起１１の上面と対向し
ている。ここで、ゲート酸化膜１２がいわゆるトンネル
絶縁膜として機能することになる。
【０２２７】制御ゲート電極６３ｃは、浮遊ゲート電極
６３ａの表面に形成された容量絶縁膜６３ｂを介して溝
部７４の内壁面で浮遊ゲート電極６３ａと対向し、層間
絶縁膜７３上でゲート電極６１，６２と略平行となるよ
うに帯状に延在している。ここで、容量絶縁膜６３ｂ
は、シリコン酸化膜、シリコン窒化膜及びシリコン酸化
膜の３層構造に形成されたいわゆるＯＮＯ膜である。
【０２２８】この変形例２のＥＥＰＲＯＭにおいては、
第４の実施形態のＭＯＳトランジスタと同様に、素子分
離用絶縁膜２３により素子分離がなされているためにシ
リコン半導体基板１内に素子分離用絶縁膜を形成するこ
とが不要となって高集積化が実現するのみならず、複数
（例えば４通り）のコンダクタンスをＳＯＩ構造的な極
めて高い駆動能力をもって達成し、小さな占有面積で大
きな記憶容量を実現することが可能となる。
【０２２９】次に、変形例２のＥＥＰＲＯＭの製造方法
について図２５中の破線Ｉ−Ｉ’に沿った断面に対応す
る図２６を用いて説明する。
【０２３０】先ず、第４の実施形態における図２（ａ）
〜図３（ｂ）の各工程、続く図１９（ａ）〜１９（ｃ）
の工程を経た後、図２６（ａ）に示すように、溝部７４
の内壁面を覆い、溝部７４の幅の半値より小さい所定の
膜厚となるように、層間絶縁膜７３上にリンドープ或い
はノンドープの多結晶シリコン膜を低圧ＣＶＤ法により
形成する。続いて、層間絶縁膜７３上の多結晶シリコン
膜を化学機械研磨（ＣＭＰ）法により除去する。このと
き、溝部７４の内壁面のみを覆うように多結晶シリコン
膜が残存し、これが島状の浮遊ゲート電極６３ａとな
る。
【０２３１】次いで、図２６（ｂ）に示すように、ＣＶ
Ｄ法により、浮遊ゲート電極６３ａを溝部７４内で覆う
ように、シリコン酸化膜、シリコン窒化膜及びシリコン
酸化膜を順次形成し、パターニングすることにより、Ｏ
ＮＯ膜である容量絶縁膜６３ｂを形成する。そして、溝
部７４を埋め込み容量絶縁膜６３ｂを介して浮遊ゲート
電極６３ａと溝部７４内で対向するように全面にリンド
ープ或いはノンドープの多結晶シリコン膜を低圧ＣＶＤ
法により形成する。続いて、層間絶縁膜７３上の多結晶
シリコン膜にフォトリソグラフィー及びそれに続くドラ
イエッチングを施して、層間絶縁膜７３上で帯状に延在
する制御ゲート電極６３ｃをパターン形成する。
【０２３２】しかる後、ソース／ドレインとして機能す
る一対の不純物拡散層２２を形成し、種々の配線形成工
程や層間絶縁膜の形成工程等を経て、変形例２のＥＥＰ
ＲＯＭを完成させる。
【０２３３】なお、このＥＥＰＲＯＭを、その記憶状態
を２ビット以上の所定値とし、いわゆる多値メモリとし
て構成することも可能である。この場合、記憶状態がｎ
ビット（ｎは２以上の整数）であれば、２n 種のしきい
値電圧を設定すればよい。例えば記憶状態が２ビットで
ある場合、４種のしきい値電圧を記憶状態”００”，”
０１”，”１０”，”１１”に対応させ、読み出し時に
所定の判定動作により前記４種のうちからＥＥＰＲＯＭ
の各メモリセルの１つの記憶状態を特定する。この多値
ＥＥＰＲＯＭによれば、上述した諸効果に加え、各メモ
リセルの記憶密度が大幅に向上するため、更なる高集積
化や微細化の要請に十分に応えることができる。
【０２３４】なお、この変形例２の技術は変形例１の製
造方法に適用することも可能である。この場合、図２４
ｄに相当する様子を、図２６（ｃ）に示す。
【０２３５】（変形例３）続いて、変形例３について説
明する。この変形例３の半導体装置は、第４の実施形態
のＭＯＳトランジスタとほぼ同様の構成を有するが、ゲ
ート電極に隣接してメモリキャパシタが設けられてなる
半導体メモリであり、いわゆるＤＲＡＭとして構成され
ている。
【０２３６】即ち、このＤＲＡＭは、図２７に示すよう
に、上述した第４の実施形態のＭＯＳトランジスタの構
成に加えて、ゲート電極６１〜６３に隣接し、一対の不
純物拡散層２２の一方と容量絶縁膜２６を介して対向す
るキャパシタ電極２７が設けられて構成されている。こ
の場合、一方の不純物拡散層２２とキャパシタ電極２７
とが容量結合し、メモリキャパシタとして機能すること
になる。
【０２３７】容量絶縁膜２６は、素子分離用絶縁膜２３
と一方の不純物拡散層２２との間に形成された狭隙６の
内壁面を含み、素子分離用絶縁膜２３上から一方の不純
物拡散層２２上を通ってゲート電極６１〜６３及びゲー
ト酸化膜１２を覆うシリコン酸化膜からなるサイドウォ
ール３０ｂとキャップ絶縁膜３０ａの上に達するように
形成されている。この容量絶縁膜２６は、シリコン酸化
膜、シリコン窒化膜及びシリコン酸化膜の３層構造に形
成されたいわゆるＯＮＯ膜である。
【０２３８】キャパシタ電極２７は、溝２８内を埋め込
み、容量絶縁膜２６上を覆うようにパターン形成されて
おり、一方の不純物拡散層２２の上面及び狭隙６内で一
方の不純物拡散層２２の側面と容量絶縁膜２６を介して
対向している。即ち、キャパシタ電極２７が、当該一方
の不純物拡散層２２とその上面及び側面で容量結合して
メモリキャパシタとして機能する。そして、このメモリ
キャパシタとＭＯＳトランジスタとでメモリセルが構成
され、記憶情報の書き込み及び読み出しが可能となる。
【０２３９】この変形例２のＤＲＡＭにおいては、第４
の実施形態の場合と同様に、素子分離用絶縁膜２３によ
り素子分離がなされているためにシリコン半導体基板１
内に素子分離用絶縁膜を形成することが不要となって高
集積化が実現するのみならず、複数（例えば４通り）の
コンダクタンスをＳＯＩ構造的な極めて高い駆動能力を
もって達成し、小さな占有面積で大きな記憶容量を実現
することが可能となる。
【０２４０】更に、埋め込み酸化膜４１の形成部位を任
意に制御することができるため、第１のチャネルのチャ
ネル幅Ｗ１と同様に、例えば埋め込み酸化膜４１の形成
部位（及び膜厚）によって決まるチャネル幅Ｗ２’を電
子のド・ブロイ（de Broglie）波長程度（例えば０．１
０μｍ程度或いはそれ以下）に制御することにより、極
めて微細で高機能性を有する１次元の量子化素子が実現
される。
【０２４１】次に、変形例２のＤＲＡＭの製造方法につ
いて図２６中の破線Ｂ−Ｂ’に沿った断面に対応する図
２８を用いて説明する。
【０２４２】先ず、第４の実施形態における図２（ａ）
〜図３（ｂ）の各工程，続く図１９（ａ）〜１９（ｃ）
の工程を経た後、図１９（ｄ）で、狭隙６を埋め込み且
つ溝部７４を埋め込むように層間絶縁膜７３上にリンド
ープ或いはノンドープの多結晶シリコン膜を低圧ＣＶＤ
法により形成した後、多結晶シリコン膜上にシリコン酸
化膜を堆積する。続いて、図２８（ａ）に示すように、
層間絶縁膜７３上の多結晶シリコン膜及びシリコン酸化
膜にフォトリソグラフィー及びそれに続くドライエッチ
ングを施して、ゲート電極６３及びそのキャップ絶縁膜
３０ａをパターン形成する。次に、キャップ絶縁膜３０
ａをマスクとして、柱状突起１１内にリン等のｎ型不純
物を低濃度にイオン注入し、低濃度不純物拡散層２２ａ
を形成する。
【０２４３】続いて、図２８（ｂ）に示すように、全面
にシリコン酸化膜を堆積させた後、このシリコン酸化膜
の全面を異方性エッチングして、ゲート電極６１〜６３
及びキャップ絶縁膜３０ａの側面のみにシリコン酸化膜
を残し、サイドウォール３０ｂを形成する。次に、キャ
ップ絶縁膜３０ａ及びサイドウォール３０ｂをマスクと
して、柱状突起１１内にリン等のｎ型不純物を高濃度に
イオン注入し、高濃度不純物拡散層２２ｂを形成し、い
わゆるＬＤＤ構造に不純物拡散層２２を形成する。
【０２４４】続いて、一方の不純物拡散層２２側におい
て、柱状突起１１と素子分離用絶縁膜２３との間の挟隙
６内に存するＰＳＧ膜２４を除去する。次に、図２８
（ｃ）に示すように、挟隙６の内壁面を含む全面にシリ
コン酸化膜、シリコン窒化膜及びシリコン酸化膜を順次
成膜してＯＮＯ膜を形成した後、このＯＮＯ膜上に多結
晶シリコン膜を形成し、この多結晶シリコン膜上にフォ
トレジストを塗布する。そして、フォトリソグラフィー
によりフォトレジストを加工してフォトマスク２８を形
成し、これをマスクとしてＯＮＯ膜及び多結晶シリコン
膜をエッチングしてキャップ絶縁膜３０ａ上で分断す
る。このとき、ＯＮＯ膜からなる容量絶縁膜２６と、こ
の容量絶縁膜２６を介して一方の不純物拡散層２２の側
面及び上面と対向するキャパシタ電極２７がパターン形
成される。
【０２４５】続いて、全面を覆う層間絶縁膜１３１を形
成した後、この層間絶縁膜１３１に他方の不純物拡散層
２２の表面を露出させるコンタクト孔１３２を形成し、
このコンタクト孔１３２を埋め込むようにアルミニウム
膜を形成する。そして、このアルミニウム膜をパターニ
ングすることにより、他方の不純物拡散層２２と接続さ
れて層間絶縁膜１３１上で延在するビット線１３３をパ
ターン形成する。
【０２４６】しかる後、種々の配線形成工程や層間絶縁
膜の形成工程等を経て、変形例３のＤＲＡＭを完成させ
る。
【０２４７】（第５の実施形態）続いて、本発明の第５
の実施形態について説明する。この第５の実施形態のＭ
ＯＳトランジスタは、第１の実施形態のそれとほぼ同様
の構成を有するが、２ゲート構造を有する点で相違す
る。図２９は、第３の実施形態のＭＯＳトランジスタに
主要構成を示す概略斜視図であり、図３０及び図３１
は、このＭＯＳトランジスタの製造方法の主要部を工程
順に示す概略断面図である。なお、第１の実施形態の構
成部材等に対応するものについては同符号を記す。
【０２４８】この第５の実施形態のＭＯＳトランジスタ
は、ｐ型のシリコン半導体基板１の表面に極めて薄い厚
みの活性領域となる柱状突起８１が加工形成され、柱状
突起８１の両側面をそれぞれ覆う一対のゲート電極８
２，８３と、柱状突起８１の下部のシリコン半導体基板
１に形成されてなる一方の不純物拡散層であるソース８
４と、柱状突起８１の上部に形成された他方の不純物拡
散層であるドレイン８５と、このドレイン８５と接続さ
れてなる配線膜８６とを有し、柱状突起８１の側面を埋
め込む素子分離用絶縁膜８７が形成されて構成されてい
る。
【０２４９】柱状突起８１は、第１の実施形態の場合と
異なり、長手方向の幅がゲート長Ｌとほぼ等しくなるよ
うに加工形成されている。
【０２５０】ゲート電極８２，８３は、多結晶シリコン
膜からなり、柱状突起８１の各側面から柱状突起８１の
下部近傍のシリコン半導体基板１上にかけて形成された
ゲート酸化膜１２を介して覆い、即ちゲート酸化膜１２
を介して柱状突起８１の側面の近傍のシリコン半導体基
板１と対向するようにパターン形成されている。
【０２５１】一方の不純物拡散層であるソース８４は、
柱状突起８１の下部のシリコン半導体基板１の表面領域
にリン（Ｐ）等のｎ型不純物がイオン注入されて形成さ
れており、他方の不純物拡散層であるドレイン８５は、
柱状突起８１の上面部位にリン（Ｐ）等のｎ型不純物が
イオン注入されて形成されている。これらソース８４及
びドレイン８５は、ゲート電極８２，８３に共通のもの
とされる。
【０２５２】配線膜８６は、柱状突起８１の上面、即ち
ドレイン８５の表面と電気的に接続されており、ゲート
電極８２，８３上で層間絶縁膜９３を介してこれらゲー
ト電極８２，８３とほぼ平行に帯形状に延在しており、
いわゆるビット線として機能するものである。
【０２５３】素子分離用絶縁膜８７は、シリコン酸化膜
からなり、柱状突起８１を覆って埋め込むように形成さ
れており、活性領域として機能する柱状突起８１をその
周囲から絶縁する機能を有するものである。
【０２５４】第５の実施形態のＭＯＳトランジスタは、
以下に示すように、ゲート電極８２，８３及び柱状突起
８１から２つのチャネルが形成される。即ち、柱状突起
８１の両側面において、ゲート電極８２，８３の長手方
向にほぼ直交する方向の幅がゲート長Ｌ、シリコン半導
体基板１からドレイン８５の下面までの高さがほぼチャ
ネル幅Ｗ４として規定されて、互いに対向するように第
１及び第２のチャネルが構成される。
【０２５５】ここで、柱状突起８１の厚み幅Ｗ１は、第
１及び第２のチャネルで構成されるトランジスタの空乏
層の厚みを規定し、ＳＯＩ構造における２ゲート型トラ
ンジスタ構造と等価の振る舞いをする。この場合、厚み
Ｗ１を極めて狭く、例えば０．１５μｍ程度或いはそれ
以下とすれば、第１及び第２のチャネルは完全に空乏状
態となる。即ち、このＭＯＳトランジスタにおいては、
素子分離用絶縁膜２３により素子分離がなされているた
めにシリコン半導体基板１内に素子分離用絶縁膜を形成
することが不要となって極めて高い集積度の達成が容易
に可能となるとともに、柱状突起８１がシリコン半導体
基板１と一体形成されているために活性領域が基板電位
に固定されているにもかかわらず、ＳＯＩ構造的な極め
て高い駆動能力が達成される。
【０２５６】続いて、第５の実施形態のＭＯＳトランジ
スタの製造方法について、図２（ａ）〜図２（ｄ）及び
続く図３（ａ）〜図３（ｃ）と、図２９中の破線Ｉ−
Ｉ’に沿った断面に対応する図３０及び図３１とを用い
て説明する。
【０２５７】先ず、第１の実施形態と同様に、図２
（ａ）〜図２（ｄ）及び続く図３（ａ）〜図３（ｃ）の
各工程を経て、柱状突起８１と素子分離用絶縁膜８７と
の間に、シリコン半導体基板１の柱状突起８１の側面に
おけるゲート電極８２，８３の形状に狭隙６を形成し、
柱状突起８１の側面及び狭隙６の底面を熱酸化して、ゲ
ート酸化膜１２を形成する。但しこの場合、柱状突起８
１の長手方向の幅をゲート電極８２，８３のゲート長Ｌ
とほぼ等しくする点で、第１の実施形態の場合と相違す
る。
【０２５８】次に、図３０（ａ）に示すように、シリコ
ン半導体基板１の全面に所定のドーズ量及び所定の加速
エネルギーにより砒素（Ａｓ）等のｎ型不純物のイオン
注入を施す。ここでは、柱状突起８１の上面領域及び柱
状突起８１の近傍のシリコン半導体基板１の表面領域に
不純物が導入されるように、ドーズ量を５×１０15〜１
×１０16（１／ｃｍ2 ）、加速エネルギーを５０〜７０
（ｋｅＶ）に設定して、イオン注入を施す。続いて、シ
リコン半導体基板１にアニール処理を施すことにより、
柱状突起８１の上部の表面領域に一方の不純物拡散層で
あるドレイン８５を、柱状突起８１の下部のシリコン半
導体基板１の表面領域に他方の不純物拡散層であるソー
ス８４をそれぞれ形成する。
【０２５９】次に、図３０（ｂ）に示すように、狭隙６
を埋め込むように素子分離用絶縁膜８７上にリンドープ
或いはノンドープの多結晶シリコン膜９１を低圧ＣＶＤ
法により形成する。
【０２６０】次に、図３０（ｃ）に示すように、多結晶
シリコン膜９１にフォトリソグラフィー及びそれに続く
ドライエッチングを施して、素子分離用絶縁膜８７上で
所定の帯形状に加工するとともに、柱状突起８１の上面
に形成されたゲート酸化膜１２の一部を露出させ、多結
晶シリコン膜９１をゲート酸化膜１２を介した柱状突起
８１上で分断する溝部９２を形成する。このとき、ゲー
ト酸化膜１２を介して柱状突起８１の側面の中央部位か
ら柱状突起８１の下部近傍のシリコン半導体基板１上に
かけて形成され、互いに対向配置されてなるゲート電極
８２，８３が形成される。
【０２６１】続いて、ＨＦを用いた洗浄を７分〜１０分
程度行うことにより、溝部９２の底面に存するゲート酸
化膜１２を完全に除去して柱状突起８１の上面の一部、
即ちドレイン８５の表面の一部を露出させる。
【０２６２】次に、図３１（ａ）に示すように、低圧Ｃ
ＶＤ法により、溝部９２を埋め込むように全面にシリコ
ン酸化膜からなる層間絶縁膜９３を形成する。続いて、
この層間絶縁膜９３の溝部９２に相当する一部位にフォ
トリソグラフィー及びそれに続くドライエッチングを施
して、ドレイン８５の表面の一部を露出させる溝部９４
を形成する。
【０２６３】次に、図３１（ｂ）に示すように、低圧Ｃ
ＶＤ法により、溝部９４を埋め込むように全面に多結晶
シリコン膜を形成する。続いて、この多結晶シリコン膜
にフォトリソグラフィー及びそれに続くドライエッチン
グを施し、層間絶縁膜９３上でゲート電極８２，８３と
ほぼ平行となる帯形状に加工して、溝部９４内を介して
柱状突起８１のドレイン８５と電気的に接続させてなる
配線膜８６を形成する。
【０２６４】しかる後、種々の配線形成工程や層間絶縁
膜の形成工程等を経て、第５の実施形態のＭＯＳトラン
ジスタを完成させる。
【０２６５】（変形例）続いて、第５の実施形態のＭＯ
Ｓトランジスタの変形例について説明する。この変形例
のＭＯＳトランジスタは、第５の実施形態のそれとほぼ
同様の構成を有するが、その製造方法が一部異なる点で
相違する。図３２は、この変形例のＭＯＳトランジスタ
の製造方法の主要な数工程を示す概略断面図である。な
お、第１の実施形態のＭＯＳトランジスタに対応する構
成部材等については同符号を記して説明を省略する。
【０２６６】先ず、図３０（ｂ）までは第５の実施形態
の場合と同様であり、狭隙６を埋め込むように素子分離
用絶縁膜２３上に多結晶シリコン膜９１を形成する。
【０２６７】次に、図３２（ａ）に示すように、低圧Ｃ
ＶＤ法等により、多結晶シリコン膜９１上にシリコン酸
化膜９５を形成する。
【０２６８】次に、図３２（ｂ）に示すように、シリコ
ン酸化膜９５及び多結晶シリコン膜９１にフォトリソグ
ラフィー及びそれに続くドライエッチングを施して、素
子分離用絶縁膜２３上で所定の帯形状となるように加工
するとともに、柱状突起１１の上面に形成されたゲート
酸化膜１２の一部を露出させ、多結晶シリコン膜７１を
ゲート酸化膜１２を介した柱状突起８１上で分断する溝
部９２を形成する。このとき、ゲート酸化膜１２を介し
て柱状突起１１の側面の中央部位から柱状突起１１の下
部近傍のシリコン半導体基板１上にかけて形成され、互
いに対向配置されてなるゲート電極８２，８３及びこれ
らのキャップ絶縁膜１０１，１０２が形成される。
【０２６９】続いて、ＨＦを用いた洗浄を７分〜１０分
程度行うことにより、溝部９２の底面に存するゲート酸
化膜１２を完全に除去して柱状突起８１の上面の一部、
即ちドレイン８５の表面の一部を露出させる。
【０２７０】続いて、図３２（ｃ）に示すように、低圧
ＣＶＤ法により、溝部９２内を含む全面に絶縁膜、ここ
ではシリコン窒化膜を形成し、このシリコン窒化膜の全
面を異方性ドライエッチングすることにより、溝部９２
の側壁内を含むゲート電極８２，８３及びキャップ絶縁
膜１０１，１０２の露出した側面を覆うサイドウォール
９６を形成する。このとき、多結晶シリコン膜７１は、
キャップ絶縁膜１０１，１０２及びサイドウォール９６
により完全に覆われている。
【０２７１】次に、図３２（ｄ）に示すように、低圧Ｃ
ＶＤ法により、溝部９２をサイドウォール９６を介して
埋め込むように全面に多結晶シリコン膜を形成する。続
いて、この多結晶シリコン膜にフォトリソグラフィー及
びそれに続くドライエッチングを施し、キャップ絶縁膜
１０１，１０２上でゲート電極８２，８３とほぼ平行と
なる帯形状に加工して、溝部９４内を介して柱状突起８
１のドレイン８５と電気的に接続させてなる配線膜８６
を形成する。
【０２７２】しかる後、種々の配線形成工程や層間絶縁
膜の形成工程等を経て、第５の実施形態のＭＯＳトラン
ジスタを完成させる。
【０２７３】この変形例によれば、第５の実施形態の奏
する諸効果に加え、サイドウォール９６により、配線膜
８６をゲート電極８２，８３との確実な絶縁を確保しつ
つ所望の部位に正確に形成することができる。
【０２７４】（第６の実施形態）続いて、本発明の第６
の実施形態について説明する。この第６の実施形態のＭ
ＯＳトランジスタは、第４の実施形態のそれとほぼ同様
の構成を有するが、その製造方法及び柱状突起の形状、
当該柱状突起の上面に形成されたゲート電極の形状が若
干異なる点で相違する。図３３は、第６の実施形態のＭ
ＯＳトランジスタに主要構成を示す概略斜視図であり、
図３４〜図３７は、このＭＯＳトランジスタの製造方法
の主要工程を工程順に示す概略断面図であり、図３８は
所定の工程を示す概略平面図である。なお、第４の実施
形態の構成部材等に対応するものについては同符号を記
す。
【０２７５】この第６の実施形態のＭＯＳトランジスタ
は、ｐ型のシリコン半導体基板１の表面に極めて薄い厚
みの活性領域となる柱状突起１１１が形成され、柱状突
起１１１の側面の中央部位をゲート酸化膜１２を介して
覆い、互いに対向配置されてなるゲート電極６１，６２
と、これらゲート電極６１，６２の両側における柱状突
起１１１に形成されてなる一対の不純物拡散層２２と、
柱状突起１１の上面にゲート酸化膜１２を介して接続さ
れたゲート電極１１２とを有し、柱状突起１１１の側面
を埋め込む素子分離用絶縁膜２３が形成されて構成され
ている。
【０２７６】柱状突起１１１は、その中央部位が幅０．
１μｍ程度に狭く形成された形状を有しており、この柱
状突起１１１の形状にパターン形成された多結晶シリコ
ン膜に熱処理が施されて単結晶化したものである。
【０２７７】ゲート電極６１，６２は、多結晶シリコン
膜からなり、柱状突起１１１の幅狭の中央部位から柱状
突起１１１の下部近傍のシリコン半導体基板１上にかけ
て形成されたゲート酸化膜１２を介して形成されてお
り、互いに電気的に分離されて素子分離用絶縁膜２３上
で帯形状に延在するように対向配置されている。
【０２７８】ゲート電極１１２は、柱状突起１１１の上
面のゲート酸化膜１２を露出させる溝部１２０をサイド
ウォール１２１を介して埋め込むように形成され、ゲー
ト絶縁膜１２を介して柱状突起１１１と対向している。
ここで、このゲート電極１１２を、更にゲート電極６
１，６２上に層間絶縁膜７３を介してゲート電極６１，
６２の延在方向と４５度程度の角度をもって延在するよ
うに配置してもよい。
【０２７９】一対の不純物拡散層２２は、柱状突起１１
１のゲート電極２１の両側にリン（Ｐ）等のｎ型不純物
がイオン注入されて形成されており、このＭＯＳトラン
ジスタのソース／ドレインとして機能するものである。
【０２８０】素子分離用絶縁膜２３は、シリコン酸化膜
からなり、柱状突起１１１の側面を埋め込むように形成
されており、活性領域として機能する柱状突起１１１を
その周囲から絶縁する機能を有するものである。
【０２８１】第６の実施形態のＭＯＳトランジスタは、
一対の不純物拡散層２２を共有し、。各々が並列接続し
てなる第１，第２及び第３のトランジスタを有して構成
されている。第１のトランジスタは、柱状突起１１１の
側面でゲート酸化膜１２を介して配されたゲート電極６
１及び不純物拡散層２２から構成されており、第２のト
ランジスタは、柱状突起１１１の側面でゲート酸化膜１
２を介して配されたゲート電極６２及び不純物拡散層２
２から構成され、第３のトランジスタは、柱状突起１１
１の上面でゲート酸化膜１２を介して配されたゲート電
極１１２及び不純物拡散層２２から構成されている。
【０２８２】ここで、第１，第２のトランジスタにおい
ては、柱状突起１１１の両側面で、ゲート電極６１，６
２のゲート長がＬ、柱状突起１１１の高さがチャネル幅
Ｗ２として規定されて、互いに対向するように第１及び
第２のチャネルが構成される。一方、第３のトランジス
タにおいては、ゲート電極１１２のゲート長がＬ、柱状
突起１１１の長手方向にほぼ直交する方向の幅がチャネ
ル幅Ｗ１として規定されて、第３のチャネルが構成され
る。
【０２８３】第６の実施形態のＭＯＳトランジスタによ
れば、第４の実施形態の場合と同様に、素子分離用絶縁
膜２３により素子分離がなされているためにシリコン半
導体基板１内に素子分離用絶縁膜を形成することが不要
となって高集積化が実現するのみならず、複数（例えば
４通り）のコンダクタンスをＳＯＩ構造的な極めて高い
駆動能力をもって達成することが可能となる。
【０２８４】続いて、第６の実施形態のＭＯＳトランジ
スタの製造方法について、図３２の断面に対応する図３
４〜図３７及び所定の工程を示す概略平面図である図３
７を用いて説明する。
【０２８５】先ず、図３４（ａ）に示すように、ｐ型の
シリコン半導体基板１上に、低圧ＣＶＤ法等により、シ
リコン酸化膜を形成する。
【０２８６】続いて、このシリコン酸化膜をパターニン
グしてシリコン半導体基板１の表面の一部を露出させる
溝部１１４を形成し、素子分離用絶縁膜２３を形成す
る。
【０２８７】続いて、低圧ＣＶＤ法等により、溝部１１
４を埋め込むように、素子分離用絶縁膜２３上に多結晶
シリコン膜１１５を形成し、この多結晶シリコン膜１１
５の表面を化学機械研磨（ＣＭＰ）等により平坦化す
る。
【０２８８】続いて、低圧ＣＶＤ法等により、多結晶シ
リコン膜１１５上にシリコン酸化膜１１６を形成する。
【０２８９】続いて、シリコン酸化膜１１６上にフォト
レジストを塗布し、このフォトレジストをフォトリソグ
ラフィーにより加工して、フォトマスク１１７を形成す
る。このフォトマスク１１７は、図３８（ａ）に示すよ
うに、中央部位が溝部１１４に比して幅狭となるととも
に、その他の部位では溝部１１４とフォトマスク１１７
との合わせ余裕を確保するために溝部１１４より若干幅
広となるように図中で略Ｈ字形状に形成される。
【０２９０】次に、図３４（ｂ）及び図３８（ｂ）に示
すように、フォトマスク１１７をエッチングマスクとし
て、シリコン酸化膜１１６及び多結晶シリコン膜１１５
をドライエッチングし、溝部１１４内のシリコン半導体
基板１上において、中央部位では溝部１１４より幅狭で
溝部１１４の側壁との間に狭隙６が形成されるように、
その他の部位では溝部１１４より若干幅広で溝１１４内
を充填する形状となるように多結晶シリコン膜１１５を
加工するとともに、多結晶シリコン膜１１５と同様の図
中で略Ｈ字形状にシリコン酸化膜１１６を加工する。
【０２９１】続いて、フォトマスク１１７を灰化処理に
より除去した後、シリコン半導体基板１に１０００℃〜
１１００℃程度の温度で熱処理を施す。このとき、シリ
コン半導体基板１が種となって多結晶シリコン膜１１５
を単結晶化させ、柱状突起１１１を形成する。
【０２９２】次に、図３４（ｃ）に示すように、所定の
酸素雰囲気中で熱酸化を施し、狭隙６内で露出した柱状
突起１１１の側面及びシリコン半導体基板１の表面にゲ
ート絶縁膜１２を形成する。
【０２９３】次に、図３５（ａ）に示すように、低圧Ｃ
ＶＤ法等により、狭隙６内を含む全面に多結晶シリコン
膜１１８を形成する。
【０２９４】続いて、図３８（ｃ）に示すように、多結
晶シリコン膜１１８にフォトリソグラフィー及びそれに
続くドライエッチングを施して、柱状突起１１１の幅狭
の中央部位を含む溝部１１４の長手方向と略直交する方
向に延在する帯形状となるように多結晶シリコン膜１１
８を加工するとともに、多結晶シリコン膜１１８の両側
に存するシリコン酸化膜１１６を除去して柱状突起１１
１の上面を露出させる。
【０２９５】続いて、帯形状の多結晶シリコン膜１１８
及びその下層のシリコン酸化膜１１６をマスクとして、
柱状突起１１１内にリン等のｎ型不純物をイオン注入し
て、アニール処理を施すことにより、ソース／ドレイン
として機能する一対の不純物拡散層２２を形成する。
【０２９６】次に、図３５（ｂ）及び図３８（ｄ）に示
すように、シリコン酸化膜１１６をストッパーとして多
結晶シリコン膜１１８を化学機械研磨（ＣＭＰ）法等に
より研磨し、シリコン酸化膜１１６で多結晶シリコン膜
１１８を分断して、ゲート電極６１，６２を形成する。
【０２９７】次に、図３５（ｃ）に示すように、シリコ
ン酸化膜１１６、ゲート電極６１及び６２及び柱状突起
１１１を埋め込むように全面にシリコン酸化膜１１９を
形成し、表面を化学機械研磨（ＣＭＰ）法等により研磨
して平坦化する。
【０２９８】次に、図３６（ａ）に示すように、柱状突
起１１１の中央部位における上面をストッパーとして、
シリコン酸化膜１１９、シリコン酸化膜１１６、ゲート
電極６１，６２の一部をパターニングし、溝部１２０を
形成する。
【０２９９】次に、図３６（ｂ）に示すように、溝部１
２０を含む全面にシリコン窒化膜を形成し、このシリコ
ン窒化膜の全面を異方性ドライエッチングして、溝部１
２０内でのゲート電極６１，６２及びシリコン酸化膜１
１９の側壁にサイドウォール１２１を形成する。このと
き、ゲート電極６１，６２は、シリコン酸化膜１１９及
びサイドウォール１２１により完全に覆われたかたちと
なる。
【０３００】続いて、溝部１２０の内壁に熱酸化を施
す。ここで、上述の溝部１２０を形成する際のパターニ
ングでゲート酸化膜１２が除去されてしまった場合に
は、再び柱状突起１１１の露出した上面にゲート酸化膜
１２が形成されることになる。
【０３０１】次に、図３７（ａ）に示すように、低圧Ｃ
ＶＤ法等により、溝部１２０内を含む全面に多結晶シリ
コン膜１２２を形成する。
【０３０２】次に、図３７（ｂ）に示すように、シリコ
ン酸化膜１１９をストッパーとして多結晶シリコン膜１
２２を化学機械研磨（ＣＭＰ）等により研磨し、溝部１
２０内を充填するゲート電極１１２を形成する。ここ
で、図示は省略するが、多結晶シリコン膜１２２をパタ
ーニングして、溝部１２０をゲート絶縁膜１２を介して
充填するとともに、ゲート電極６１，６２の延在方向と
４５度程度の角度をもって延在する帯形状のゲート電極
１１２を形成してもよい。
【０３０３】しかる後、種々の配線形成工程や層間絶縁
膜の形成工程等を経て、第６の実施形態のＭＯＳトラン
ジスタを完成させる。
【０３０４】この第６の実施形態の製造方法によれば、
単結晶シリコンからなる柱状突起１１１を、シリコン半
導体基板１を加工することなく多結晶シリコン膜１１５
から容易に形成することが可能となる。更に、サイドウ
ォール７６により、ゲート電極６３をゲート電極６１，
６２との確実な絶縁を確保しつつ所望の部位に正確に形
成することができる。
【０３０５】続いて、第６の実施形態のＭＯＳトランジ
スタのいくつかの変形例について説明する。なお、第４
の実施形態等のＭＯＳトランジスタに対応する構成部材
等については同符号を記して説明を省略する。
【０３０６】（変形例１）先ず、変形例１について説明
する。この変形例１の半導体装置は、第６の実施形態の
ＭＯＳトランジスタとほぼ同様の構成を有するが、ゲー
ト電極が容量絶縁膜を介した２層導電膜構造とされてな
る半導体メモリであり、いわゆるＥＥＰＲＯＭとして構
成されている。なお、この変形例においては、ＥＥＰＲ
ＯＭの構成をその製造方法と共に説明する。図３９は、
このＭＯＳトランジスタの製造方法の主要工程を工程順
に示す概略断面図であり、第６の実施形態における図３
３の破線Ｉ−Ｉ’に沿った断面に相当している。
【０３０７】先ず、第６の実施形態における図３４
（ａ）〜図３４（ｃ）、図３５（ａ）〜図３５（ｃ）、
続く図３６（ａ）〜図３６（ｂ）の各工程を経た後、図
３９（ａ）に示すように、溝部１２０の底面及びサイド
ウォール１２１の側面を覆い、溝部１２０の底面幅の半
値より小さい所定の膜厚となるように、層間絶縁膜１１
９上にリンドープ或いはノンドープの多結晶シリコン膜
を低圧ＣＶＤ法により形成する。続いて、層間絶縁膜１
１９上の多結晶シリコン膜を化学機械研磨（ＣＭＰ）法
により除去する。このとき、溝部１２０の底面及びサイ
ドウォール１２１の側面のみを覆うように多結晶シリコ
ン膜が残存し、これが島状の浮遊ゲート電極１１２ａと
なる。
【０３０８】次いで、図３９（ｂ）に示すように、ＣＶ
Ｄ法により、浮遊ゲート電極１１２ａを溝部１２０内で
覆うように、シリコン酸化膜、シリコン窒化膜及びシリ
コン酸化膜を順次形成し、パターニングすることによ
り、ＯＮＯ膜である容量絶縁膜１１２ｂを形成する。そ
して、溝部１２０を埋め込み容量絶縁膜１１２ｂを介し
て浮遊ゲート電極６３ａと溝部１２０の底面で対向する
ように全面にリンドープ或いはノンドープの多結晶シリ
コン膜を低圧ＣＶＤ法により形成する。続いて、層間絶
縁膜１１９上の多結晶シリコン膜を化学機械研磨（ＣＭ
Ｐ）法により除去し、溝部１２０を充填し、当該溝部１
２０内で容量絶縁膜１１２ｂを介して浮遊ゲート電極１
１２ａと対向する制御ゲート電極１１２ｃを形成する。
【０３０９】しかる後、ソース／ドレインとして機能す
る一対の不純物拡散層２２を形成し、種々の配線形成工
程や層間絶縁膜の形成工程等を経て、変形例のＥＥＰＲ
ＯＭを完成させる。
【０３１０】即ち、このＥＥＰＲＯＭは、図３９（ｂ）
に示すように、上述した第６の実施形態のＭＯＳトラン
ジスタの構成において、ゲート電極１１２が、浮遊ゲー
ト電極１１２ａと、この浮遊ゲート電極１１２ａの表面
を覆う容量絶縁膜１１２ｂと、この容量絶縁膜１１２ｂ
を介して浮遊ゲート電極１１２ａと対向する制御ゲート
電極６３ｃとから構成されてなるものである。変形例１
のＥＥＰＲＯＭにおいては、ゲート電極１１２、一対の
不純物拡散層２２によりメモリセルが構成され、記憶情
報の書き込み及び読み出しが可能となる。
【０３１１】浮遊ゲート電極１１２ａは、柱状突起１１
１の上面でゲート酸化膜１２の一部を露出させる溝部１
２０内のサイドウォール１２１の壁面のみを覆うように
形成され、溝部１２０の底面ではゲート酸化膜１２を介
して柱状突起１１１の上面と対向している。ここで、ゲ
ート酸化膜１２がいわゆるトンネル絶縁膜として機能す
ることになる。
【０３１２】制御ゲート電極１１２ｃは、浮遊ゲート電
極１１２ａの表面に形成された容量絶縁膜１１２ｂを介
して溝部１２０を充填し、当該溝部１２０の底面及びサ
イドウォール１２１の壁面で浮遊ゲート電極１１２ａと
対向している。ここで、容量絶縁膜１１２ｂは、シリコ
ン酸化膜、シリコン窒化膜及びシリコン酸化膜の３層構
造に形成されたいわゆるＯＮＯ膜である。
【０３１３】この変形例のＥＥＰＲＯＭにおいては、第
６の実施形態のＭＯＳトランジスタと同様に、素子分離
用絶縁膜２３により素子分離がなされているためにシリ
コン半導体基板１内に素子分離用絶縁膜を形成すること
が不要となって高集積化が実現するのみならず、複数
（例えば４通り）のコンダクタンスをＳＯＩ構造的な極
めて高い駆動能力をもって達成し、小さな占有面積で大
きな記憶容量を実現することが可能となる。
【０３１４】なお、このＥＥＰＲＯＭを、その記憶状態
を２ビット以上の所定値とし、いわゆる多値メモリとし
て構成することも可能である。この場合、記憶状態がｎ
ビット（ｎは２以上の整数）であれば、２n 種のしきい
値電圧を設定すればよい。例えば記憶状態が２ビットで
ある場合、４種のしきい値電圧を記憶状態”００”，”
０１”，”１０”，”１１”に対応させ、読み出し時に
所定の判定動作により前記４種のうちからＥＥＰＲＯＭ
の各メモリセルの１つの記憶状態を特定する。この多値
ＥＥＰＲＯＭによれば、上述した諸効果に加え、各メモ
リセルの記憶密度が大幅に向上するため、更なる高集積
化や微細化の要請に十分に応えることができる。
【０３１５】また、第６の実施形態においては、例えば
第４の実施形態における変形例３のように、ゲート電極
６１，６２，１１２に隣接してメモリキャパシタが設け
られてなるＤＲＡＭを構成してもよい。
【０３１６】（第７の実施形態）続いて、本発明の第７
の実施形態について説明する。この第７の実施形態のＭ
ＯＳトランジスタは、第３及び第５の実施形態のそれと
ほぼ同様の構成を有するが、主にその製造方法が若干異
なる点で相違する。図４０は、第７の実施形態のＭＯＳ
トランジスタに主要構成を示す概略斜視図であり、図４
１〜図４３は、このＭＯＳトランジスタの製造方法の主
要工程を工程順に示す概略断面図である。なお、第３及
び第５の実施形態の構成部材等に対応するものについて
は同符号を記す。
【０３１７】この第７の実施形態のＭＯＳトランジスタ
は、ｐ型のシリコン半導体基板１の表面に極めて薄い厚
みの活性領域となる柱状突起２０１が形成され、柱状突
起２０１の中央部位の両側面をそれぞれ覆う一対のゲー
ト電極２０２，２０３と、柱状突起２０１の下部のシリ
コン半導体基板１に形成されてなる一方の不純物拡散層
であるソース２０４と、柱状突起２０１の上部に形成さ
れた他方の不純物拡散層であるドレイン２０５とを有
し、柱状突起２０１の側面を埋め込む素子分離用絶縁膜
８７が形成されて構成されている。
【０３１８】ゲート電極２０２，２０３は、多結晶シリ
コン膜からなり、柱状突起２０１の中央部位の各側面か
ら柱状突起２０１の下部近傍のシリコン半導体基板１上
にかけて形成されたゲート酸化膜１２を介して覆い、即
ちゲート酸化膜１２を介して柱状突起２０１の側面及び
その近傍のシリコン半導体基板１と対向するようにパタ
ーン形成されている。
【０３１９】柱状突起２０１は、長手方向の幅がゲート
長Ｌとほぼ等しくなるように加工形成されており、この
柱状突起２０１の形状にパターン形成された多結晶シリ
コン膜に熱処理が施されて単結晶化したものである。
【０３２０】一方の不純物拡散層であるソース２０２
は、柱状突起２０１の下部のシリコン半導体基板１の表
面領域にリン（Ｐ）等のｎ型不純物がイオン注入されて
形成されており、他方の不純物拡散層であるドレイン２
０５は、柱状突起２０１の上面部位にリン（Ｐ）等のｎ
型不純物がイオン注入されて形成されている。これらソ
ース２０４及びドレイン２０５は、ゲート電極２０１，
２０２に共通のものとされる。
【０３２１】素子分離用絶縁膜８７は、シリコン酸化膜
からなり、柱状突起２０１を覆って埋め込むように形成
されており、活性領域として機能する柱状突起２０１を
その周囲から絶縁する機能を有するものである。
【０３２２】第７の実施形態のＭＯＳトランジスタは、
以下に示すように、ゲート電極２０２，２０３及び柱状
突起２０１から２つのチャネルが形成される。即ち、柱
状突起２０１の両側面において、ゲート電極２０２，２
０３の長手方向にほぼ直交する方向の幅がゲート長Ｌ、
シリコン半導体基板１からドレイン２０５の下面までの
高さがほぼチャネル幅Ｗ４として規定されて、互いに対
向するように第１及び第２のチャネルが構成される。
【０３２３】ここで、柱状突起２０１の厚み幅Ｗ１は、
第１及び第２のチャネルで構成されるトランジスタの空
乏層の厚みを規定し、ＳＯＩ構造における２ゲート型ト
ランジスタ構造と等価の振る舞いをする。この場合、厚
みＷ１を極めて狭く、例えば０．１５μｍ程度或いはそ
れ以下とすれば、第１及び第２のチャネルは完全に空乏
状態となる。即ち、このＭＯＳトランジスタにおいて
は、素子分離用絶縁膜８７により素子分離がなされてい
るためにシリコン半導体基板１内に素子分離用絶縁膜を
形成することが不要となって極めて高い集積度の達成が
容易に可能となるとともに、柱状突起２０１がシリコン
半導体基板１と一体形成されているために活性領域が基
板電位に固定されているにもかかわらず、ＳＯＩ構造的
な極めて高い駆動能力が達成される。
【０３２４】続いて、第７の実施形態のＭＯＳトランジ
スタの製造方法について、図４０の破線Ｉ−Ｉ’による
断面に対応する図４１〜図４３を用いて説明する。
【０３２５】先ず、図４１（ａ）に示すように、ｐ型の
シリコン半導体基板１上に、低圧ＣＶＤ法等により、シ
リコン酸化膜を形成する。
【０３２６】続いて、このシリコン酸化膜をパターニン
グしてシリコン半導体基板１の表面の一部を露出させる
溝部１１４を形成し、素子分離用絶縁膜８７を形成す
る。
【０３２７】続いて、低圧ＣＶＤ法等により、溝部１１
４を埋め込むように、素子分離用絶縁膜８７上に多結晶
シリコン膜１１５を形成し、この多結晶シリコン膜１１
５の表面を化学機械研磨（ＣＭＰ）等により平坦化す
る。
【０３２８】続いて、低圧ＣＶＤ法等により、多結晶シ
リコン膜１１５上にシリコン酸化膜１１６を形成する。
【０３２９】続いて、シリコン酸化膜１１６上にフォト
レジストを塗布し、このフォトレジストをフォトリソグ
ラフィーにより加工して、フォトマスク２０６を形成す
る。このフォトマスク２０６は、長手方向の幅がゲート
長Ｌとほぼ等しくなるように加工形成されている。
【０３３０】次に、図４１（ｂ）に示すように、フォト
マスク２０６をエッチングマスクとして、シリコン酸化
膜１１６及び多結晶シリコン膜１１５をドライエッチン
グし、溝部１１４内のシリコン半導体基板１上におい
て、溝部１１４より幅狭で溝部１１４の側壁との間に狭
隙６が形成されるようにシリコン酸化膜１１６及び多結
晶シリコン膜１１５を加工する。
【０３３１】続いて、フォトマスク２０６を灰化処理に
より除去した後、シリコン半導体基板１に１０００℃〜
１１００℃程度の温度で熱処理を施す。このとき、シリ
コン半導体基板１が種となって多結晶シリコン膜１１５
を単結晶化させ、柱状突起２０１を形成する。
【０３３２】次に、図４１（ｃ）に示すように、所定の
酸素雰囲気中で熱酸化を施し、狭隙６内で露出した柱状
突起２０１の側面及びシリコン半導体基板１の表面にゲ
ート絶縁膜１２を形成する。
【０３３３】次に、図４２（ａ）に示すように、素子分
離用絶縁膜８７をマスクとして、ｎ型不純物の１回目の
イオン注入を行う。具体的には、ｎ型不純物であるリン
（Ｐ）等をシリコン酸化膜１１６を通過して、直下の柱
状突起２０１の上面領域にドープされるような所定条件
でイオン注入する。このとき、前記上面領域にｎ型不純
物がドープされるとともに、狭隙６の底面から所定深さ
のシリコン半導体基板１の表面領域にｎ型不純物がドー
プされる。
【０３３４】次に、図４２（ｂ）に示すように、素子分
離用絶縁膜８７をマスクとして、ｎ型不純物の２回目の
イオン注入を行う。具体的には、１回目と同様に、ｎ型
不純物であるリン等を今度はシリコン酸化膜１１６を通
過しないような所定条件でイオン注入する。このとき、
ｎ型不純物が前記上面領域にはドープされずにシリコン
酸化膜１１６内に止まるとともに、狭隙６の底面から１
回目の場合よりも浅い所定深さのシリコン半導体基板１
の表面領域にｎ型不純物がドープされる。
【０３３５】続いて、シリコン半導体基板に所定温度で
熱処理を施すことにより、狭隙６の底面におけるシリコ
ン半導体基板１の表面領域には一方の拡散層であるソー
ス２０４が、柱状突起２０１の上面領域には他方の拡散
層であるドレイン２０５がそれぞれ形成される。
【０３３６】次に、図４２（ｃ）に示すように、低圧Ｃ
ＶＤ法等により、狭隙６内を含む全面に多結晶シリコン
膜１１８を形成する。
【０３３７】続いて、多結晶シリコン膜１１８にフォト
リソグラフィー及びそれに続くドライエッチングを施し
て、柱状突起２０１の長手方向と略直交する同じ幅とな
るように多結晶シリコン膜１１８を帯び形状に加工す
る。
【０３３８】次に、図４３に示すように、シリコン酸化
膜１１６をストッパーとして多結晶シリコン膜１１８を
化学機械研磨（ＣＭＰ）法等により研磨し、シリコン酸
化膜１１６で多結晶シリコン膜１１８を分断して、ゲー
ト電極２０２，２０３を形成する。
【０３３９】しかる後、種々の配線形成工程や層間絶縁
膜の形成工程等を経て、第６の実施形態のＭＯＳトラン
ジスタを完成させる。
【０３４０】この第７の実施形態の製造方法によれば、
単結晶シリコンからなる柱状突起１１１を、シリコン半
導体基板１を加工することなく多結晶シリコン膜１１５
から容易に形成することが可能となる。
【０３４１】なお、本発明の第１、第２、第４及び第６
の実施形態における諸変形例にて説明したＥＥＰＲＯＭ
について、その書き込み方法及び読み出し方法の機能を
実現するように、各種のデバイスを動作させるためのプ
ログラムコード自体及びそのプログラムコードをコンピ
ュータに供給するための手段、例えばかかるプログラム
コードを格納した記憶媒体は本発明の範疇に属する。例
えば、この記憶媒体としては、図４４に示すように、書
き込み方法や読み出し方法の各ステップを実現する記憶
媒体３０１が挙げられる。
【０３４２】またこの場合、記憶再生装置３０２によ
り、記憶媒体３０１に格納されているプログラムコード
が読み出され、ＥＥＰＲＯＭが作動する。かかるプログ
ラムコードを記憶する記憶媒体としては、例えばフロッ
ピーディスク、ハードディスク、光ディスク、光磁気デ
ィスク、ＣＤ−ＲＯＭ、磁気テープ、不揮発性のメモリ
カード、ＲＯＭ等を用いることができる。
【０３４３】また、コンピュータが供給されたプログラ
ムコードを実行することにより、前述の実施形態の機能
が実現されるだけでなく、そのプログラムコードがコン
ピュータにおいて稼働しているＯＳ（オペレーティング
システム）或いは他のアプリケーションソフト等の共同
して前述の実施形態の機能が実現される場合にもかかる
プログラムコードは本発明に含まれる。
【０３４４】更に、供給されたプログラムコードがコン
ピュータの機能拡張ボードやコンピュータに接続された
機能拡張ユニットに備わるメモリに格納された後、その
プログラムコードの指示に基づいてその機能拡張ボード
や機能拡張ユニットに備わるＣＰＵ等が実際の処理の一
部または全部を行い、その処理によって前述した実施形
態の機能が実現されるシステムも本発明に含まれる。
【０３４５】ここで、例えば前述のＥＥＰＲＯＭを各メ
モリセルに２ビットの記憶情報が可能な多値メモリとし
た場合において、記憶情報の書き込み方法について説明
する。先ず、記憶情報”１１”を書き込む場合、メモリ
セルの不純物拡散層２２のうちドレインを接地電位と
し、ソースを開放し、制御ゲート電極２５ｃ（６３ｃ，
１１２ｃ）に２２Ｖ程度を印加する。このとき、ドレイ
ンから電子がゲート酸化膜１２を通して浮遊ゲート電極
２５ａ（６３ａ，１１２ａ）に注入され、しきい値電圧
（ＶT ）が正方向へシフトする。そして、メモリセルの
しきい値電圧が４Ｖ程度に上昇する。この記憶状態を”
１１”とする。
【０３４６】次に、データ”１０”を書き込む場合、メ
モリセルのドレインを接地電位として、ソースを開放
し、制御ゲート電極２５ｃ（６３ｃ，１１２ｃ）に２０
Ｖ程度を印加する。このとき、ドレインから電子がゲー
ト酸化膜１２を通して浮遊ゲート電極２５ａ（６３ａ，
１１２ａ）に注入され、メモリセルのしきい値電圧が３
Ｖ程度となる。この記憶状態を”１０”とする。
【０３４７】次に、データ”０１”を書き込む場合、メ
モリセルのドレインを接地電位として、ソースを開放
し、制御ゲート電極２５ｃ（６３ｃ，１１２ｃ）に１８
Ｖ程度を印加する。このとき、ドレインから電子がゲー
ト酸化膜１２を通して浮遊ゲート電極２５ａ（６３ａ，
１１２ａ）に注入され、メモリセルのしきい値電圧が２
Ｖ程度となる。この記憶状態を”０１”とする。
【０３４８】次に、データ”００”を書き込む場合、メ
モリセルのドレインに１０Ｖ程度を印加して、ソースを
開放し、制御ゲート電極２５ｃ（６３ｃ，１１２ｃ）を
接地電位とする。このとき、浮遊ゲート電極２５ａ（６
３ａ，１１２ａ）に注入されていた電子がドレインから
引き抜かれ、メモリセルのしきい値電圧が１Ｖ程度とな
る。この記憶状態を”００”とする。
【０３４９】続いて、例えば前述のＥＥＰＲＯＭを各メ
モリセルに２ビットの記憶情報が可能な多値メモリとし
た場合において、読み出し方法の各ステップの一例を図
４５を用いて以下で説明する。先ず、メモリセルに記憶
された記憶情報の上位ビットが”０”と”１”との何れ
であるかを判定する。この場合、ソース及びドレイン
（一対の不純物拡散層２２）と制御ゲート電極２５ｃ
（６３ｃ，１１２ｃ）に５Ｖ程度を印加し（ステップＳ
１）、ドレイン電流をセンスアンプで検出し、しきい値
電圧ＶT と比較トランジスタＴｒ１のしきい値電圧との
大小関係を判定する（ステップＳ２）。このとき、しき
い値電圧ＶT がトランジスタＴｒ１のしきい値電圧より
大きい場合には、上位ビットが”１”であると判定さ
れ、逆にトランジスタＴｒ１の電流が小さい場合には上
位ビットが”０”であると判定される。
【０３５０】ここで、しきい値電圧ＶT がトランジスタ
Ｔｒ１のしきい値電圧より大きい場合には、同様の読み
出し動作をトランジスタＴｒ２を用い、メモリセルに流
れる電流とトランジスタＴｒ２に流れる電流とを比較し
（ステップＳ３）、しきい値電圧ＶT がトランジスタＴ
ｒ１のしきい値電圧より小さい場合には、同様の読み出
し動作をトランジスタＴｒ３を用いて判定する（ステッ
プＳ４）。
【０３５１】ステップＳ３において、上述の読み出し動
作でしきい値電圧ＶT がトランジスタＴｒ２のしきい値
電圧より大きい場合には、メモリセルに記憶された記憶
情報は”１１”であると判定され（ステップＳ５）、メ
モリセルから読み出される。一方、ステップＳ３におい
て、しきい値電圧ＶT がトランジスタＴｒ２のしきい値
電圧より小さい場合には、メモリセルに記憶された記憶
情報は”１０”であると判定され（ステップＳ６）、メ
モリセルから読み出される。
【０３５２】また、ステップＳ４において、次にトラン
ジスタＴｒ３のしきい値電圧と比較し、メモリセルのし
きい値電圧が大きい場合には、メモリセルに記憶された
記憶情報は”０１”であると判定され（ステップＳ
７）、メモリセルから読み出される。一方、ステップＳ
４において、しきい値電圧ＶT がトランジスタＴｒ３の
しきい値電圧より小さい場合には、メモリセルに記憶さ
れた記憶情報は”００”であると判定され（ステップＳ
８）、メモリセルから読み出される。
【０３５３】
【発明の効果】本発明によれば、一対のソース／ドレイ
ンに対応した複数のチャネルを有し、しかも通常のバル
ク型のトランジスタと同一の半導体基板上に選択的に形
成され、超微細構造且つ高駆動能力を有する半導体装置
が実現される。
【図面の簡単な説明】
【図１】本発明の第１の実施形態のＭＯＳトランジスタ
に主要構成を示す概略斜視図である。
【図２】本発明の第１の実施形態のＭＯＳトランジスタ
の製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、本発明の第１の実施形態のＭ
ＯＳトランジスタの製造方法を工程順に示す概略断面図
である。
【図４】本発明の第１の実施形態の変形例１に係るＭＯ
Ｓトランジスタの製造方法の初めの数工程を示す概略断
面図である。
【図５】本発明の第１の実施形態の変形例２に係るＥＥ
ＰＲＯＭの主要構成を示す概略斜視図である。
【図６】本発明の第１の実施形態の変形例２に係るＥＥ
ＰＲＯＭの製造方法を工程順に示す概略断面図である。
【図７】本発明の第１の実施形態の変形例３に係るＤＲ
ＡＭの主要構成を示す概略斜視図である。
【図８】本発明の第１の実施形態の変形例３に係るＤＲ
ＡＭの製造方法を工程順に示す概略断面図である。
【図９】本発明の第１の実施形態の変形例３に係るＤＲ
ＡＭのたの例の主要構成を示す概略斜視図である。
【図１０】本発明の第２の実施形態のＭＯＳトランジス
タに主要構成を示す概略斜視図である。
【図１１】本発明の第２の実施形態のＭＯＳトランジス
タの製造方法の主要工程を順に示す概略断面図である。
【図１２】本発明の第２の実施形態の変形例１に係るＥ
ＥＰＲＯＭの主要構成を示す概略斜視図である。
【図１３】本発明の第２の実施形態の変形例１に係るＥ
ＥＰＲＯＭの製造方法を工程順に示す概略断面図であ
る。
【図１４】本発明の第２の実施形態の変形例２に係るＤ
ＲＡＭの主要構成を示す概略斜視図である。
【図１５】本発明の第２の実施形態の変形例２に係るＤ
ＲＡＭの製造方法を工程順に示す概略断面図である。
【図１６】本発明の第３の実施形態のＭＯＳトランジス
タに主要構成を示す概略斜視図である。
【図１７】本発明の第３の実施形態のＭＯＳトランジス
タの製造方法の主要工程を順に示す概略断面図である。
【図１８】本発明の第４の実施形態のＭＯＳトランジス
タに主要構成を示す概略斜視図である。
【図１９】本発明の第４の実施形態のＭＯＳトランジス
タの製造方法の主要工程を順に示す概略断面図である。
【図２０】本発明の第４の実施形態のＭＯＳトランジス
タの主構成要素である第１〜第３のトランジスタの回路
構成を示す等価回路図である。
【図２１】本発明の第４の実施形態のＭＯＳトランジス
タの静特性を示す特性図である。
【図２２】本発明の第４の実施形態のＭＯＳトランジス
タをインバータに適用して、分周器を構成した一例を示
す回路図である。
【図２３】図２２に示した各インバータの回路構成を示
す等価回路図である。
【図２４】本発明の第４の実施形態の変形例１に係るＭ
ＯＳトランジスタの製造方法の主要な数工程を示す概略
断面図である。
【図２５】本発明の第４の実施形態の変形例２に係るＥ
ＥＰＲＯＭの主要構成を示す概略斜視図である。
【図２６】本発明の第４の実施形態の変形例２に係るＥ
ＥＰＲＯＭの製造方法を工程順に示す概略断面図であ
る。
【図２７】本発明の第４の実施形態の変形例３に係るＤ
ＲＡＭの主要構成を示す概略斜視図である。
【図２８】本発明の第４の実施形態の変形例３に係るＤ
ＲＡＭの製造方法を工程順に示す概略断面図である。
【図２９】本発明の第５の実施形態のＭＯＳトランジス
タに主要構成を示す概略斜視図である。
【図３０】本発明の第５の実施形態のＭＯＳトランジス
タの製造方法の主要工程を順に示す概略断面図である。
【図３１】図３０に引き続き、本発明の第５の実施形態
のＭＯＳトランジスタの製造方法の主要工程を順に示す
概略断面図である。
【図３２】本発明の第５の実施形態の変形例に係るＭＯ
Ｓトランジスタの製造方法の主要な数工程を示す概略断
面図である。
【図３３】本発明の第６の実施形態のＭＯＳトランジス
タに主要構成を示す概略斜視図である。
【図３４】本発明の第６の実施形態のＭＯＳトランジス
タの製造方法を工程順に示す概略断面図である。
【図３５】図３４に引き続き、本発明の第６の実施形態
のＭＯＳトランジスタの製造方法を工程順に示す概略断
面図である。
【図３６】図３５に引き続き、本発明の第６の実施形態
のＭＯＳトランジスタの製造方法を工程順に示す概略断
面図である。
【図３７】図３６に引き続き、本発明の第６の実施形態
のＭＯＳトランジスタの製造方法を工程順に示す概略断
面図である。
【図３８】本発明の第６の実施形態のＭＯＳトランジス
タの製造方法の主要工程を順に示す概略平面図である。
【図３９】本発明の第６の実施形態の変形例に係るＥＥ
ＰＲＯＭの主要構成を示す概略断面図である。
【図４０】本発明の第７の実施形態のＭＯＳトランジス
タに主要構成を示す概略斜視図である。
【図４１】本発明の第７の実施形態のＭＯＳトランジス
タの製造方法を工程順に示す概略断面図である。
【図４２】図４１に引き続き、本発明の第７の実施形態
のＭＯＳトランジスタの製造方法を工程順に示す概略断
面図である。
【図４３】図４２に引き続き、本発明の第７の実施形態
のＭＯＳトランジスタの製造方法を示す概略断面図であ
る。
【図４４】ＥＥＰＲＯＭの読み出しや書き込みを行う際
に用いる記憶再生装置及び記憶媒を示す模式図である。
【図４５】多値のＥＥＰＲＯＭを用いて記憶情報を判定
し読み出す際の各ステップを示すフローチャートであ
る。
【符号の説明】
１ シリコン半導体基板 ２ パッド熱酸化膜 ３ シリコン窒化膜 ４ レジストマスク ５，３３ サイドウォール ６ 狭隙 １１，８１，１１１，２０１ 柱状突起 １２ ゲート酸化膜 ２１，２５，５１，５２，６１，６２，６３，８２，８
３，１１２，２０２，２０３ ゲート電極 ２２，５３ 不純物拡散層 ２３，８７ 素子分離用絶縁膜 ２４ ＰＳＧ膜 ２５ａ，１１２ａ 浮遊ゲート電極 ２５ｂ，２６，１１２ｂ 容量絶縁膜 ２５ｃ，１１２ｃ 制御ゲート電極 ２７ キャパシタ電極 ３１ パターン ３２ シリコン窒化膜 ４１ 埋め込み酸化膜 ６４ インバータ ７１，９１，１１５，１１８，１２２ 多結晶シリコン
膜 ７２，７４，９２，９４，１１４、１２０ 溝部 ７３，９３ 層間絶縁膜 ７５，９５，１１６，１１９ シリコン酸化膜 ７６，９６，１２１ サイドウォール ８４，２０４ ソース ８５，２０５ ドレイン ８６ 配線膜 １０１，１０２ キャップ絶縁膜 １１７，２０６ フォトマスク ３０１ 記憶媒体 ３０２ 記憶再生装置
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/788 29/792

Claims (65)

    【特許請求の範囲】
  1. 【請求項１】 表面に柱状突起が一体形成されてなる形
    状に加工された半導体基板と、 前記柱状突起の表面の略中央部位を覆うように第１の絶
    縁膜を介してパターン形成されてなる導電膜と、 前記導電膜の両側の前記柱状突起内に不純物が導入され
    てなりる一対の拡散領域と、 前記柱状突起を側面から埋め込むように前記半導体基板
    上に形成された第２の絶縁膜とを有しており、 前記導電膜は、前記第２の導電膜上に延びて形成された
    延長部を備えることを特徴とする半導体装置。
  2. 【請求項２】 前記柱状突起内の所定部位に前記導電膜
    と交差して前記柱状突起を上下に２分する埋め込み絶縁
    層を有し、 前記柱状突起の前記埋め込み絶縁層から上部が前記半導
    体基板から電気的に分離されていることを特徴とする請
    求項１に記載の半導体装置。
  3. 【請求項３】 前記柱状突起の厚みが０．１５μｍ以下
    であることを特徴とする請求項１又は２に記載の半導体
    装置。
  4. 【請求項４】 前記柱状突起の前記埋め込み絶縁層から
    上部までの高さが０．１μｍ以下であることを特徴とす
    る請求項２又は３に記載の半導体装置。
  5. 【請求項５】 前記導電膜は、前記柱状突起の表面の略
    中央部位を覆うように前記第１の絶縁膜を介してパター
    ン形成された島状の第１の電極と、前記第１の電極を覆
    う容量絶縁膜と、前記容量絶縁膜を介して前記第１の電
    極と対向して延在する第２の電極とを備え、 前記導電膜、前記一対の拡散領域からメモリセルが構成
    されていることを特徴とする請求項１〜４のいずれか１
    項に記載の半導体装置。
  6. 【請求項６】 前記メモリセルが、３つ以上の異なるし
    きい値から選択された１つのしきい値に対応してデータ
    を記憶する多値メモリセルであることを特徴とする請求
    項５に記載の半導体装置。
  7. 【請求項７】 キャパシタを備え、 前記キャパシタは、下部電極と、前記下部電極上に形成
    された誘電体膜と、前記誘電体膜上に形成された上部電
    極とを備え、 前記下部電極は、前記一対の拡散領域のどちらか一方と
    接続されていることを特徴とする請求項１〜４のいずれ
    か１項に記載の半導体装置。
  8. 【請求項８】 表面に柱状突起が一体形成されてなる形
    状に加工された半導体基板と、 前記柱状突起の各側面の略中央部位を覆うように第１の
    絶縁膜を介して形成され、互いに電気的に分離されて対
    向する第１の導電膜及び第２の導電膜と、 前記柱状突起の上面の略中央部位を覆うように第２の絶
    縁膜を介して形成され、前記第１及び第２の導電膜と電
    気的に分離されてなる第３の導電膜と、 前記第１、第２及び第３の導電膜の両側の前記柱状突起
    内に不純物が導入されてなる一対の拡散領域と、 前記柱状突起の側面を埋め込むように前記半導体基板上
    に形成された第３の絶縁膜とを有することを特徴とする
    半導体装置。
  9. 【請求項９】 前記柱状突起の厚みが０．１５μｍ以下
    であることを特徴とする請求項８に記載の半導体装置。
  10. 【請求項１０】 前記第３の導電膜と前記第１及び第２
    の導電膜との間に、サイドウォール絶縁膜を有すること
    を特徴とする請求項８又は９に記載の半導体装置。
  11. 【請求項１１】 前記第３の導電膜は、前記柱状突起の
    上面の略中央部位を覆うように前記第２の絶縁膜を介し
    て形成された島状の第１の電極と、前記第１の電極を覆
    う容量絶縁膜と、前記容量絶縁膜を介して前記第１の電
    極と対向して延在する第２の電極とを備え、 前記第３の導電膜、前記一対の拡散領域からメモリセル
    が構成されていることを特徴とする請求項８〜１０のい
    ずれか１項に記載の半導体装置。
  12. 【請求項１２】 前記メモリセルが、３つ以上の異なる
    しきい値から選択された１つのしきい値に対応してデー
    タを記憶する多値メモリセルであることを特徴とする請
    求項１１に記載の半導体装置。
  13. 【請求項１３】 キャパシタを備え、 前記キャパシタは、下部電極と、前記下部電極上に形成
    された誘電体膜と、前記誘電体膜上に形成された上部電
    極とを備え、 前記下部電極は、前記一対の拡散領域のどちらか一方と
    接続されていることを特徴とする請求項８〜１０のいず
    れか１項に記載の半導体装置。
  14. 【請求項１４】 表面に柱状突起が一体形成された形状
    に加工されてなる半導体基板と、 前記柱状突起の各側面の略中央部位を覆うように第１の
    絶縁膜を介して形成され、前記第１の絶縁膜及び前記柱
    状突起を介して互いに電気的に分離されて対向する第１
    の導電膜及び第２の導電膜と、 前記柱状突起の上部の表面領域及び前記第１の絶縁膜を
    介した前記第１及び第２の導電膜の下部の前記半導体基
    板の表面領域にそれぞれ不純物が導入されてなる各拡散
    領域と、 前記柱状突起の側面を埋め込むように前記半導体基板上
    に形成された第２の絶縁膜とを有することを特徴とする
    半導体装置。
  15. 【請求項１５】 前記柱状突起の上部の表面領域に形成
    された前記拡散領域と電気的に接続されてなる第３の導
    電膜を更に有することを特徴とする請求項１４に記載の
    半導体装置。
  16. 【請求項１６】 前記第３の導電膜と前記第１及び第２
    の導電膜との間に、サイドウォール絶縁膜を有すること
    を特徴とする請求項１５に記載の半導体装置。
  17. 【請求項１７】 前記柱状突起の上面にパターン形成さ
    れた第３の絶縁膜を更に有することを特徴とする請求項
    １４に記載の半導体装置。
  18. 【請求項１８】 前記第１及び第２の導電膜の幅と前記
    柱状突起の幅が略同一とされていることを特徴とする請
    求項１４〜１７のいずれか１項に記載の半導体装置。
  19. 【請求項１９】 前記柱状突起の厚みが０．１５μｍ以
    下であることを特徴とする請求項１４〜１８のいずれか
    １項に記載の半導体装置。
  20. 【請求項２０】 ゲート電極及びソース／ドレインを備
    えてなる半導体装置において、 半導体基板の表面が素子活性領域として機能する柱状突
    起を有する形状に加工され、 前記柱状突起の表面の略中央部位を覆うようにゲート絶
    縁膜を介して前記ゲート電極が形成されているととも
    に、 前記ゲート電極の両側の前記柱状突起内に不純物が導入
    されて前記ソース／ドレインが形成されており、 前記柱状突起の側面を埋め込むように前記半導体基板上
    に素子分離用絶縁膜が形成されており、 前記ゲート電極は、前記素子分離用絶縁膜上に延びて形
    成された延長部を有し、 前記延長部は、前記柱状突起の上部領域に形成された前
    記ゲート絶縁膜上に延びて形成され、前記柱状突起と交
    差するように配置されており、 前記ゲート電極は、前記素子分離用絶縁膜の側面と前記
    柱状突起の少なくとも一部の側面に形成された前記ゲー
    ト絶縁膜との間に形成されていることを特徴とする半導
    体装置。
  21. 【請求項２１】 前記柱状突起内の所定部位に前記ゲー
    ト電極と交差して前記柱状突起を上下に２分する埋め込
    み絶縁層を有し、 前記柱状突起の前記埋め込み絶縁層から上部が前記半導
    体基板から電気的に分離されていることを特徴とする請
    求項２０に記載の半導体装置。
  22. 【請求項２２】 前記ゲート電極は、前記柱状突起の上
    面の略中央部位を覆うように前記ゲート絶縁膜を介して
    形成された島状の浮遊ゲート電極と、前記浮遊ゲート電
    極を覆う容量絶縁膜と、前記容量絶縁膜を介して前記浮
    遊ゲート電極と対向して延在する制御ゲート電極とを備
    え、 前記ゲート電極、前記ソース／ドレインからメモリセル
    が構成されていることを特徴とする請求項２０又は２１
    に記載の半導体装置。
  23. 【請求項２３】 前記メモリセルが、３つ以上の異なる
    しきい値から選択された１つのしきい値に対応してデー
    タを記憶する多値メモリセルであることを特徴とする請
    求項２２に記載の半導体装置。
  24. 【請求項２４】 キャパシタを備え、 前記キャパシタは、下部電極と、前記下部電極上に形成
    された誘電体膜と、前記誘電体膜上に形成された上部電
    極とを備え、 前記下部電極は、前記ソース／ドレインのどちらか一方
    と接続されていることを特徴とする請求項２１又は２２
    に記載の半導体装置。
  25. 【請求項２５】 半導体基板に、第１、第２及び第３の
    ゲート電極とこれら第１、第２及び第３のゲート電極に
    共通のソース及びドレインとを有する第１、第２及び第
    ３のトランジスタを備えてなる半導体装置であって、 前記半導体基板は、表面に素子活性領域として機能する
    柱状突起を有する形状に加工されており、 前記第１及び第２のゲート電極は、前記柱状突起の表面
    の略中央部位を覆うように第１のゲート絶縁膜を介して
    互いに電気的に分離されて対向するように形成されてお
    り、 前記第３のゲート電極は、前記柱状突起の上面の略中央
    部位を覆うように第２のゲート絶縁膜を介して形成さ
    れ、前記第１及び第２のゲート電極と電気的に分離され
    るように形成されており、 前記ソース及びドレインは、前記第１、第２及び第３の
    ゲート電極の両側の前記柱状突起内に不純物が導入され
    て形成されており、 前記柱状突起の側面を埋め込むように前記半導体基板上
    に素子分離用絶縁膜が形成されていることを特徴とする
    半導体装置。
  26. 【請求項２６】 前記第１のゲート絶縁膜と前記第２の
    ゲート絶縁膜とが同一の熱酸化膜であることを特徴とす
    る請求項２５に記載の半導体装置。
  27. 【請求項２７】 前記第３のゲート電極と前記第１及び
    第２のゲート電極との間に、サイドウォール絶縁膜を有
    することを特徴とする請求項２５又は２６に記載の半導
    体装置。
  28. 【請求項２８】 前記第３のゲート電極は、前記柱状突
    起の上面の略中央部位を覆うように前記第２のゲート絶
    縁膜を介して形成された島状の浮遊ゲート電極と、前記
    浮遊ゲート電極を覆う容量絶縁膜と、前記容量絶縁膜を
    介して前記浮遊ゲート電極と対向して延在する制御ゲー
    ト電極とを備え、 前記第３のゲート電極、前記ソース及びドレインからメ
    モリセルが構成されていることを特徴とする請求項２５
    〜２７のいずれか１項に記載の半導体装置。
  29. 【請求項２９】 前記メモリセルが、３つ以上の異なる
    しきい値から選択された１つのしきい値に対応してデー
    タを記憶する多値メモリセルであることを特徴とする請
    求項２８に記載の半導体装置。
  30. 【請求項３０】 キャパシタを備え、 前記キャパシタは、下部電極と、前記下部電極上に形成
    された誘電体膜と、前記誘電体膜上に形成された上部電
    極とを備え、 前記下部電極は、前記ソース及びドレインのどちらか一
    方と接続されていることを特徴とする請求項２５〜２７
    のいずれか１項に記載の半導体装置。
  31. 【請求項３１】 半導体基板に、第１及び第２のゲート
    電極とこれら第１及び第２のゲート電極に共通のソース
    及びドレインとを有する第１及び第２のトランジスタを
    備えてなる半導体装置であって、 前記半導体基板は、表面に素子活性領域として機能する
    柱状突起を有する形状に加工されており、 前記第１及び第２のゲート電極は、前記柱状突起の表面
    の略中央部位を覆うようにゲート絶縁膜を介して互いに
    電気的に分離されて対向するように形成されており、 前記ソースは、前記柱状突起の下部の前記半導体基板の
    表面領域に不純物が導入されて形成されており、 前記ドレインは、前記柱状突起の上部の表面領域に不純
    物が導入されて形成されて形成されており、 前記柱状突起の側面を埋め込むように前記半導体基板上
    に素子分離用絶縁膜が形成されていることを特徴とする
    半導体装置。
  32. 【請求項３２】 前記柱状突起の上部の表面領域に形成
    された前記ドレインと電気的に接続されてなる配線膜を
    更に有することを特徴とする請求項３１に記載の半導体
    装置。
  33. 【請求項３３】 前記配線膜と前記第１及び第２の導電
    膜との間に、サイドウォール絶縁膜を有することを特徴
    とする請求項３２に記載の半導体装置。
  34. 【請求項３４】 半導体基板上にエッチング速度の低い
    第１の絶縁膜を形成する第１の工程と、 前記第１の絶縁膜及び前記半導体基板を加工して、前記
    半導体基板の表面に所定幅の柱状突起を形成する第２の
    工程と、 前記柱状突起及び前記第１の絶縁膜の側面のみに前記第
    ２の絶縁膜を形成する第３の工程と、 前記柱状突起及び前記第１の絶縁膜を埋め込む膜厚に第
    ３の絶縁膜を形成し、前記第１の絶縁膜をストッパーと
    して前記第３の絶縁膜を研磨する第４の工程と、 前記第１の絶縁膜とともに前記第２及び第３の絶縁膜の
    一部を除去する第５の工程と、 前記第２の絶縁膜の一部を選択的に除去して狭隙を形成
    し、前記柱状突起の両側面の一部及び前記柱状突起の近
    傍における前記半導体基板の表面の一部を露出させる第
    ６の工程と、 前記狭隙の内壁を覆う第４の絶縁膜を形成する第７の工
    程と、 前記狭隙内を前記第４の絶縁膜を介して埋め込むように
    前記第３の絶縁膜上に導電膜を形成し、前記導電膜を所
    定形状に加工する第８の工程と、 前記柱状突起内に不純物を導入し、前記導電膜の両側に
    一対の拡散領域を形成する第９の工程とを有することを
    特徴とする半導体装置の製造方法。
  35. 【請求項３５】 前記第６の工程の後に、全面に酸素イ
    オン注入を施し、熱処理することで前記柱状突起内の所
    定部位に前記柱状突起を上下に２分する酸化層を形成す
    る第１０の工程を更に有し、 前記柱状突起の前記埋め込み絶縁層から上部を前記半導
    体基板から電気的に分離することを特徴とする請求項３
    ４に記載の半導体装置の製造方法。
  36. 【請求項３６】 前記第８の工程において、 前記導電膜を、前記狭隙内を前記第４の絶縁膜を介して
    埋め込み前記第３の絶縁膜上で島状となるように加工
    し、 前記導電膜の表面を覆うように第５の絶縁膜を形成し、 前記第５の絶縁膜を介して前記導電膜を覆うように更な
    る導電膜を形成した後、当該更なる導電膜及び前記第５
    の絶縁膜を所定形状に加工して、 前記導電膜からなる浮遊ゲート電極と、当該浮遊ゲート
    電極と前記第５の絶縁膜からなる容量絶縁膜を介して対
    向する前記更なる導電膜からなる制御ゲート電極を形成
    することを特徴とする請求項３４又は３５に記載の半導
    体装置の製造方法。
  37. 【請求項３７】 前記第９の工程の後に、前記一対の拡
    散領域の一方の上に容量絶縁膜を介して対向してなるキ
    ャパシタ電極を形成する第１１の工程を更に有すること
    を特徴とする請求項３４又は３５に記載の半導体装置の
    製造方法。
  38. 【請求項３８】 前記第２の工程において、前記柱状突
    起の厚みを０．１５μｍ以下とすることを特徴とする請
    求項３４〜３７のいずれか１項に記載の半導体装置の製
    造方法。
  39. 【請求項３９】 前記第１０の工程において、前記柱状
    突起の前記埋め込み絶縁層から上部までの高さが０．１
    μｍ以下となるように酸素イオン注入を行うことを特徴
    とする請求項３５〜３８のいずれか１項に記載の半導体
    装置の製造方法。
  40. 【請求項４０】 半導体基板上にエッチング速度の低い
    第１の絶縁膜を形成する第１の工程と、 前記第１の絶縁膜及び前記半導体基板を加工して、前記
    半導体基板の表面に所定幅の柱状突起を形成する第２の
    工程と、 前記柱状突起及び前記第１の絶縁膜の側面のみに前記第
    ２の絶縁膜を形成する第３の工程と、 前記柱状突起及び前記第１の絶縁膜を埋め込む膜厚に第
    ３の絶縁膜を形成し、前記第１の絶縁膜をストッパーと
    して前記第３の絶縁膜を研磨する第４の工程と、 前記第１の絶縁膜とともに前記第２及び第３の絶縁膜の
    一部を除去する第５の工程と、 前記第２の絶縁膜の一部を選択的に除去して狭隙を形成
    し、前記柱状突起の両側面の一部及び前記柱状突起の近
    傍における前記半導体基板の表面の一部を露出させる第
    ６の工程と、 前記狭隙の内壁を覆う第４の絶縁膜を形成する第７の工
    程と、 前記狭隙内を前記第４の絶縁膜を介して埋め込むように
    前記第３の絶縁膜上に第１の導電膜を形成し、所定形状
    に加工する第８の工程と、 前記第１の導電膜をマスクとして、前記柱状突起内に不
    純物を導入して一対の拡散領域を形成する第９の工程
    と、 前記第１の導電膜を加工して、前記第４の絶縁膜を介し
    た前記柱状突起上で前記第１の導電膜を分断する第１０
    の工程と、 前記柱状突起の上面と前記第４の絶縁膜を介して対向す
    るとともに、前記第１の導電膜と絶縁してなる第２の導
    電膜をパターン形成する第１１の工程とを有することを
    特徴とする半導体装置の製造方法。
  41. 【請求項４１】 前記第８の工程において、前記第１の
    導電膜上に第５の絶縁膜を形成し、前記第５の絶縁膜と
    ともに前記第１の導電膜を所定形状に加工し、 前記第１０の工程において、前記第１の導電膜とともに
    前記第５の絶縁膜を加工して溝部を形成することによ
    り、前記第１の導電膜を分断し、 前記第１１の工程において、前記溝部内で露出した少な
    くとも前記第１の導電膜の側壁に第６の絶縁膜を形成
    し、前記第６の絶縁膜を介して前記第２の導電膜を形成
    することを特徴とする請求項４０に記載の半導体装置の
    製造方法。
  42. 【請求項４２】 前記第１１の工程の後に、前記一対の
    拡散領域の一方の上に容量絶縁膜を介して対向してなる
    キャパシタ電極を形成する第１２の工程を更に有するこ
    とを特徴とする請求項４０又は４１に記載の半導体装置
    の製造方法。
  43. 【請求項４３】 半導体基板上に第１の絶縁膜をパター
    ン形成した後、前記第１の絶縁膜を覆うように第２の絶
    縁膜を形成する第１の工程と、 前記第２の絶縁膜の全面を異方性エッチングして、前記
    第１の絶縁膜の側面のみに前記第２の絶縁膜を残す第２
    の工程と、 前記第１の絶縁膜のみを選択的に除去する第３の工程
    と、 前記第２の絶縁膜をマスクとして前記半導体基板を加工
    して、前記半導体基板の表面に所定幅の柱状突起を形成
    する第４の工程と、 前記柱状突起の側面のみに前記第３の絶縁膜を形成する
    第５の工程と、 前記柱状突起及び前記第２の絶縁膜を埋め込む膜厚に第
    ４の絶縁膜を形成し、前記第２の絶縁膜をストッパーと
    して前記第４の絶縁膜を研磨する第６の工程と、 前記第２の絶縁膜とともに前記第３及び第４の絶縁膜の
    一部を除去する第７の工程と、 前記第３の絶縁膜の一部を選択的に除去して狭隙を形成
    し、前記柱状突起の両側面の近傍の一部及び前記柱状突
    起の近傍における前記半導体基板の表面の一部を露出さ
    せる第８の工程と、 前記狭隙の内壁を覆う第５の絶縁膜を形成する第９の工
    程と、 前記狭隙内を前記第５の絶縁膜を介して埋め込むように
    前記第４の絶縁膜上に導電膜を形成し、所定形状に加工
    する第１０の工程と、 前記導電膜をマスクとして、前記柱状突起内に不純物を
    導入して一対の拡散領域を形成する第１１の工程とを有
    することを特徴とする半導体装置の製造方法。
  44. 【請求項４４】 前記第８の工程の後に、全面に酸素イ
    オン注入を施し、熱処理することで前記柱状突起内の所
    定部位に前記柱状突起を上下に２分する酸化層を形成す
    る第１２の工程を更に有し、 前記柱状突起の前記埋め込み絶縁層から上部を前記半導
    体基板から電気的に分離することを特徴とする請求項４
    ３に記載の半導体装置の製造方法。
  45. 【請求項４５】 前記第１０の工程において、 前記導電膜を、前記狭隙内を前記第５の絶縁膜を介して
    埋め込み前記第４の絶縁膜上で島状となるように加工
    し、 前記導電膜の表面を覆うように第６の絶縁膜を形成し、 前記第６の絶縁膜を介して前記導電膜を覆うように更な
    る導電膜を形成した後、当該更なる導電膜及び前記第６
    の絶縁膜を所定形状に加工して、 前記導電膜からなる浮遊ゲート電極と、当該浮遊ゲート
    電極と前記第６の絶縁膜からなる容量絶縁膜を介して対
    向する前記更なる導電膜からなる制御ゲート電極を形成
    することを特徴とする請求項４３又は４４に記載の半導
    体装置の製造方法。
  46. 【請求項４６】 前記第１１の工程の後に、前記一対の
    拡散領域の一方の上に容量絶縁膜を介して対向してなる
    キャパシタ電極を形成する第１３の工程を更に有するこ
    とを特徴とする請求項４３又は４４に記載の半導体装置
    の製造方法。
  47. 【請求項４７】 半導体基板上にエッチング速度の低い
    第１の絶縁膜を形成する第１の工程と、 前記第１の絶縁膜及び前記半導体基板を加工して、前記
    半導体基板の表面に所定幅の柱状突起を形成する第２の
    工程と、 前記柱状突起及び前記第１の絶縁膜の側面のみに前記第
    ２の絶縁膜を形成する第３の工程と、 前記柱状突起及び前記第１の絶縁膜を埋め込む膜厚に第
    ３の絶縁膜を形成し、前記第１の絶縁膜をストッパーと
    して前記第３の絶縁膜を研磨する第４の工程と、 前記第１の絶縁膜とともに前記第２及び第３の絶縁膜の
    一部を除去する第５の工程と、 前記第２の絶縁膜の一部を選択的に除去して狭隙を形成
    し、前記柱状突起の両側面の一部及び前記柱状突起の近
    傍における前記半導体基板の表面の一部を露出させる第
    ６の工程と、 前記狭隙の内壁を覆う第４の絶縁膜を形成する第７の工
    程と、 全面に不純物を導入して、前記柱状突起の上部の表面領
    域及び前記半導体基板の表面領域にそれぞれ拡散層を形
    成する第８の工程と、 前記狭隙内を前記第４の絶縁膜を介して埋め込むように
    前記第３の絶縁膜上に第１の導電膜を形成する第９の工
    程と、 前記第１の導電膜を加工して、前記第１の導電膜を分断
    する第１０の工程とを有することを特徴とする半導体装
    置の製造方法。
  48. 【請求項４８】 前記第６の工程の後、前記第７の工程
    の前に、前記第３の絶縁膜の上部を除去する第１１の工
    程を更に有し、 前記第１０の工程において、前記柱状突起の上面をスト
    ッパーとして前記第１の導電膜を研磨し、前記第１の導
    電膜を分断することを特徴とする請求項４７に記載の半
    導体装置の製造方法。
  49. 【請求項４９】 前記第１０の工程の後、前記第１の導
    電膜を覆う第５の絶縁膜を形成する第１２の工程と、 前記第５の絶縁膜及び前記第４の絶縁膜を加工して、前
    記柱状突起の上面の一部を露出させる第１３の工程と、 露出した前記柱状突起の上面を含む前記第５の絶縁膜上
    に第２の導電膜をパターン形成し、前記第２の導電膜と
    前記柱状突起の上部の表面領域に形成された前記拡散層
    とを電気的に接続する第１４の工程とを更に有すること
    を特徴とする請求項４７又は４８に記載の半導体装置の
    製造方法。
  50. 【請求項５０】 前記第９の工程において、前記第１の
    導電膜上に第６の絶縁膜を形成し、 前記第１０の工程において、前記第１の導電膜とともに
    前記第６の絶縁膜を加工して溝部を形成することによ
    り、前記第１の導電膜を分断し、 前記第１０の工程の後、前記溝部内で露出した少なくと
    も前記第１の導電膜の側壁に第７の絶縁膜を形成する第
    １５の工程と、 露出した前記柱状突起の上面を含む前記第６及び第７の
    絶縁膜上に第２の導電膜をパターン形成し、前記第２の
    導電膜と前記柱状突起の上部の表面領域に形成された前
    記拡散層とを電気的に接続する第１６の工程とを更に有
    することを特徴とする請求項４７又は４８に記載の半導
    体装置の製造方法。
  51. 【請求項５１】 ゲート電極及びソース／ドレインを備
    えた半導体装置の製造方法において、 半導体基板上にエッチング速度の低いキャップ絶縁膜を
    形成する第１の工程と、 前記第１の絶縁膜及び前記半導体基板を加工して、前記
    半導体基板の表面に所定幅の柱状突起を形成する第２の
    工程と、 前記柱状突起及び前記キャップ絶縁膜の側面のみにサイ
    ドウォール絶縁膜を形成する第３の工程と、 前記柱状突起及び前記キャップ絶縁膜を埋め込む膜厚に
    素子分離用絶縁膜を形成し、前記キャップ絶縁膜をスト
    ッパーとして前記素子分離用絶縁膜を研磨する第４の工
    程と、 前記キャップ絶縁膜とともにサイドウォール絶縁膜及び
    前記素子分離用絶縁膜の一部を除去する第５の工程と、 前記サイドウォール絶縁膜の一部を選択的に除去して狭
    隙を形成し、前記柱状突起の両側面の一部及び前記柱状
    突起の近傍における前記半導体基板の表面の一部を露出
    させる第６の工程と、 前記狭隙の内壁を覆うゲート絶縁膜を形成する第７の工
    程と、 前記狭隙内を前記ゲート絶縁膜を介して埋め込むように
    前記素子分離用絶縁膜上に導電膜を形成する第８の工程
    と、 前記導電膜をゲート電極形状にパターニングする第９の
    工程と、 前記導電膜をマスクとして、前記柱状突起内に不純物を
    導入してソース／ドレインを形成する第１０の工程とを
    有することを特徴とする半導体装置の製造方法。
  52. 【請求項５２】 前記第６の工程の後に、全面に酸素イ
    オン注入を施し、熱処理することで前記柱状突起内の所
    定部位に前記柱状突起を上下に２分する酸化層を形成す
    る第１１の工程を更に有し、 前記柱状突起の前記埋め込み絶縁層から上部を前記半導
    体基板から電気的に分離することを特徴とする請求項５
    １に記載の半導体装置の製造方法。
  53. 【請求項５３】 前記第８の工程において、 前記導電膜を、前記狭隙内を前記ゲート絶縁膜を介して
    埋め込み前記素子分離用絶縁膜上で島状となるように加
    工し、 前記導電膜の表面を覆うように容量絶縁膜を形成し、 前記容量絶縁膜を介して前記導電膜を覆うように更なる
    導電膜を形成した後、当該更なる導電膜及び前記容量絶
    縁膜を所定形状に加工して、 前記導電膜からなる浮遊ゲート電極と、当該浮遊ゲート
    電極と前記容量絶縁膜を介して対向する前記更なる導電
    膜からなる制御ゲート電極を形成することを特徴とする
    請求項５１又は５２に記載の半導体装置の製造方法。
  54. 【請求項５４】 前記第９の工程の後に、前記ソース／
    ドレインの一方の上に容量絶縁膜を介して対向してなる
    キャパシタ電極を形成する第１２の工程を更に有するこ
    とを特徴とする請求項５１又は５２に記載の半導体装置
    の製造方法。
  55. 【請求項５５】 半導体基板に、第１、第２及び第３の
    ゲート電極とこれら第１、第２及び第３のゲート電極に
    共通のソース及びドレインとを有する第１、第２及び第
    ３のトランジスタを備えた半導体装置の製造方法であっ
    て、 前記半導体基板上にエッチング速度の低いキャップ絶縁
    膜を形成する第１の工程と、 前記第１の絶縁膜及び前記半導体基板を加工して、前記
    半導体基板の表面に所定幅の柱状突起を形成する第２の
    工程と、 前記柱状突起及び前記キャップ絶縁膜の側面のみにサイ
    ドウォール絶縁膜を形成する第３の工程と、 前記柱状突起及び前記キャップ絶縁膜を埋め込む膜厚に
    素子分離用絶縁膜を形成し、前記キャップ絶縁膜をスト
    ッパーとして前記素子分離用絶縁膜を研磨する第４の工
    程と、 前記キャップ絶縁膜とともにサイドウォール絶縁膜及び
    前記素子分離用絶縁膜の一部を除去する第５の工程と、 前記サイドウォール絶縁膜の一部を選択的に除去して狭
    隙を形成し、前記柱状突起の両側面の一部及び前記柱状
    突起の近傍における前記半導体基板の表面の一部を露出
    させる第６の工程と、 前記狭隙の内壁を覆うゲート絶縁膜を形成する第７の工
    程と、 前記狭隙内を前記ゲート絶縁膜を介して埋め込むように
    前記素子分離用絶縁膜上に第１の導電膜を形成し、所定
    形状に加工する第８の工程と、 前記第１の導電膜をマスクとして、前記柱状突起内に不
    純物を導入して前記ソース及び前記ドレインを形成する
    第９の工程と、 前記第１の導電膜を加工して、前記柱状突起上で前記第
    １の導電膜を分断して、前記第１及び第２のゲート電極
    を形成する第１０の工程と、 前記第１及び第２のゲート電極上に層間絶縁膜を形成
    し、前記層間絶縁膜を加工して前記柱状突起の上面に形
    成された前記ゲート絶縁膜の一部のみを露出させる第１
    １の工程と、 露出した前記ゲート絶縁膜上を含む前記層間絶縁膜上に
    第２の導電膜を形成し、当該第２の導電膜を加工して前
    記第３のゲート電極をパターン形成する第１２の工程と
    を有することを特徴とする半導体装置の製造方法。
  56. 【請求項５６】 前記第１２の工程において、 前記第２の導電膜を、前記ゲート絶縁膜上で島状となる
    ように加工し、 前記第２の導電膜の表面を覆うように容量絶縁膜を形成
    し、 前記容量絶縁膜を介して前記第２の導電膜を覆うように
    第３の導電膜を形成した後、当該第３の導電膜及び前記
    容量絶縁膜を所定形状に加工して、 前記第２の導電膜からなる浮遊ゲート電極と、当該浮遊
    ゲート電極と前記容量絶縁膜を介して対向する前記第３
    の導電膜からなる制御ゲート電極を形成することを特徴
    とする請求項５５に記載の半導体装置の製造方法。
  57. 【請求項５７】 前記第１２の工程の後に、前記ソース
    ／ドレインの一方の上に容量絶縁膜を介して対向してな
    るキャパシタ電極を形成する第１３の工程を更に有する
    ことを特徴とする請求項５５に記載の半導体装置の製造
    方法。
  58. 【請求項５８】 半導体基板に、第１及び第２のゲート
    電極とこれら第１及び第２のゲート電極に共通のソース
    及びドレインとを有する第１及び第２のトランジスタを
    備えた半導体装置の製造方法であって、 前記半導体基板上にエッチング速度の低いキャップ絶縁
    膜を形成する第１の工程と、 前記第１の絶縁膜及び前記半導体基板を加工して、前記
    半導体基板の表面に所定幅の柱状突起を形成する第２の
    工程と、 前記柱状突起及び前記キャップ絶縁膜の側面のみにサイ
    ドウォール絶縁膜を形成する第３の工程と、 前記柱状突起及び前記キャップ絶縁膜を埋め込む膜厚に
    素子分離用絶縁膜を形成し、前記キャップ絶縁膜をスト
    ッパーとして前記素子分離用絶縁膜を研磨する第４の工
    程と、 前記キャップ絶縁膜とともにサイドウォール絶縁膜及び
    前記素子分離用絶縁膜の一部を除去する第５の工程と、 前記サイドウォール絶縁膜の一部を選択的に除去して狭
    隙を形成し、前記柱状突起の両側面の一部及び前記柱状
    突起の近傍における前記半導体基板の表面の一部を露出
    させる第６の工程と、 前記狭隙の内壁を覆うゲート絶縁膜を形成する第７の工
    程と、 全面に不純物を導入して、前記柱状突起の上部の表面領
    域に前記ドレインを、前記半導体基板の表面領域に前記
    ソースをそれぞれ形成する第８の工程と、 前記狭隙内を前記ゲート絶縁膜を介して埋め込むように
    前記素子分離用絶縁膜上に導電膜を形成する第９の工程
    と、 前記導電膜を加工して、前記柱状突起上で前記導電膜を
    分断し、前記第１及び第２のゲート電極を形成する第１
    ０の工程とを有することを特徴とする半導体装置の製造
    方法。
  59. 【請求項５９】 前記第６の工程の後、前記第７の工程
    の前に、前記素子分離用絶縁膜の上部を除去する第１１
    の工程を更に有し、 前記第１０の工程において、前記柱状突起の上面をスト
    ッパーとして前記導電膜を研磨し、前記導電膜を分断す
    ることを特徴とする請求項５８に記載の半導体装置の製
    造方法。
  60. 【請求項６０】 前記第１０の工程の後、露出した前記
    柱状突起の上面及び前記導電膜を覆う層間絶縁膜を形成
    する第１２の工程と、 前記層間絶縁膜を加工して、前記柱状突起の上面の一部
    を再び露出させる第１３の工程と、 露出した前記柱状突起の上面を含む前記層間絶縁膜上に
    配線膜をパターン形成し、前記配線膜と前記ドレインと
    を電気的に接続する第１４の工程とを更に有することを
    特徴とする請求項５８又は５９に記載の半導体装置の製
    造方法。
  61. 【請求項６１】 半導体基板上に素子分離用絶縁膜とな
    る第１の絶縁膜を形成する第１の工程と、 前記第１の絶縁膜を加工して、前記半導体基板の表面の
    一部を露出させる溝部を形成する第２の工程と、 前記溝部を埋め込むように、前記第１の絶縁膜上を覆う
    多結晶シリコン膜を形成する第３の工程と、 前記多結晶シリコン膜上に第２の絶縁膜を形成する第４
    の工程と、 前記多結晶シリコン膜及び前記第２の絶縁膜を加工し、
    前記溝部内の前記半導体基板上に前記多結晶シリコン膜
    からなる柱状突起及び前記柱状突起のキャップ絶縁膜を
    形成する第５の工程と、 熱処理を施し、前記柱状突起を単結晶化させる第６の工
    程と、 前記溝内で露出した前記半導体基板の表面及び前記柱状
    突起の側面に第３の絶縁膜を形成する第７の工程と、 前記キャップ絶縁膜を不純物が通過する条件で全面に前
    記不純物を導入した後、前記キャップ絶縁膜内に不純物
    が止まる条件で全面に前記不純物を導入して、前記柱状
    突起の上部の表面領域及び前記半導体基板の表面領域に
    一対の拡散領域を形成する第８の工程と、 全面に導電膜を形成し、前記導電膜を所定形状に加工す
    る第９の工程と、 前記キャップ絶縁膜をストッパーとして、前記キャップ
    絶縁膜の表面が露出するまで前記導電膜を研磨し、前記
    導電膜を分断する第１０の工程とを有することを特徴と
    する半導体装置の製造方法。
  62. 【請求項６２】 半導体基板上に素子分離用絶縁膜とな
    る第１の絶縁膜を形成する第１の工程と、 前記第１の絶縁膜を加工して、前記半導体基板の表面の
    一部を露出させる第１の溝部を形成する第２の工程と、 前記第１の溝部を埋め込むように、前記第１の絶縁膜上
    を覆う多結晶シリコン膜を形成する第３の工程と、 前記多結晶シリコン膜上に第２の絶縁膜を形成する第４
    の工程と、 前記多結晶シリコン膜及び前記第２の絶縁膜を加工し、
    前記第１の溝部内の前記半導体基板上に前記多結晶シリ
    コン膜からなり略中央部位を除き前記第１の溝部を充填
    する形状の柱状突起及び前記柱状突起のキャップ絶縁膜
    を形成する第５の工程と、 熱処理を施し、前記柱状突起を単結晶化させる第６の工
    程と、 前記第１の溝部内で露出した前記半導体基板の表面及び
    前記柱状突起の前記略中央部位の側面に第３の絶縁膜を
    形成する第７の工程と、 全面に前記第１の溝部内の露出部位を埋め込むように第
    １の導電膜を形成する第８の工程と、 前記第１の導電膜及び前記キャップ絶縁膜を加工して、
    前記第１の導電膜及び前記キャップ絶縁膜の両側に前記
    柱状突起の上面を露出させる第９の工程と、 前記第１の導電膜をマスクとして、露出した前記柱状突
    起の上面から前記柱状突起内に不純物を導入し、一対の
    拡散層を形成する第１０の工程と、 前記キャップ絶縁膜をストッパーとして前記第１の導電
    膜を研磨し、前記キャップ絶縁膜により前記第１の導電
    膜を分断する第１１の工程とを有することを特徴とする
    半導体装置の製造方法。
  63. 【請求項６３】 前記第１１の工程の後、前記第１の導
    電膜を覆うように第４の絶縁膜を形成する第１２の工程
    と、 前記第４の絶縁膜、前記第１の導電膜及び前記キャップ
    絶縁膜を加工して、前記柱状突起の上面を露出させる第
    ２の溝部を形成する第１３の工程と、 前記第２の溝部内で露出した少なくとも前記第１の導電
    膜の側面を覆う第５の絶縁膜を形成する第１４の工程
    と、 前記第２の溝部を埋め込む第２の導電膜をパターン形成
    する第１５の工程とを更に有することを特徴とする請求
    項６２に記載の半導体装置の製造方法。
  64. 【請求項６４】 請求項６，１２，２３及び２９のいず
    れか１項に記載の半導体装置に記憶された多値の記憶情
    報の判定動作の各ステップが、コンピュータから読み出
    し可能に格納されていることを特徴とする記録媒体。
  65. 【請求項６５】 前記容量絶縁膜が強誘電体膜であるこ
    とを特徴とする請求項５，１１，２２及び２８のいずれ
    か１項に記載の半導体装置。
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