JPH11261037A - 半導体装置及びその製造方法並びに記憶媒体 - Google Patents

Abstract

(57)【要約】 【課題】 素子分離構造の高さの相違にもとづく障害を
除き、信頼性の高い半導体装置を提供する。 【解決手段】 同一シリコン基板１上に、フィ−ルド酸
化膜８で素子分離された周辺回路形成領域と、フィ−ル
ド酸化膜８とは高さの異る埋め込み絶縁膜（トレンチ型
素子分離構造１５）で素子分離されたメモリセル形成領
域を有する半導体装置であって、周辺回路形成領域内の
シリコン基板１の厚さとメモリセル形成領域内のシリコ
ン基板１の厚さを異ならしめて、フィ−ルド酸化膜８と
トレンチ型素子分離構造１５の上面を略同一レベルとし
ている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、異なる高さの複数
の素子分離構造を同一基板上に有する半導体装置及びそ
の製造方法に関し、特に、異なる素子分離構造を同一基
板上に有する半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】近年、半導体の微細化と多層化に伴い、
各層の平坦化が強く望まれている。各層の表面に大きな
段差が生ずると、その上に形成される層において、例え
ば、配線が段差の部分で断線する等の障害が生ずる。

【０００３】段差の生ずる大きな要件の一つが、各領域
を分離する各素子分離構造の高さに相違にある。特に、
いわゆるＬＯＣＯＳ法により形成されるフィールド酸化
膜と埋め込み絶縁膜により形成されるトレンチ型素子分
離構造とでは、その高さが相違する。

【０００４】従来、素子分離構造を形成するには、主と
してＬＯＣＯＳ法が用いられていたが、この分離法は、
有効な素子活性領域の面積がバーズピークのために縮小
したり、電界効果トランジスタのしきい値電圧が狭チャ
ンネル効果のために所望の値よりも高くなったりする問
題のために、特に、微細化された半導体装置への適用が
困難になってきている。このため、選択酸化法とは異な
る素子分離法として、上述したような埋め込み絶縁膜に
よるトレンチ型素子分離構造が注目されている。

【０００５】このトレンチ型素子分離構造は、半導体基
板上に溝を形成し、この溝を絶縁膜によって埋め込むこ
とにより素子間を電気的に分離する方法である。この方
法によれば、素子分離領域の幅は半導体基板に形成した
溝の幅に依存するため、溝幅を精度良く形成することに
より確実に微細化を図ることが可能である。

【０００６】一方、選択酸化法による素子分離はＣＭＯ
Ｓ回路に用いるとより好適である。このため、選択酸化
法とフィールドシールド法との両方を同一の半導体基板
に用いることが考えられていた。

【０００７】

【発明が解決しようとする課題】ところが、ＬＯＣＯＳ
法による素子分離構造では、半導体基板の表面上に、高
温熱酸化によりフィ−ルド酸化膜を形成するため膜厚が
厚く形成されることになる。

【０００８】一方、埋め込み絶縁膜による素子分離構造
では、溝を絶縁膜で埋め込んだ後、素子活性領域が露出
するまで絶縁膜を除去するため、埋め込み絶縁膜の表面
は半導体基板と略同一階層レベルに形成されることにな
る。

【０００９】この結果、半導体基板上に配線を形成する
際に、選択酸化法で素子分離構造を形成した領域と埋め
込み絶縁膜で素子分離構造を形成した領域との段差部の
上層における配線の段差被覆性が悪く、リソグラフィで
の焦点深度余裕も少なかった。

【００１０】このため、選択酸化（ＬＯＣＯＳ）法とト
レンチ型素子分離法の両方を同一の半導体基板に用いる
と、従来は、半導体基板上に配線を容易には形成するこ
とができなくて、信頼性の高い半導体装置を提供するこ
とが困難であった。

【００１１】例えば、特開平７−１１１２８８号公報に
は埋め込み絶縁膜とフィ−ルド酸化膜を同一基板上に形
成した半導体装置が開示されている。また、特開平８−
２９３５４１号公報にも埋め込み絶縁膜とフィ−ルド酸
化膜を同一基板上に形成した半導体装置が開示されてい
る。これらの先行技術においては素子分離構造の違いに
よる素子分離構造表面の段差を解消することは困難であ
る。

【００１２】その他、素子分離構造の上面を同一レベル
とする従来技術はない。

【００１３】従って、本発明の目的は、従来問題であっ
た、素子分離構造の高さの相違にもとづく障害を除き、
信頼性の高い半導体装置を提供することである。

【００１４】

【課題を解決するための手段】本発明の半導体装置は、
第１の素子分離構造で素子分離された第１の領域と、第
２の素子分離構造で素子分離された領域であって前記第
１の領域より表面の高さが高い第２の領域とを同一半導
体基板上に有する半導体装置であって、前記第１の素子
分離構造及び前記第２の素子分離構造のいずれか一方は
ＬＯＣＯＳ法により形成されたフィ−ルド酸化膜からな
り、他方は前記半導体基板に形成された溝を埋め込む絶
縁膜からなる。

【００１５】本発明の半導体装置は、第１の素子分離構
造で素子分離された第１の領域と、第２の素子分離構造
で素子分離された領域であって前記第１の領域より表面
の高さが高い第２の領域とを同一半導体基板上に有する
半導体装置であって、前記第１の素子分離構造及び前記
第２の素子分離構造はともに前記半導体基板に形成され
た溝を埋め込む絶縁膜からなる。

【００１６】本発明の半導体装置の一態様例において、
前記第１の領域内の前記半導体基板の厚さは、前記第２
の領域内の前記半導体基板の厚さより薄い。

【００１７】本発明の半導体装置の一態様例において
は、前記第１の素子分離構造と前記第２の素子分離構造
の表面が略同一階層レベルに形成されている。

【００１８】本発明の半導体装置の一態様例において、
前記半導体基板は半導体基体上に絶縁層を介して半導体
層が設けられてなる半導体基板である。

【００１９】本発明の半導体装置の一態様例において、
前記半導体基板は半導体基体上に絶縁層を介して半導体
層が設けられてなる半導体基板であって、前記溝を埋め
込む絶縁膜は前記絶縁層に接続されている。

【００２０】本発明の半導体装置の一態様例において、
前記半導体基板は半導体基体上に絶縁層を介して半導体
層が設けられてなる半導体基板であって、前記フィ−ル
ド酸化膜は前記絶縁層に接続されている。

【００２１】本発明の半導体装置の一態様例において
は、前記第１の素子分離構造と前記第２の素子分離構造
が、前記第１の領域と前記第２の領域の境界部において
接している。

【００２２】本発明の半導体装置の一態様例において
は、前記第１の素子分離構造と前記第２の素子分離構造
が、前記第１の領域と前記第２の領域の境界部において
一体となっている。

【００２３】本発明の半導体装置の一態様例において
は、前記第１の領域と前記第２の領域の境界部を覆うよ
うに、前記第１の素子分離構造及び前記第２の素子分離
構造のいずれか一方が形成されている。

【００２４】本発明の半導体装置の一態様例において、
前記第１の領域と前記第２の領域のいずれか一方には複
数のメモリセルが形成され、他方には前記メモリセルの
周辺回路が形成されている。

【００２５】本発明の半導体装置の一態様例において、
前記メモリセルの各々は２ビット以上の所定値の記憶情
報が各々のしきい値電圧に対応して記憶可能であり、前
記しきい値電圧を特定することにより前記記憶情報を読
み出す多値型の半導体メモリである。

【００２６】本発明の記憶媒体は、前記半導体メモリの
記憶情報を書き込み及び／又は読み出す際の、書き込み
及び／又は読み出しステップがコンピュータから読み出
し可能に格納されている。

【００２７】本発明の半導体装置の一態様例において、
前記第１の領域と前記第２の領域の境界部には、前記第
１の素子分離構造及び前記第２の素子分離構造のいずれ
も形成されていない。

【００２８】本発明の半導体装置の一態様例において
は、前記第１の領域と前記第２の領域の境界部における
前記半導体基板上に形成された不純物拡散層と、前記不
純物拡散層と接続された電極とを備え、前記半導体基板
には前記電極から前記不純物拡散層を介して基板電位が
印可される。

【００２９】本発明の半導体装置は、半導体基体上に絶
縁層を介して半導体層が設けられてなる半導体基板に形
成された半導体装置であって、前記絶縁層に達する素子
分離構造と、前記素子分離構造により画定された素子活
性領域に形成されたメモリセルとを有し、前記メモリセ
ルは２ビット以上の所定値の記憶情報が各々のしきい値
電圧に対応して記憶可能であり、前記しきい値電圧を特
定することにより前記記憶情報を読み出す多値型の半導
体メモリである。

【００３０】本発明の記憶媒体は、前記半導体メモリの
記憶情報を書き込み及び／又は読み出す際の、書き込み
及び／又は読み出しステップがコンピュータから読み出
し可能に格納されている。

【００３１】本発明の半導体装置の一態様例において、
前記第１の領域内の基板の厚さは、前記第２の領域内の
基板の厚さより、フィールド酸化膜の膜厚の約１／２又
はそれ以上薄い。

【００３２】本発明の半導体装置の一態様例において
は、前記第１の領域に形成されたトランジスタのゲート
電極の上面と、前記第２の領域に形成されたトランジス
タのゲート電極の上面とを略同一階層レベルとしてい
る。

【００３３】本発明の半導体装置の製造方法は、半導体
基板の表面を選択的に熱酸化して第１のフィ−ルド酸化
膜を形成する第１の工程と、前記第１のフィ−ルド酸化
膜を除去することにより、前記第１のフィ−ルド酸化膜
が除去された領域の前記半導体基板に凹部領域を形成す
る第２の工程と、前記半導体基板上の全面に耐熱性絶縁
膜を形成する第３の工程と、前記耐熱性絶縁膜を前記凹
部領域内で選択的に除去して、前記半導体基板を露出さ
せる第４の工程と、前記露出した前記半導体基板を熱酸
化することにより第２のフィ−ルド酸化膜を形成して、
前記凹部領域内に第１の素子活性領域を画定する第５の
工程と、前記耐熱性絶縁膜を除去する第６の工程と、前
記凹部領域外における前記半導体基板を選択的に除去し
て、前記半導体基板に溝を形成する第７の工程と、前記
半導体基板上の全面に絶縁膜を形成して、前記溝を埋め
込む第８の工程と、前記溝の外に形成された前記絶縁膜
を除去して、前記溝を埋め込んだ前記絶縁膜により前記
凹部領域外に第２の素子活性領域を画定する第９の工程
とを有する。

【００３４】本発明の半導体装置の製造方法の一態様例
においては、前記第９の工程後に、前記第２の素子活性
領域にメモリセルを形成し、前記第１の素子活性領域に
前記メモリセルの周辺回路を形成する。

【００３５】本発明の半導体装置の製造方法は、半導体
基板上にマスクパターンを形成する第１の工程と、前記
マスクパターンの形状に倣って前記半導体基板を除去し
て、前記半導体基板に凹部領域を形成するとともに前記
凹部領域の外における前記半導体基板に溝を形成する第
２の工程と、前記半導体基板上の全面に絶縁膜を形成
し、前記溝を埋め込む第３の工程と、前記溝の外に形成
された前記絶縁膜を除去して、前記溝を埋め込んだ前記
絶縁膜により前記凹部領域の外に第１の素子活性領域を
画定する第４の工程と、前記半導体基板上の全面に耐熱
性絶縁膜を形成する第５の工程と、前記凹部領域に形成
された前記耐熱性絶縁膜を選択的に除去して、前記半導
体基板の表面を露出させる第６の工程と、前記露出した
前記半導体基板を熱酸化して、前記凹部領域内にフィ−
ルド酸化膜を形成して第２の素子活性領域を画定する第
７の工程と、前記耐熱性絶縁膜を除去する第８の工程と
を有する。

【００３６】本発明の半導体装置の製造方法は、半導体
基板上にマスクパターンを形成する第１の工程と、前記
マスクパターンの形状に倣って前記半導体基板を除去し
て、前記半導体基板に凹部領域を形成するとともに前記
凹部領域の外における前記半導体基板に前記凹部領域と
連なるように溝を形成する第２の工程と、前記半導体基
板上の全面に絶縁膜を形成し、前記溝を埋め込む第３の
工程と、前記溝内及び前記凹部領域の境界部に形成され
た前記絶縁膜を残すように前記絶縁膜を除去して、前記
溝を埋め込んだ前記絶縁膜及び前記境界部の前記絶縁膜
により前記凹部領域と隣接するように第１の素子活性領
域を画定する第４の工程と、前記半導体基板上の全面に
耐熱性絶縁膜を形成する第５の工程と、前記凹部領域に
形成された前記耐熱性絶縁膜を選択的に除去して、前記
半導体基板の表面を露出させる第６の工程と、前記露出
した前記半導体基板を熱酸化して、前記凹部領域内にフ
ィ−ルド酸化膜を形成して第２の素子活性領域を画定す
る第７の工程と、前記耐熱性絶縁膜を除去する第８の工
程とを有する。

【００３７】本発明の半導体装置の製造方法の一態様例
においては、前記第８の工程後に、前記第１の素子活性
領域にメモリセルを形成し、前記第２の素子活性領域に
前記メモリセルの周辺回路を形成する。

【００３８】

【作用】本発明においては、段差を境に上層に位置する
第１の領域に、半導体基板表面からの凸量が小さい埋め
込み酸化膜による素子分離構造を形成し、段差を境に下
層に位置する第２の領域に、ＬＯＣＯＳ法によりフィ−
ルド酸化膜を形成する。これにより、半導体基板上から
の素子分離構造の突出量の相違を段差量で補うことが可
能となり、上層の平坦化を達成することが可能となる。

【００３９】

【発明の実施の形態】以下、本発明のいくつかの具体的
な実施形態について、図面を参照しながら詳細に説明す
る。

【００４０】（第１の実施形態）先ず、本発明の第１の
実施形態に係る半導体装置の構造を、製造方法とともに
図１〜図３及び図４に基づいて説明する。 図１〜図３
は、本発明の第１の実施形態である半導体装置の製造方
法を示す製造工程図である。また、図４は図３（ａ）の
縦断面図に対応する平面図である。

【００４１】先ず、図１（ａ）に示すように、Ｐ型シリ
コン基板１に、例えば、硼素を注入エネルギー６０ｋｅ
Ｖ、ドーズ量１×１０¹³ｃｍ^-2で、イオン注入した後、
例えば、温度１１００℃、６時間の熱処理により、不純
物である前記硼素をシリコン基板１に拡散および活性化
して、シリコン基板１に前記硼素からなるＰ型ウェル領
域２を形成する。その後、シリコン基板１上にシリコン
窒化膜３を形成した後、シリコン窒化膜３を選択的にエ
ッチング除去する。しかる後、このシリコン窒化膜３を
マスクにしてシリコン基板１に熱酸化を施して、膜厚が
４００ｎｍ程度のフィールド酸化膜４をメモリセル形成
領域に形成する。従って、シリコン窒化膜３に覆われて
いるシリコン基板１上には、フィルード酸化膜４が形成
されない。

【００４２】次に、図１（ｂ）に示すように、シリコン
窒化膜３上にフォトレジスト膜５を形成する。そして、
このフォトレジスト膜５をマスクにしたエッチングで、
フィールド酸化膜４を完全に除去し、シリコン基板１の
表面を露出させる。この結果、フィールド酸化膜４の形
成により酸化されたシリコン基板１の表面が厚さａ（２
００ｎｍ程度）だけ低くなる。そして、本実施形態にお
いては、低く形成された領域のシリコン基板１を周辺回
路形成領域とし、高く形成された領域のシリコン基板１
をメモリセル形成領域とする。

【００４３】次に、図１（ｃ）に示すように、フォトレ
ジスト膜５を除去した後、シリコン窒化膜３を除去す
る。その後、シリコン基板１表面を熱酸化して熱酸化膜
６を形成し、熱酸化膜６上にシリコン窒化膜７を形成す
る。そして、フォトリソグラフィー及びこれに続くドラ
イエッチングにより、シリコン窒化膜７及び熱酸化膜６
をともに選択的に除去する。この際、図１（ｃ）に示す
ように、メモリセル形成領域の全域におけるシリコン基
板１をシリコン窒化膜３によって覆い、周辺回路形成領
域におけるシリコン基板１のみを一部露出させるように
エッチングを行う。

【００４４】次に、図１（ｄ）に示すように、シリコン
窒化膜３をマスクにしてシリコン基板１に熱酸化を施し
て、膜厚が４００ｎｍ程度のフィールド酸化膜８をメモ
リセル形成領域に形成する。この際、フィールド酸化膜
８の一部は周辺回路形成領域とメモリセル形成領域の間
に形成された段差部を覆うように形成される。そして、
周辺回路形成領域においては、フィールド酸化膜８によ
って素子活性領域７が画定される。

【００４５】次に、図２（ａ）に示すように、シリコン
窒化膜７及び熱酸化膜６を除去した後、露出したシリコ
ン基板１の表面を熱酸化することにより熱酸化膜１０を
形成する。そして、シリコン基板１上の全面にシリコン
窒化膜１１を形成する。

【００４６】その後、フォトリソグラフィー及びこれに
続くドライエッチングにより、メモリセル形成領域にお
けるシリコン窒化膜１１及び熱酸化膜１０を選択的に除
去する。

【００４７】次に、図２（ｂ）に示すように、シリコン
窒化膜１１をマスクとして異方性エッチングを行うこと
により、シリコン基板１に溝１２を形成する。そして、
熱酸化処理することにより、溝１２の内壁面に熱酸化膜
１３を形成する。これにより、溝１２形成の際に溝１２
の内壁面の表面領域に形成されたダメージ層を取り込む
ことができる。

【００４８】次に、図２（ｃ）に示すように、シリコン
基板１上の全面にＣＶＤ法によりシリコン酸化膜１４を
形成する。これにより、溝１２がシリコン酸化膜１４に
よって埋め込まれる。

【００４９】次に、図２（ｄ）に示すように、シリコン
窒化膜１１が露出するまでシリコン酸化膜１４を除去す
る。その後、シリコン窒化膜１１及び熱酸化膜１０を除
去する。これにより、メモリセル形成領域に、溝１２を
埋め込むシリコン酸化膜１４からなるトレンチ型素子分
離構造１５が完成する。そして、メモリセル形成領域に
おいて、トレンチ型素子分離構造１５によって素子活性
領域１６が画定される。

【００５０】トレンチ型素子分離構造１５は、ＬＯＣＯ
Ｓ法により形成したフィールド酸化膜８のようにバーズ
ビークが形成されないため、素子分離方法としてフィー
ルド酸化膜８よりも微細化に適している。このように本
実施形態においては、メモリセル形成領域の素子分離を
トレンチ型素子分離構造１５によって行うため、メモリ
セル形成領域を微細化して高集積化を図ることが可能で
ある。

【００５１】一方、周辺回路形成領域においては、メモ
リセル形成領域程の微細化は必要とされないため、ＬＯ
ＣＯＳ法により形成したフィールド酸化膜８で十分に素
子分離を行うことができる。

【００５２】更に、本実施形態においては、フィ−ルド
酸化膜４の除去により、周辺回路形成領域におけるシリ
コン基板１の表面がメモリセル形成領域におけるシリコ
ン基板１の表面よりも低く形成されている。そして、低
く形成された周辺回路形成領域にシリコン基板１からの
凸量が大きいフィールド酸化膜８を形成し、周辺回路形
成領域に比して高い位置に形成されたメモリセル形成領
域に、シリコン基板１からの凸量が小さいトレンチ型素
子分離構造１５を形成するため、フィールド酸化膜８と
トレンチ型素子分離構造１５の表面を略同一階層レベル
に形成することが可能である。

【００５３】次に、図３（ａ）に示すように、メモリセ
ル形成領域におけるシリコン基板１の表面にトンネル酸
化膜１７を形成し、周辺回路形成領域におけるシリコン
基板１の表面にゲート酸化膜１８を形成する。そして、
トンネル酸化膜１７上には浮遊ゲート電極１９、誘電体
膜２１及び制御ゲート電極２２からなる複合ゲート電極
２３を形成し、ゲート酸化膜１８上にはＭＯＳトランジ
スタのゲート電極２０を形成する。

【００５４】その後、複合ゲート電極２３及びゲート電
極２０をマスクとして、素子活性領域におけるこれらの
ゲート構造の両側のシリコン基板１に、ソース／ドレイ
ンとなる一対の不純物拡散層２４，２５を形成する。こ
れにより、周辺回路形成領域においてＭＯＳトランジス
タが構成され、メモリセル形成領域においてＥＥＰＲＯ
Ｍが構成される。

【００５５】図３（ａ）の状態の平面図を図４に示す。
周辺回路形成領域には素子活性領域７を跨ぐようにゲー
ト電極２０が形成され、メモリセル形成領域には島状の
浮遊ゲート電極１９、誘電体膜２１及び制御ゲート電極
２２からなる複合ゲート電極２３が形成されている。

【００５６】次に、図３（ｂ）に示すように、全面にＢ
ＰＳＧ膜２６を形成した後、リフローすることにより平
坦化する。この際、前述したようにフィールド酸化膜８
の表面とトレンチ型素子分離構造１５の表面が略同一階
層レベルに形成されているため、ＢＰＳＧ膜２６の表面
を完全に平坦に形成することができる。

【００５７】そして、不純物拡散層２４，２５に達する
コンタクトホール２７及び制御ゲート電極２２に達する
コンタクトホール２８を形成する。

【００５８】その後、スパッタ法によりアルミニウム膜
を形成してコンタクトホール２７，２８を充填する。そ
して、アルミニウム膜を所定形状にパターニングしてア
ルミニウム配線層３５を形成する。これにより、本実施
形態に係る半導体装置が完成する。

【００５９】以上説明したように、本発明の第１の実施
形態においては段差を境に周辺回路形成領域とメモリセ
ル形成領域に区分けされたシリコン基板１において、周
辺回路形成領域では微細化に優れたトレンチ型素子分離
構造１５によって素子分離を行い、メモリセル形成領域
ではＬＯＣＯＳ法により形成されたフィールド酸化膜８
によって素子分離を行う。

【００６０】これにより、メモリセル形成領域の更なる
微細化を達成することが可能となり、半導体装置の高集
積化に寄与することができる。

【００６１】さらに、段差を境に低く形成された周辺回
路形成にシリコン基板１表面からの凸量が大きいフィー
ルド酸化膜８を形成するため、高く形成されたメモリセ
ル形成領域に形成されたトレンチ型素子分離構造１５と
フィールド酸化膜８の表面を略同一階層レベルに形成す
ることが可能である。

【００６２】これにより、周辺回路形成領域とメモリセ
ル形成領域の素子分離構造の表面を略同一面に形成する
ことが可能となり、半導体装置の全域で平坦化を達成す
ることが可能となる。

【００６３】従って、層間絶縁膜であるＢＰＳＧ膜２６
上に、周辺回路形成領域からメモリセル形成領域に跨が
るようにアルミニウム配線層３５が形成されたとしも、
周辺回路形成領域とメモリセル形成領域の素子分離構造
表面が同一階層レベルに形成されているため、段差に起
因するアルミニウム配線層３５の断線、パターン形成不
良等の問題の発生を抑止することができる。

【００６４】従って、本実施形態によれば、シリコン基
板１に形成された段差により、平坦性を失うことなくシ
リコン基板１表面からの凸量の異なる素子分離構造を同
一基板上に混載することが可能となる。

【００６５】なお、本実施形態においては、シリコン基
板上に絶縁膜を介して半導体層が形成された、いわゆる
ＳＯＩ基板を用いて素子形成を行ってもよい。

【００６６】図５はシリコン半導体基板２９、絶縁層３
１及びシリコン単結晶半導体層３２からなるＳＯＩ基板
３０上に、上述した工程と同様にして周辺回路形成領域
にＭＯＳトランジスタを形成し、メモリセル形成領域に
複合ゲート構造のＥＥＰＲＯＭを形成した例を示す。

【００６７】この場合には、周辺回路形成領域における
フィールド酸化膜８をＳＯＩ基板３０の絶縁層３１に達
するように形成することができるため、周辺回路形成領
域における素子活性領域７は各々が電気的に独立し、周
辺回路形成領域におけるＭＯＳトランジスタをいわゆる
メサ型のトランジスタとして形成することができる。そ
して、周辺回路形成領域における不純物拡散層２４，２
５を絶縁層３１に達するように形成することによって、
ＭＯＳトランジスタの高速動作を実現することが可能で
ある。

【００６８】一方、この場合のメモリセル形成領域にお
いてはトレンチ型素子分離構造１５を絶縁層３１に達し
ないように形成することにより、例えば複数のメモリセ
ルに一斉に基板電位を印加することも可能である。

【００６９】（第２の実施形態）次に、本発明の第２の
実施形態に係る半導体装置の構造を、その製造方法とと
もに図６〜図９及び図１０に基づいて説明する。図６〜
図９は、本発明の第２の実施形態である半導体装置の製
造方法を示す製造工程図である。また、図１０は図８
（ｄ）の縦断面図に対応する平面図である。なお、第２
の実施形態においては、第１の実施形態と同一の構成要
素については同一符号を記す。

【００７０】先ず、図６（ａ）に示すように、Ｐ型シリ
コン基板１に、例えば、硼素を注入エネルギー６０ｋｅ
Ｖ、ドーズ量１×１０¹³ｃｍ^-2で、イオン注入した後、
例えば、温度１１００℃、６時間の熱処理により、不純
物である前記硼素をシリコン基板１に拡散および活性化
して、シリコン基板１に前記硼素からなるＰ型ウェル領
域２を形成する。その後、シリコン基板１上にシリコン
窒化膜３を形成した後、シリコン窒化膜３を選択的にエ
ッチング除去する。しかる後、このシリコン窒化膜３を
マスクにしてシリコン基板１に熱酸化を施して、膜厚が
４００ｎｍ程度のフィールド酸化膜４をメモリセル形成
領域に形成する。従って、シリコン窒化膜３に覆われて
いるシリコン基板１上には、フィルード酸化膜４が形成
されない。

【００７１】次に、図６（ｂ）に示すように、シリコン
窒化膜３上にフォトレジスト膜５を形成する。そして、
このフォトレジスト膜５をマスクにしたエッチングで、
フィールド酸化膜４を完全に除去し、シリコン基板１の
表面を露出させる。この結果、フィールド酸化膜４の形
成により酸化されたシリコン基板１の表面が厚さａ（２
００ｎｍ程度）だけ低くなる。そして、第２の実施形態
においては、低く形成された領域と高く形成された領域
のシリコン基板１に、ともにＭＯＳトランジスタを形成
する例を示す。

【００７２】次に、図６（ｃ）に示すように、フォトレ
ジスト膜５を除去した後、シリコン窒化膜３を除去す
る。その後、シリコン基板１表面を熱酸化して熱酸化膜
６を形成し、熱酸化膜６上にシリコン窒化膜７を形成す
る。そして、フォトリソグラフィー及びこれに続くドラ
イエッチングにより、シリコン窒化膜７及び熱酸化膜６
をともに選択的に除去する。この際、図６（ｃ）に示す
ように、段差を境に高く形成された領域のシリコン基板
１をシリコン窒化膜３によって覆い、低く形成された領
域におけるシリコン基板１のみを一部露出させるように
エッチングを行う。

【００７３】次に、図６（ｄ）に示すように、シリコン
窒化膜３をマスクにしてシリコン基板１に熱酸化を施し
て、膜厚が４００ｎｍ程度のフィールド酸化膜８をメモ
リセル形成領域に形成する。この際、フィールド酸化膜
８の一部は段差部を覆うように形成される。そして、低
く形成された領域においては、フィールド酸化膜８によ
って素子活性領域７が画定される。

【００７４】次に、図７（ａ）に示すように、シリコン
窒化膜７及び熱酸化膜６を除去した後、露出したシリコ
ン基板１の表面を熱酸化することにより熱酸化膜１０を
形成する。そして、シリコン基板１上の全面にシリコン
窒化膜１１を形成する。

【００７５】その後、フォトリソグラフィー及びこれに
続くドライエッチングにより、メモリセル形成領域にお
けるシリコン窒化膜１１及び熱酸化膜１０を選択的に除
去する。

【００７６】次に、図７（ｂ）に示すように、シリコン
窒化膜１１をマスクとして異方性エッチングを行うこと
により、シリコン基板１に溝１２を形成する。そして、
熱酸化処理することにより、溝１２の内壁面に熱酸化膜
１３を形成する。これにより、溝１２形成の際に溝１２
の内壁面の表面領域に形成されたダメージ層を取り込む
ことができる。

【００７７】次に、図７（ｃ）に示すように、シリコン
基板１上の全面にＣＶＤ法によりシリコン酸化膜１４を
形成する。これにより、溝１２がシリコン酸化膜１４に
よって埋め込まれる。

【００７８】次に、図７（ｄ）に示すように、シリコン
窒化膜１１が露出するまでシリコン酸化膜１４を除去す
る。その後、シリコン窒化膜１１及び熱酸化膜１０を除
去する。これにより、段差を境に高く形成された領域
に、溝１２を埋め込むシリコン酸化膜１４からなるトレ
ンチ型素子分離構造１５が完成する。そして、トレンチ
型素子分離構造１５によって素子活性領域１６が画定さ
れる。

【００７９】トレンチ型素子分離構造１５は、ＬＯＣＯ
Ｓ法により形成したフィールド酸化膜８のようにバーズ
ビークが形成されないため、素子分離方法としてフィー
ルド酸化膜８よりも微細化に適している。このように本
実施形態においては、段差を境に高く形成された領域の
素子分離をトレンチ型素子分離構造１５によって行うた
め、この領域においては微細化により高集積化を図るこ
とが可能である。

【００８０】一方、段差を境に低く形成された領域で
は、ＬＯＣＯＳ法により形成したフィールド酸化膜８で
確実に素子分離を行うことができる。

【００８１】更に、本実施形態においては、段差を境に
低く形成された領域にシリコン基板１からの凸量が大き
いフィールド酸化膜８を形成し、高く形成された領域に
シリコン基板１からの凸量が小さいトレンチ型素子分離
構造１５を形成するため、フィールド酸化膜８とトレン
チ型素子分離構造１５の表面を略同一階層レベルに形成
することが可能である。

【００８２】次に、図８（ａ）に示すように、素子活性
領域７，１６の表面にゲート酸化膜４１，４２を形成し
た後、シリコン基板１上の全面にＣＶＤ法により多結晶
シリコン膜４３を形成する。これにより、素子活性領域
７，１６が多結晶シリコン膜４３によって覆われる。

【００８３】次に、図８（ｂ）に示すように、化学機械
研磨（ＣＭＰ）法により多結晶シリコン膜４３の表面を
研磨して平坦化する。その後、図８（ｃ）に示すよう
に、多結晶シリコン膜４３上にシリコン酸化膜４４を薄
く形成する。

【００８４】次に、図８（ｄ）に示すように、フォトリ
ソグラフィー及びこれに続くドライエッチングにより、
シリコン酸化膜４４及び多結晶シリコン膜４３をともに
選択的に除去してゲート電極形状にパターニングする。

【００８５】その後、これらのゲート電極をマスクとし
て、素子活性領域におけるこれらのゲート構造の両側の
シリコン基板１に、ソース／ドレインとなる一対の不純
物拡散層２４，２５を形成する。

【００８６】図８（ｄ）の状態の平面図を図１０に示
す。段差を境に低く形成された領域には素子活性領域７
を跨ぐようにゲート電極４３が形成され、高く形成され
た領域にも素子活性領域１６を跨ぐようにゲート電極４
３が形成されている。

【００８７】次に、図９に示すように、全面にＢＯＳＧ
膜２６を形成した後、リフローすることにより表面を平
坦化する。この際、前述したようにフィールド酸化膜８
の表面とトレンチ型素子分離構造１５の表面が略同一階
層レベルに形成されているため、ＢＰＳＧ膜２６の表面
を完全に平坦に形成することができる。

【００８８】さらに、第２の実施形態においては、周辺
回路形成領域及びメモリセル形成領域におけるゲート電
極の表面が化学機械研磨（ＣＭＰ）法による研磨によっ
て平坦化されているため、ＢＰＳＧ膜２６の表面を第１
の実施形態と比してより平坦化することができる。

【００８９】その後、不純物拡散層２４，２５に達する
コンタクトホール２７を形成する。

【００９０】そして、スパッタ法によりアルミニウム膜
を形成してコンタクトホール２７を充填する。そして、
アルミニウム膜を所定形状にパターニングしてアルミニ
ウム配線層３５を形成する。これにより、本実施形態に
係る半導体装置が完成する。

【００９１】以上説明したように、本発明の第２の実施
形態においては、段差を境に表面が高く形成された領域
と低く形成された領域に区分けされたシリコン基板１に
おいて、高く形成された領域では微細化に優れたトレン
チ型素子分離構造１５によって素子分離を行い、低く形
成された領域ではＬＯＣＯＳ法により形成されたフィー
ルド酸化膜８によって素子分離を行う。

【００９２】これにより、高く形成された領域の更なる
微細化を達成することが可能となり、半導体装置の高集
積化に寄与することができる。

【００９３】さらに、段差を境に低く形成された領域に
シリコン基板１表面からの凸量が大きいフィールド酸化
膜８を形成するため、高く形成された領域のトレンチ型
素子分離構造１５とフィールド酸化膜８の表面を略同一
階層レベルに形成することが可能である。

【００９４】これにより、周辺回路形成領域とメモリセ
ル形成領域の素子分離構造を略同一面に形成することが
可能となり、半導体装置の全域で平坦化を達成すること
が可能となる。

【００９５】また、第２の実施形態においては低く形成
された領域のゲート電極と高く形成された領域のゲート
電極の表面が、化学機械研磨（ＣＭＰ）法により研磨さ
れて平坦化されているため、第１の実施形態と比してよ
りＢＰＳＧ膜２６の表面を平坦化することができる。

【００９６】従って、層間絶縁膜であるＢＰＳＧ膜２６
上に、シリコン基板１に形成された段差を跨ぐようにア
ルミニウム配線層３５が形成されたとしも、ＢＰＳＧ膜
２６上が平坦に形成されているため、段差に起因するア
ルミニウム配線層３５の断線、パターン形成不良等の問
題の発生を抑止することができる。

【００９７】従って、本実施形態によれば、シリコン基
板１に形成された段差により、平坦性を失うことなくシ
リコン基板１表面からの凸量の異なる素子分離構造を同
一基板上に混載することが可能となる。

【００９８】なお、第１の実施形態で示したように、第
２実施形態においてもシリコン基板上に絶縁膜を介して
半導体層が形成された、いわゆるＳＯＩ基板を用いて素
子形成を行ってもよい。

【００９９】（第３の実施形態）次に、本発明の第３の
実施形態を、図１１〜図１４及び図１５に基づいて説明
する。 図１１〜図１４は、本発明の第３の実施形態で
ある半導体装置の製造方法を示す製造工程図である。ま
た、図１５は図１４（ｂ）の縦断面図に対応する平面図
である。これらの図において、右側に示した領域がメモ
リセル形成領域であり、左側に示した領域が周辺回路形
成領域である。更に、右側の領域及び左側の領域におい
て素子分離構造によって囲まれた中の領域が素子活性領
域である。

【０１００】先ず、図１１（ａ）に示すように、Ｐ型シ
リコン基板１１１に、例えば、硼素を注入エネルギー６
０ｋｅＶ、ドーズ量１×１０¹³ｃｍ^-2でイオン注入した
後、例えば、温度１１００℃、６時間の熱処理により、
不純物を拡散および活性化して、シリコン基板１１に前
記硼素からなるＰ型ウェル領域１１２を形成する。

【０１０１】次に、図１１（ｂ）に示すように、Ｐ型ウ
ェル領域１１２が形成されたシリコン基板１１１の表面
に熱酸化を施して、膜厚４０ｎｍ程度のシリコン酸化膜
１１３をシリコン基板１１１上に形成した後、メモリセ
ル形成領域の素子活性領域以外の前記シリコン酸化膜１
１３をエッチング除去する。勿論、この時、周辺回路形
成領域の前記シリコン酸化膜１１３は全てエッチング除
去される。

【０１０２】次に、図１１（ｃ）に示すように、前記シ
リコン酸化膜１１３をマスクとして、シリコン基板１１
１を４００ｎｍ程度エッチング除去して、シリコン基板
１１１内に溝部Ｂ及び凹部Ｃを形成する。ここで溝部Ｂ
は、メモリセル形成領域内の素子活性領域の囲りに形成
され、後工程で素子分離領域となる。又、凹部Ｃは周辺
回路形成領域となる。又、溝部Ｂは、メモリセル形成領
域と周辺回路形成領域の境界においては、図からも明ら
かなように凹部Ｃに連続してつながっている。

【０１０３】次に、図１１（ｄ）に示すように、Ｐ型シ
リコン基板１１１に熱酸化を施して、膜厚２０ｎｍ程度
の熱酸化膜であるシリコン酸化膜１１４を形成する。

【０１０４】次に、図１２（ａ）に示すように、シリコ
ン基板１１１上全面（ｏｖｅｒ）にＣＶＤ法によりシリ
コン酸化膜１１５を４００ｎｍ程度に形成する。

【０１０５】次に、図１２（ｂ）に示すように、周辺回
路形成領域をフォトレジスト膜１１６で覆い、エッチン
グを施す。このエッチングは、フォトレジスト膜１１６
とシリコン酸化膜１１５のエッチングレートがほぼ同じ
という条件の下に、メモリセル形成領域のシリコン基板
１１１の表面が露出するまで行われる。

【０１０６】これにより、図１２（ｃ）に示すように、
埋め込み絶縁膜（トレンチ型素子分離構造）となるシリ
コン酸化膜１１５が、メモリセル形成領域の素子活性領
域の囲りに形成される。

【０１０７】次に、図１２（ｄ）に示すように、Ｐ型シ
リコン基板１１１の表面に熱酸化を施して、膜厚４０ｎ
ｍ程度の熱酸化膜１１７を形成する。この時、周辺回路
形成領域の露出表面にも熱酸化膜１１７が形成される。

【０１０８】次いで、図１３（ａ）に示すように、ＣＶ
Ｄ法によりシリコン基板１１１上の全面にシリコン窒化
膜１１８を形成する。

【０１０９】次に、図１３（ｂ）に示すように、フォト
リソグラフィー及びこれに続くドライエッチングにより
シリコン窒化膜１１８及び熱酸化膜１１７をともに選択
的に除去する。この際、周辺回路形成領域において素子
分離領域となる領域を露出させ、周辺回路形成領域とメ
モリセル形成領域の境界に形成されたシリコン酸化膜１
１５が一部露出するようにエッチングを行う。

【０１１０】次に、図１３（ｃ）に示すように、シリコ
ン窒化膜１１８をマスクとして露出したシリコン基板１
１１表面を熱酸化することにより、フィールド酸化膜１
１９を周辺回路形成領域に形成する。前述したように、
シリコン酸化膜１１５の一部が露出するようにシリコン
窒化膜１１９とシリコン酸化膜１１７を除去しているた
め、フィールド酸化膜１１９はシリコン酸化膜１１５と
連なるように形成される。

【０１１１】次に、図１４（ａ）に示すように、フィー
ルド酸化膜１１９の形成に用いたシリコン窒化膜１１８
をエッチング除去する。そして、シリコン窒化膜１１８
の下層に形成されたシリコン酸化膜１１７をエッチング
除去する。そして、周辺回路形成領域においてはフィー
ルド酸化膜１１９によって素子活性領域１２０が画定さ
れ、メモリセル形成領域においては埋め込み絶縁膜（ト
レンチ型素子分離構造）となるシリコン酸化膜１１５に
よって素子活性領域１２１が画定される。

【０１１２】トレンチ型素子分離構造となるシリコン酸
化膜１１５は、ＬＯＣＯＳ法により形成したフィールド
酸化膜１１９のようにバーズビークが形成されないた
め、素子分離方法としてフィールド酸化膜１１９よりも
微細化に適している。このように第３の実施形態におい
ても、メモリセル形成領域の素子分離をシリコン酸化膜
１１５によって行うため、メモリセル形成領域において
は微細化により高集積化を図ることが可能である。

【０１１３】一方、段差を境に低く形成された領域で
は、ＬＯＣＯＳ法により形成したフィールド酸化膜１１
９で確実に素子分離を行うことができる。

【０１１４】更に、本実施形態においては、段差を境に
低く形成された領域にシリコン基板１１１からの凸量が
大きいフィールド酸化膜１１９を形成し、高く形成され
た領域にシリコン基板１１１からの凸量が小さいトレン
チ型素子分離構造であるシリコン酸化膜１１５を形成す
るため、フィールド酸化膜１１９とトレンチ型素子分離
構造１１５の表面を略同一階層レベルに形成することが
可能である。

【０１１５】次に、図１４（ｂ）に示すように、周辺回
路形成領域及びメモリセル形成領域において露出したシ
リコン基板１１１の表面に熱酸化を施して、膜厚１５ｎ
ｍ程度のゲート酸化膜１２２，１２３をそれぞれ形成す
る。その後、シリコン基板１１１上の全面に膜厚２００
ｎｍ程度の多結晶シリコン膜をＣＶＤ法により形成し、
これに燐を熱拡散させて低抵抗化する。次いで、この多
結晶シリコン膜上に所定のパターンのフォトレジスト
（不図示）を設け、これをマスクとして多結晶シリコン
膜を所定のパターンにエッチングして周辺回路形成領域
におけるゲート酸化膜１２２上にゲート電極１２４を、
メモリセル形成領域におけるゲート酸化膜１２３上にゲ
ート電極１２５を形成する。

【０１１６】その後、ゲート電極１２４及びゲート電極
１２５をマスクとして、例えば砒素（Ａｓ）を注入エネ
ルギ−６０ｋｅＶ、ド−ズ量５×１０¹⁵ｃｍ^-2でイオン
注入して、熱処理を施して、素子活性領域におけるこれ
らのゲート構造の両側のシリコン基板１１１にソース／
ドレインとなる一対の不純物拡散層１２６，１２７を形
成する。

【０１１７】図１４（ｂ）の状態の平面図を図１５に示
す。メモリセル形成領域には素子活性領域７を跨ぐよう
にゲート電極１２５が形成され、周辺回路形成領域には
ゲート電極１２４が形成されている。

【０１１８】次に、図１４（ｃ）に示すように、全面に
ＢＰＳＧ膜１２８を形成した後、リフローすることによ
り平坦化する。この際、前述したようにフィールド酸化
膜１１９の表面とトレンチ型素子分離構造であるシリコ
ン酸化膜１１５の表面が略同一階層レベルに形成されて
いるため、ＢＰＳＧ膜１２８の表面を完全に平坦に形成
することができる。

【０１１９】そして、不純物拡散層１２６，１２７に達
するコンタクトホール１２９を形成する。

【０１２０】その後、スパッタ法によりアルミニウム膜
を形成してコンタクトホール１２９を充填する。そし
て、アルミニウム膜を所定形状にパターニングしてアル
ミニウム配線層１３０を形成する。これにより、本実施
形態に係る半導体装置が完成する。

【０１２１】以上説明したように、本発明の第３の実施
形態においては、段差を境に周辺回路形成領域とメモリ
セル形成領域に区分けされたシリコン基板１１１におい
て、周辺回路形成領域では微細化に優れたトレンチ型素
子分離構造であるシリコン酸化膜１１５によって素子分
離を行い、メモリセル形成領域ではＬＯＣＯＳ法により
形成されたフィールド酸化膜１１９によって素子分離を
行う。

【０１２２】これにより、メモリセル形成領域の更なる
微細化を達成することが可能となり、半導体装置の高集
積化に寄与することができる。

【０１２３】さらに、段差を境に低く形成された周辺回
路形成にシリコン基板１１１表面からの凸量が大きいフ
ィールド酸化膜１１９を形成するため、周辺回路形成領
域よりも高く形成されたメモリセル形成領域のシリコン
酸化膜１１５とフィールド酸化膜１１９の表面を略同一
階層レベルに形成することが可能である。

【０１２４】これにより、周辺回路形成領域とメモリセ
ル形成領域の素子分離構造を略同一面に形成することが
可能となり、半導体装置の全域で平坦化を達成すること
が可能となる。

【０１２５】従って、層間絶縁膜であるＢＰＳＧ膜１２
８上に、周辺回路形成領域からメモリセル形成領域に跨
がるようにアルミニウム配線層１３０が形成されたとし
ても、ＢＰＳＧ膜１２８上の周辺回路形成領域とメモリ
セル形成領域の境界に段差が形成されていないため、段
差に起因するアルミニウム配線層１３０の断線、パター
ン形成不良等の問題の発生を抑止することができる。

【０１２６】従って、本実施形態によれば、シリコン基
板１１１に形成された段差により、平坦性を失うことな
くシリコン基板１１１表面からの凸量の異なる素子分離
構造を同一基板上に混載することが可能となる。

【０１２７】なお、本実施形態においては、シリコン基
板上に絶縁膜を介して半導体層が形成された、いわゆる
ＳＯＩ基板を用いて素子形成を行ってもよい。

【０１２８】図１６はシリコン半導体基板１３１、絶縁
層１３２及びシリコン単結晶半導体層１３３からなるＳ
ＯＩ基板１３４上に、上述した工程と同様にして周辺回
路形成領域及びメモリセル形成領域にＭＯＳトランジス
タを形成した例を示す。

【０１２９】この場合には、周辺回路形成領域における
フィールド酸化膜１１９をＳＯＩ基板１３４の絶縁層１
３２に達するように形成することができるため、素子活
性領域１２０は各々が電気的に独立し、周辺回路形成領
域におけるＭＯＳトランジスタをいわゆるメサ型のトラ
ンジスタとして形成することができる。従って、周辺回
路形成領域における不純物拡散層１２６，１２７を絶縁
層１３２に達するように形成することによって、ＭＯＳ
トランジスタの高速動作を実現することが可能である。

【０１３０】一方、この場合のメモリセル形成領域にお
いてはトレンチ型素子分離構造であるシリコン酸化膜１
１５を絶縁層１３２に達しないように形成することによ
り、例えば複数のメモリセルに一斉に基板電位を印加す
ることも可能である。勿論、メモリセル形成領域におい
てもシリコン酸化膜１１５を絶縁層１３２に到達するよ
うに形成してもよい。この場合には、メモリセル形成領
域のトランジスタの高速動作を実現することができる。

【０１３１】（第４の実施形態）次に、本発明の第４の
実施形態に係る半導体装置の構成とその製造方法を、図
１７〜図２０及び図２１に基づいてともに説明する。

【０１３２】図１７〜図２０は、本発明の第４の実施形
態である半導体装置の製造方法を示す製造工程である。
また、図２１は図２０（ｂ）の縦断面図に対応する平面
図である。これ等の図において、右側に示した領域が周
辺回路形成領域であり、左側に示した領域がメモリセル
形成領域である。更に、右側の領域及び左側の領域にお
いて素子分離構造によって囲まれた領域が素子活性領域
である。なお、これらの図において第３の実施形態と同
一の構成要素については第３の実施形態と同一の符号を
記す。

【０１３３】先ず、図１７（ａ）に示すように、Ｐ型シ
リコン基板１１１に、例えば、硼素を注入エネルギー６
０ｋｅＶ、ドーズ量１×１０¹³ｃｍ^-2でイオン注入した
後、例えば、温度１１００℃、６時間の熱処理により、
不純物を拡散および活性化して、シリコン基板１１に前
記硼素からなるＰ型ウェル領域１１２を形成する。

【０１３４】次に、図１７（ｂ）に示すように、Ｐ型ウ
ェル領域１１２が形成されたシリコン基板１１１の表面
に熱酸化を施して、膜厚４０ｎｍ程度のシリコン酸化膜
１１３をシリコン基板１１１上に形成すると共に、メモ
リセル形成領域の素子活性領域以外の前記シリコン酸化
膜をエッチング除去する。勿論、この時、周辺回路形成
領域の前記シリコン酸化膜は全てエッチング除去され
る。

【０１３５】次に、図１７（ｃ）に示すように、前記シ
リコン酸化膜１１３をマスクとして、シリコン基板１１
１を４００ｎｍ程度エッチング除去して、シリコン基板
１１１内に溝部Ｂ及び凹部Ｃを形成する。ここで溝部Ｂ
は、メモリセル形成領域内の素子活性領域の囲りに形成
され、後工程で素子分離領域となる。又、凹部Ｃは、後
工程で、周辺回路形成領域となる。又、溝部Ｂは、メモ
リセル形成領域と周辺回路形成領域の境界においては、
図からも明らかなように凹部Ｃに連続してつながってい
る。

【０１３６】次に、図１７（ｄ）に示すように、Ｐ型シ
リコン基板１１１に熱酸化を施して、膜厚２０ｎｍ程度
の熱酸化膜であるシリコン酸化膜１１４を形成する。

【０１３７】次に、図１８（ａ）に示すように、シリコ
ン基板１１１上全面（ｏｖｅｒ）にＣＶＤ法によりシリ
コン酸化膜１１５を４００ｎｍ程度に形成する。

【０１３８】これにより、図１８（ｃ）に示すように、
埋め込み絶縁膜となるシリコン酸化膜１１５が、周辺回
路形成領域に形成される。

【０１３９】次に、図１８（ｂ）に示すように、周辺回
路形成領域をフォトレジスト膜１１６で覆い、エッチン
グを施す。このエッチングは、フォトレジスト膜１１６
とシリコン酸化膜１１５のエッチングレートがほぼ同じ
という条件の下に、メモリセル形成領域のシリコン基板
１１１の表面が露出するまで行われる。、ただし、第３
の実施形態とは異なり、第４の実施形態では、シリコン
酸化膜１１５は、メモリセル形成領域との境界部には残
存しない。

【０１４０】この後の工程は、第３の実施形態の場合と
ほぼ同じである。即ち、図１８（ｄ）に示すように、Ｐ
型シリコン基板１１１に熱酸化を施して、膜厚２０ｎｍ
程度の熱酸化膜であるシリコン酸化膜１１７を形成す
る。

【０１４１】次いで、図１９（ａ）に示すように、ＣＶ
Ｄ法によりシリコン基板１１１上の全面にシリコン窒化
膜１１８を形成する。

【０１４２】次に、図１９（ｂ）に示すように、フォト
リソグラフィー及びこれに続くドライエッチングにより
シリコン窒化膜１１８及び熱酸化膜１１７をともに選択
的に除去する。この際、周辺回路形成領域において素子
分離領域となる領域を露出させ、周辺回路形成領域とメ
モリセル形成領域の境界のシリコン基板１１１が一部露
出するようにエッチングを行う。

【０１４３】次に、図１９（ｃ）に示すように、シリコ
ン窒化膜１１８をマスクとして露出したシリコン基板１
１１表面を熱酸化することにより、フィールド酸化膜１
１９を周辺回路形成領域に形成する。前述したように、
段差部においてシリコン基板１１１が露出するようにシ
リコン窒化膜１１９とシリコン酸化膜１１７を除去して
いるため、フィールド酸化膜１１９は段差部を覆うよう
に形成される。

【０１４４】次に、図２０（ａ）に示すように、フィー
ルド酸化膜１１９の形成に用いたシリコン窒化膜１１８
をエッチング除去する。そして、シリコン窒化膜１１８
の下層に形成されたシリコン酸化膜１１７をエッチング
除去する。そして、周辺回路形成領域においてはフィー
ルド酸化膜１１９によって素子活性領域１２０が画定さ
れ、メモリセル形成領域においては埋め込み絶縁膜（ト
レンチ型素子分離構造）となるシリコン酸化膜１１５に
よって素子活性領域１２１が画定される。

【０１４５】トレンチ型素子分離構造となるシリコン酸
化膜１１５は、ＬＯＣＯＳ法により形成したフィールド
酸化膜１１９のようにバーズビークが形成されないた
め、素子分離方法としてフィールド酸化膜１１９よりも
微細化に適している。このように第４の実施形態におい
ても、メモリセル形成領域の素子分離をシリコン酸化膜
１１５によって行うため、メモリセル形成領域において
は微細化により高集積化を図ることが可能である。

【０１４６】一方、段差を境に低く形成された領域で
は、ＬＯＣＯＳ法により形成したフィールド酸化膜１１
９で確実に素子分離を行うことができる。

【０１４７】更に、本実施形態においては、段差を境に
低く形成された領域にシリコン基板１１１からの凸量が
大きいフィールド酸化膜１１９を形成し、高く形成され
た領域にシリコン基板１１１からの凸量が小さいトレン
チ型素子分離構造であるシリコン酸化膜１１５を形成す
るため、フィールド酸化膜１１９とトレンチ型素子分離
構造１１５の表面を略同一階層レベルに形成することが
可能である。

【０１４８】次に、図１４（ｂ）に示すように、周辺回
路形成領域及びメモリセル形成領域において露出したシ
リコン基板１１１の表面に熱酸化を施して、膜厚１５ｎ
ｍ程度のゲート酸化膜１２２，１２３をそれぞれ形成す
る。その後、シリコン基板１１１上の全面に膜厚２００
ｎｍ程度の多結晶シリコン膜をＣＶＤ法により形成し、
これに燐を熱拡散させて低抵抗化する。次いで、この多
結晶シリコン膜上に所定のパターンのフォトレジスト
（不図示）を設け、これをマスクとして多結晶シリコン
膜を所定のパターンにエッチングして周辺回路形成領域
におけるゲート酸化膜１２２上にゲート電極１２４を、
メモリセル形成領域におけるゲート酸化膜１２３上にゲ
ート電極１２５を形成する。

【０１４９】その後、ゲート電極１２４及びゲート電極
１２５をマスクとして、例えば砒素（Ａｓ）を注入エネ
ルギ−６０ｋｅＶ、ド−ズ量５×１０¹⁵ｃｍ^-2でイオン
注入して、熱処理を施して、素子活性領域におけるこれ
らのゲート構造の両側のシリコン基板１１１にソース／
ドレインとなる一対の不純物拡散層１２６，１２７を形
成する。

【０１５０】図２０（ｂ）の状態の平面図を図２１に示
す。メモリセル形成領域には素子活性領域７を跨ぐよう
にゲート電極２０が形成され、高く形成された領域には
ゲート電極３６が形成されている。そして、フィ−ルド
酸化膜１１９は、連続してメモリセル形成領域の境界領
域に達し、メモリセル形成領域のシリコン酸化膜１１５
と接続されている。

【０１５１】次に、図２０（ｃ）に示すように、全面に
ＢＰＳＧ膜１２８を形成した後、リフローすることによ
り平坦化する。この際、前述したようにフィールド酸化
膜１１９の表面とトレンチ型素子分離構造であるシリコ
ン酸化膜１１５の表面が略同一階層レベルに形成されて
いるため、ＢＰＳＧ膜１２８の表面を完全に平坦に形成
することができる。

【０１５２】そして、不純物拡散層１２６，１２７に達
するコンタクトホール１２９を形成する。

【０１５３】その後、スパッタ法によりアルミニウム膜
を形成してコンタクトホール１２９を充填する。そし
て、アルミニウム膜を所定形状にパターニングしてアル
ミニウム配線層１３０を形成する。これにより、本実施
形態に係る半導体装置が完成する。

【０１５４】以上説明したように、本発明の第４の実施
形態においては段差を境に周辺回路形成領域とメモリセ
ル形成領域に区分けされたシリコン基板１１１におい
て、周辺回路形成領域では微細化に優れたトレンチ型素
子分離構造であるシリコン酸化膜１１５によって素子分
離を行い、メモリセル形成領域ではＬＯＣＯＳ法により
形成されたフィールド酸化膜１１９によって素子分離を
行う。

【０１５５】これにより、メモリセル形成領域の更なる
微細化を達成することが可能となり、半導体装置の高集
積化に寄与することができる。

【０１５６】さらに、段差を境に低く形成された周辺回
路形成領域にシリコン基板１１１表面からの凸量が大き
いフィールド酸化膜１１９を形成するため、周辺回路形
成領域よりも高く形成されたメモリセル形成領域のシリ
コン酸化膜１１５とフィールド酸化膜１１９の表面を略
同一階層レベルに形成することが可能である。

【０１５７】これにより、周辺回路形成領域とメモリセ
ル形成領域の素子分離構造を略同一面に形成することが
可能となり、半導体装置の全域で平坦化を達成すること
が可能となる。

【０１５８】従って、層間絶縁膜であるＢＰＳＧ膜１２
８上に、周辺回路形成領域からメモリセル形成領域に跨
がるようにアルミニウム配線層１３０が形成されたとし
も、周辺回路形成領域とメモリセル形成領域の境界に段
差が形成されていないため、段差に起因するアルミニウ
ム配線層１３０の断線、パターン形成不良等の問題の発
生を抑止することができる。

【０１５９】従って、本実施形態によれば、シリコン基
板１１１に形成された段差により、平坦性を失うことな
くシリコン基板１１１表面からの凸量の異なる素子分離
構造を同一基板上に混載することが可能となる。

【０１６０】また、本実施形態においては段差部を覆う
ようにフィ−ルド酸化膜１１９を形成するため、段差部
から周辺回路形成領域へ連なるようにフィ−ルド酸化膜
１１９からなる素子分離構造を形成することができる。
従って、素子分離構造の面積を減らして省スペ−ス化を
図ることが可能である。

【０１６１】なお、本実施形態においては、シリコン基
板上に絶縁膜を介して半導体層が形成された、いわゆる
ＳＯＩ基板を用いて素子形成を行ってもよい。

【０１６２】図２２はシリコン半導体基板１３１、絶縁
層１３２及びシリコン単結晶半導体層１３３からなるＳ
ＯＩ基板１３４上に、上述した工程と同様にして周辺回
路形成領域及びメモリセル形成領域にＭＯＳトランジス
タを形成した例を示す。

【０１６３】この場合には、周辺回路形成領域における
フィールド酸化膜１１９をＳＯＩ基板１３４の絶縁層１
３２に達するように形成することができるため、素子活
性領域１２０は各々が電気的に独立し、周辺回路形成領
域におけるＭＯＳトランジスタをいわゆるメサ型のトラ
ンジスタとして形成することができる。従って、周辺回
路形成領域における不純物拡散層１２６，１２７を絶縁
層１３２に達するように形成することによって、ＭＯＳ
トランジスタの高速動作を実現することが可能である。

【０１６４】一方、この場合のメモリセル形成領域にお
いてはトレンチ型素子分離構造であるシリコン酸化膜１
１５を絶縁層１３２に達しないように形成することによ
り、例えば複数のメモリセルに一斉に基板電位を印加す
ることも可能である。

【０１６５】この第４の実施形態によっても、フィ−ル
ド酸化膜１１９を形成する領域が、埋め込み絶縁膜素子
分離のシリコン酸化膜１１５を形成する領域より、低く
形成されるので半導体装置製造工程における平坦化に寄
付することが大である。

【０１６６】また、周辺回路形成領域とメモリセル形成
領域との境界においては、フィ−ルド酸化膜１１９が両
領域の素子分離構造を兼ねているので、スペースファク
ターを良くすることもできる。

【０１６７】（第５の実施形態）次に、本発明の第５の
実施形態に係る半導体装置の構成とその製造方法を、図
２３〜図２６及び図２７に基づいて共に説明する。

【０１６８】図２３〜図２６は、本発明の第５の実施形
態による半導体装置の製造方法を示す製造工程である。
図２７は、図２６（ｂ）の縦断面に対応する平面図であ
る。これらの図に於て、右側に示した領域がメモリセル
形成領域であり、左側に示した領域が例えばＥＥＰＲＯ
Ｍのメモリセル形成領域である。更に、右側の領域及び
左側の領域において素子分離構造によって囲まれた領域
が素子活性領域である。

【０１６９】先ず、図２３（ａ）に示すように、Ｐ型シ
リコン基板２１１に、例えば、硼素を注入エネルギーｋ
ｅＶ、ドーズ量１×１０¹³ｃｍ^-2でイオン注入した後、
例えば、温度１１００℃、６時間の熱処理により、不純
物を拡散および活性化して、シリコン基板２１１に前記
硼素からなるＰ型ウェル領域２１２を形成する。

【０１７０】次に、図２３（ｂ）に示すように、Ｐ型ウ
ェル領域２１２が形成されたシリコン基板２１１の表面
に熱酸化を施して、膜厚４０ｎｍ程度のシリコン酸化膜
２１３をシリコン基板２１１上に形成する。次に不図示
のパターンニングされたフォトレジスト膜をマスクとし
て、周辺回路形成領域の素子活性領域及び、周辺回路形
成領域とメモリセル形成領域の境界領域を残して、前記
シリコン酸化膜２１３をエッチング除去する。

【０１７１】次に、図２３（ｃ）に示すように、前記シ
リコン酸化膜２１３をマスクとして、シリコン基板２１
１を４００ｎｍ程度エッチング除去して、シリコン基板
２１１内に溝部Ｂ及び凹部Ｃを形成する。ここで、溝部
Ｂは、メモリセル形成領域内の素子活性領域の囲りに形
成され、後工程で素子分離領域となる。また、凹部Ｃ
は、後工程で周辺回路形成領域となる。

【０１７２】次に、図２３（ｄ）に示すように、Ｐ型シ
リコン基板２１１に、熱酸化を施して、膜厚２０ｎｍ程
度の熱酸化膜であるシリコン酸化膜２１４を形成する。

【０１７３】次に、図２４（ａ）に示すように、シリコ
ン基板２１１上の全面にＣＶＤ法によりシリコン酸化膜
２１５を膜厚４００ｎｍ程度に形成する。

【０１７４】次に、図２４（ｂ）に示すように、メモリ
セル形成領域をフォトレジスト膜２１６で覆い（この
時、フォトレジスト膜２１６は、メモリセル形成領域と
周辺回路形成領域との境界領域に存在するシリコン酸化
膜２１３の一部を覆う）エッチングを施す。このエッチ
ングは、フォトレジスト膜２１６とシリコン酸化膜２１
５のエッチングレートがほぼ同じという条件の下に、メ
モリセル形成領域のシリコン基板２１１の表面が露出す
るまで行われる。

【０１７５】これにより、図２４（ｃ）に示すように、
埋め込み絶縁膜（トレンチ型素子分離構造）となるシリ
コン酸化膜２１５が、メモリセル形成領域の素子活性領
域の囲りに形成される。

【０１７６】次に、図２４（ｄ）に示すように、Ｐ型シ
リコン基板２１１の表面に熱酸化を施して、膜厚４０ｎ
ｍ程度の熱酸化膜２１７を形成する。

【０１７７】次に、図２５（ａ）に示すように、ＣＶＤ
法によりシリコン窒化膜２１８を形成する。

【０１７８】次に、図２５（ｂ）に示すように、フォト
リソグラフィー及びこれに続くドライエッチングにより
シリコン窒化膜２１８及び熱酸化膜２１７をともに選択
的に除去する。この際、周辺回路形成領域において素子
分離領域となる領域を露出させるようにエッチングを行
う。

【０１７９】次に、図２５（ｃ）に示すように、シリコ
ン窒化膜２１８をマスクとして露出したシリコン基板２
１１表面を熱酸化することにより、フィールド酸化膜２
１９を周辺回路形成領域に形成する。

【０１８０】次に、図２６（ａ）に示すように、フィー
ルド酸化膜２１９の形成に用いたシリコン窒化膜２１８
をエッチング除去する。そして、シリコン窒化膜２１８
の下層に形成されたシリコン酸化膜２１７をエッチング
除去する。そして、周辺回路形成領域においてはフィー
ルド酸化膜２１９によって素子活性領域２２０が画定さ
れ、メモリセル形成領域においては埋め込み絶縁膜（ト
レンチ型素子分離構造）となるシリコン酸化膜２１５に
よって素子活性領域２２１が画定される。

【０１８１】トレンチ型素子分離構造となるシリコン酸
化膜２１５は、ＬＯＣＯＳ法により形成したフィールド
酸化膜２１９のようにバーズビークが形成されないた
め、素子分離方法としてフィールド酸化膜２１９よりも
微細化に適している。このように第５の実施形態におい
ても、メモリセル形成領域の素子分離をシリコン酸化膜
２１５によって行うため、メモリセル形成領域において
は微細化により高集積化を図ることが可能である。

【０１８２】一方、段差を境に低く形成された周辺回路
形成領域では、ＬＯＣＯＳ法により形成したフィールド
酸化膜２１９で確実に素子分離を行うことができる。

【０１８３】更に、本実施形態においては、段差を境に
低く形成された周辺回路形成領域にシリコン基板２１１
からの凸量が大きいフィールド酸化膜２１９を形成し、
高く形成されたメモリセル形成領域にシリコン基板２１
１からの凸量が小さいトレンチ型素子分離構造であるシ
リコン酸化膜２１５を形成するため、フィールド酸化膜
２１９とトレンチ型素子分離構造２１５の表面を略同一
階層レベルに形成することが可能である。

【０１８４】次に、図２６（ｂ）に示すように、周辺回
路形成領域及びメモリセル形成領域において露出したシ
リコン基板２１１の表面に熱酸化を施して、膜厚１５ｎ
ｍ程度のゲート酸化膜２２２，２２３をそれぞれ形成す
る。その後、シリコン基板２１１上の全面に膜厚２００
ｎｍ程度の多結晶シリコン膜をＣＶＤ法により形成し、
これに燐を熱拡散させて低抵抗化する。次いで、この多
結晶シリコン膜上に所定のパターンのフォトレジスト
（不図示）を設け、これをマスクとして多結晶シリコン
膜を所定のパターンにエッチングして周辺回路形成領域
におけるゲート酸化膜２２２上にゲート電極２２４を、
メモリセル形成領域におけるゲート酸化膜２２３上にゲ
ート電極２２５を形成する。

【０１８５】その後、ゲート電極２２４及びゲート電極
２２５をマスクとして、例えば砒素（Ａｓ）を注入エネ
ルギ−６０ｋｅＶ、ド−ズ量５×１０¹⁵ｃｍ^-2でイオン
注入して、熱処理を施して、素子活性領域におけるこれ
らのゲート構造の両側のシリコン基板１１１にソース／
ドレインとなる一対の不純物拡散層２２６，２２７を形
成する。

【０１８６】図２６（ｂ）の状態の平面図を図２７に示
す。周辺回路形成領域には素子活性領域２２０を跨ぐよ
うにゲート電極２２４が形成され、高く形成されたメモ
リセル形成領域にはゲート電極２２５が形成されてい
る。

【０１８７】次に、図２６（ｃ）に示すように、全面に
ＢＰＳＧ膜２２８を形成した後、リフローすることによ
り平坦化する。この際、前述したようにフィールド酸化
膜２１９の表面とトレンチ型素子分離構造であるシリコ
ン酸化膜２１５の表面が略同一階層レベルに形成されて
いるため、ＢＰＳＧ膜２２８の表面を完全に平坦に形成
することができる。

【０１８８】そして、不純物拡散層２２６，２２７に達
するコンタクトホール２２９を形成する。

【０１８９】その後、スパッタ法によりアルミニウム膜
を形成してコンタクトホール１２９を充填する。そし
て、アルミニウム膜を所定形状にパターニングしてアル
ミニウム配線層２３０を形成する。これにより、本実施
形態に係る半導体装置が完成する。

【０１９０】この第５の実施形態においては、フィ−ル
ド酸化膜を形成する領域が、埋め込み絶縁膜素子分離の
シリコン酸化膜を形成する領域より、低く形成されてい
るので、半導体製造製造工程における平坦化に寄与する
ことができる。更に、前記２つの領域の境界領域は素子
分離構造が形成されていないため、この領域のシリコン
基板２１１表面に不純物拡散層を形成し、この不純物拡
散層と接続される電極を形成することにより、電極を介
してシリコン基板２１１に所定の電圧を印可することが
できる。これにより周辺回路形成領域とメモリセル形成
領域間の分離を確実にすることができる。

【０１９１】なお、本実施形態においても、シリコン基
板上に絶縁膜を介して半導体層が形成された、いわゆる
ＳＯＩ基板を用いて素子形成を行ってもよい。

【０１９２】図２８はシリコン半導体基板２３１、絶縁
層２３２及びシリコン単結晶半導体層２３３からなるＳ
ＯＩ基板２３４上に、上述した工程と同様にして周辺回
路形成領域にＭＯＳトランジスタを形成し、メモリセル
形成領域に複合ゲート構造のＥＥＰＲＯＭを形成した例
を示す。

【０１９３】この場合には、周辺回路形成領域における
フィールド酸化膜２１９をＳＯＩ基板２３４の絶縁層２
３２に達するように形成することができるため、素子活
性領域２２０は各々が電気的に独立し、周辺回路形成領
域におけるＭＯＳトランジスタをいわゆるメサ型のトラ
ンジスタとして形成することができる。従って、周辺回
路形成領域における不純物拡散層２２６，２２７を絶縁
層２３２に達するように形成することによって、ＭＯＳ
トランジスタの高速動作を実現することが可能である。

【０１９４】一方、この場合のメモリセル形成領域にお
いてはトレンチ型素子分離構造であるシリコン酸化膜２
１５を絶縁層２３２に達しないように形成することによ
り、例えば複数のメモリセルに一斉に基板電位を印加す
ることも可能である。

【０１９５】（第６の実施形態）次に、本発明の第６の
実施形態に係る半導体装置の構成とその製造方法を、図
２９〜図３２及び図３３に基づいて説明する。

【０１９６】図２９〜図３２は、本発明の第６の実施形
態である半導体装置の製造方法を示す製造工程である。
図３３は、図３２（ｂ）に対応する平面図である。これ
らの図おいて、右側に示した領域が例えばＤＲＡＭのメ
モリセル形成領域であり、左側に示した領域が周辺回路
形成領域である。更に、右側の領域及び左側の領域にお
いて素子分離構造によって囲まれた領域が素子活性領域
である。

【０１９７】先ず、図２９（ａ）に示すように、Ｐ型シ
リコン基板３１１に、例えば、硼素を注入エネルギーｋ
ｅＶ、ドーズ量１×１０¹³ｃｍ^-2でイオン注入した後、
例えば温度１１００℃、６時間の熱処理により、不純物
を拡散および活性化して、シリコン基板３１１に前記硼
素からなるＰ型ウェル領域３１２を形成する。

【０１９８】次に、図２９（ｂ）に示すように、Ｐ型ウ
ェル領域３１２が形成されたシリコン基板３１１の表面
に熱酸化を施して、膜厚４０ｎｍ程度のシリコン酸化膜
３１３をシリコン基板３１１上に形成する。次いで、そ
の上にＣＶＤ法によりシリコン窒化膜３１７を１５０ｎ
ｍ程度形成する。次いで不図示のパターンニングされた
フォトレジストをマスクとして、メモリセル形成領域の
素子活性化領域以外の前記シリコン酸化膜３１３とシリ
コン窒化膜３１７をエッチング除去する。勿論、この
時、周辺回路形成領域の前記シリコン酸化膜３１３とシ
リコン窒化膜３１７は全てエッチング除去される。

【０１９９】次に、図２６（ｃ）に示すように、前記シ
リコン酸化膜３１３とシリコン窒化膜３１７をマスクと
して、シリコン基板３１１を４００ｎｍ程度エッチグ除
去して前記シリコン基板３１１内に、溝部Ｂ及び凹部Ｃ
を形成する。ここで溝部Ｂは、メモリセル形成領域内の
素子活性領域の囲であって、ただし周辺回路形成領域と
の境界は除かれた領域に形成され、後工程で、素子分離
領域となる。また、凹部Ｃは後工程により周辺回路形成
領域となる。

【０２００】次に、図２９（ｄ）に示すように、Ｐ型シ
リコン基板３１１に熱酸化を施して、膜厚２０ｎｍ程度
の熱酸化膜であるシリコン酸化膜３１４を形成する。

【０２０１】次に、図３０（ａ）に示すように、シリコ
ン基板３１１上全面にＣＶＤ法によりシリコン酸化膜３
１５を６００ｎｍ程度に形成する。

【０２０２】次に、図３０（ｂ）に示すように、化学機
械研磨法（ＣＭＰ法）により前記シリコン窒化膜３１７
が露出するまで前記シリコン酸化膜３１５を研磨して除
去する。

【０２０３】次に、図３０（ｃ）に示すように、メリセ
ル形成領域を、周辺回路形成領域との境界領域は若干除
いてフォトレジスト膜３１６で覆い、ウエットエッチン
グを施す。このウエットエッチングは、弗化水素酸を用
い、メモリセル形成領域のＰ型シリコン基板表面が露出
するまで行われる。これにより、メモリセル形成領域の
素子活性領域の囲り、ただしメモリセル形成領域と周辺
回路形成領域との境界領域は除いて、素子分離領域とな
り埋め込み絶縁膜３１５が形成される。次いで、前記フ
ォトレジスト膜３１６を除去し、熱燐酸を用いてシリコ
ン窒化膜３１７をエッチング除去し、次いで、弗化水素
酸を用いてシリコン酸化膜３１３をエッチング除去す
る。

【０２０４】次に、図３０（ｄ）に示すように、Ｐ型シ
リコン基板３１１の表面に熱酸化を施して、膜厚４０ｎ
ｍ程度の熱酸化膜３１７を形成する。

【０２０５】次に、図３１（ａ）に示すように、ＣＶＤ
法によりシリコン窒化膜３１８を形成する。

【０２０６】次に、図３１（ｂ）に示すように、フォト
リソグラフィー及びこれに続くドライエッチングにより
シリコン窒化膜３１８及び熱酸化膜３１７をともに選択
的に除去する。この際、周辺回路形成領域において素子
分離領域となる領域を露出させるようにエッチングを行
う。

【０２０７】次に、図３１（ｃ）に示すように、シリコ
ン窒化膜３１８をマスクとして露出したシリコン基板３
１１表面を熱酸化することにより、フィールド酸化膜３
１９を周辺回路形成領域に形成する。

【０２０８】次に、図３２（ａ）に示すように、フィー
ルド酸化膜３１９の形成に用いたシリコン窒化膜３１８
をエッチング除去する。そして、シリコン窒化膜３１８
の下層に形成されたシリコン酸化膜３１７をエッチング
除去する。そして、周辺回路形成領域においてはフィー
ルド酸化膜３１９によって素子活性領域３２０が画定さ
れ、メモリセル形成領域においては埋め込み絶縁膜（ト
レンチ型素子分離構造）となるシリコン酸化膜３１５に
よって素子活性領域３２１が画定される。

【０２０９】トレンチ型素子分離構造となるシリコン酸
化膜３１５は、ＬＯＣＯＳ法により形成したフィールド
酸化膜３１９のようにバーズビークが形成されないた
め、素子分離方法としてフィールド酸化膜３１９よりも
微細化に適している。このように第５の実施形態におい
ても、メモリセル形成領域の素子分離をシリコン酸化膜
３１５によって行うため、メモリセル形成領域において
は微細化により高集積化を図ることが可能である。

【０２１０】一方、段差を境に低く形成された周辺回路
形成領域では、ＬＯＣＯＳ法により形成したフィールド
酸化膜３１９で確実に素子分離を行うことができる。

【０２１１】更に、本実施形態においては、段差を境に
低く形成された周辺回路形成領域にシリコン基板３１１
からの凸量が大きいフィールド酸化膜３１９を形成し、
高く形成されたメモリセル形成領域にシリコン基板３１
１からの凸量が小さいトレンチ型素子分離構造であるシ
リコン酸化膜３１５を形成するため、フィールド酸化膜
３１９とトレンチ型素子分離構造３１５の表面を略同一
階層レベルに形成することが可能である。

【０２１２】次に、図３２（ｂ）に示すように、周辺回
路形成領域及びメモリセル形成領域において露出したシ
リコン基板３１１の表面に熱酸化を施して、膜厚１５ｎ
ｍ程度のゲート酸化膜３２２，３２３をそれぞれ形成す
る。その後、シリコン基板３１１上の全面に膜厚２００
ｎｍ程度の多結晶シリコン膜をＣＶＤ法により形成し、
これに燐を熱拡散させて低抵抗化する。次いで、この多
結晶シリコン膜上に所定のパターンのフォトレジスト
（不図示）を設け、これをマスクとして多結晶シリコン
膜を所定のパターンにエッチングして周辺回路形成領域
におけるゲート酸化膜３２２上にゲート電極３２４を、
メモリセル形成領域におけるゲート酸化膜３２３上にゲ
ート電極３２５を形成する。

【０２１３】その後、ゲート電極３２４及びゲート電極
３２５をマスクとして、例えば砒素（Ａｓ）を注入エネ
ルギ−６０ｋｅＶ、ド−ズ量５×１０¹⁵ｃｍ^-2でイオン
注入して、熱処理を施して、素子活性領域におけるこれ
らのゲート構造の両側のシリコン基板３１１にソース／
ドレインとなる一対の不純物拡散層３２６，３２７を形
成する。

【０２１４】図３２（ｂ）の状態の平面図を図３３に示
す。周辺回路形成領域には素子活性領域３２０を跨ぐよ
うにゲート電極３２４が形成され、高く形成されたメモ
リセル形成領域にはゲート電極３２５が形成されてい
る。

【０２１５】次に、図３２（ｃ）に示すように、全面に
ＢＰＳＧ膜３２８を形成した後、リフローすることによ
り平坦化する。この際、前述したようにフィールド酸化
膜３１９の表面とトレンチ型素子分離構造であるシリコ
ン酸化膜３１５の表面が略同一階層レベルに形成されて
いるため、ＢＰＳＧ膜３２８の表面を完全に平坦に形成
することができる。

【０２１６】そして、不純物拡散層３２６，３２７に達
するコンタクトホール３２９を形成する。

【０２１７】その後、スパッタ法によりアルミニウム膜
を形成してコンタクトホール３２９を充填する。そし
て、アルミニウム膜を所定形状にパターニングしてアル
ミニウム配線層３３０を形成する。これにより、本実施
形態に係る半導体装置が完成する。

【０２１８】なお、本実施形態においては、シリコン基
板上に絶縁膜を介して半導体層が形成された、いわゆる
ＳＯＩ基板を用いて素子形成を行ってもよい。

【０２１９】図３４はシリコン半導体基板３３１、絶縁
層３３２及びシリコン単結晶半導体層３３３からなるＳ
ＯＩ基板３３４上に、上述した工程と同様にして周辺回
路形成領域にＭＯＳトランジスタを形成し、メモリセル
形成領域に複合ゲート構造のＥＥＰＲＯＭを形成した例
を示す。

【０２２０】この場合には、周辺回路形成領域における
フィールド酸化膜３１９をＳＯＩ基板３３４の絶縁層３
３２に達するように形成することができるため、素子活
性領域３２０は各々が電気的に独立し、周辺回路形成領
域におけるＭＯＳトランジスタをいわゆるメサ型のトラ
ンジスタとして形成することができる。従って、周辺回
路形成領域における不純物拡散層３２６，３２７を絶縁
層３３２に達するように形成することによって、ＭＯＳ
トランジスタの高速動作を実現することが可能である。

【０２２１】一方、この場合のメモリセル形成領域にお
いてはトレンチ型素子分離構造であるシリコン酸化膜３
１５を絶縁層３３２に達しないように形成することによ
り、例えば複数のメモリセルに一斉に基板電位を印加す
ることも可能である。

【０２２２】この第６の実施形態においても、フィール
ド酸化膜を形成する領域が、埋め込み絶縁膜素子分離の
シリコン酸化膜を形成する領域より、低く形成されるの
で半導体装置製造工程における平坦化に寄付することが
大である。

【０２２３】また、周辺回路形成領域とメモリセル形成
領域との境界においては、フィールドシールド素子分離
構造が両領域の素子分離構造を兼ねているので、スペー
スファクターを良くすることもできる。

【０２２４】（第７の実施形態）次に、本発明の第７の
実施形態に係る半導体装置の構成とその製造方法を、図
３５〜図３８及び図３９に基づいて説明する。

【０２２５】図３５〜図３８は、本発明の第７の実施形
態である半導体装置の製造方法の製造工程を示す。図３
９は、図３８（ｂ）に対応する平面図である。これらの
図において、右側に示した領域がメモリセル形成領域で
あり、左側に示した領域が周辺回路形成領域である。更
に、右側の領域及び左側の領域において素子分離構造に
よって囲まれた領域が素子活性領域である。

【０２２６】先ず、図３５（ａ）に示すように、Ｐ型シ
リコン基板４１１に、例えば、硼素を注入エネルギー６
０ｋｅＶ、ドーズ量１×１０¹³ｃｍ^-2で、イオン注入し
た後、例えば、温度１１００℃、６時間の熱処理によ
り、不純物を拡散および活性化して、シリコン基板４１
１に前記硼素からなるＰ型ウェル領域４１２を形成す
る。

【０２２７】次に、図３５（ｂ）に示すように、Ｐ型ウ
ェル領域４１２が形成されたシリコン基板４１１の表面
に熱酸化を施して、膜厚４０ｎｍ程度のシリコン酸化膜
４１３をシリコン基板４１１上に形成する。次いで、そ
の上に、ＣＶＤ法によりシリコン窒化膜４１７を１５０
ｎｍ程度形成する。その後、不図示のパターンニングさ
れたフォトレジスト膜をマスクとして、メモリセル形成
領域の素子活性領域及び、周辺回路形成領域とメモリセ
ル形成領域の境界領域を若干を残して、前記シリコン酸
化膜４１３とシリコン窒化膜４１７をエッチング除去す
る。

【０２２８】次に、図３５（ｃ）に示すように、前記シ
リコン酸化膜４１３ををマスクとして、シリコン基板４
１１を４００ｎｍ程度エッチング除去して、シリコン基
板４１１内に溝部Ｂ及び凹部Ｃを形成する。ここで、溝
部Ｂは、メモリセル形成領域内の素子活性領域の囲りに
形成され、後工程で素子分離領域となる。また、凹部Ｃ
は、後工程で周辺回路形成領域となる。

【０２２９】次に、図３５（ｄ）に示すように、Ｐ型シ
リコン基板４１１に熱酸化を施して、膜厚２０ｎｍ程度
の熱酸化膜であるシリコン酸化膜４１４を形成する。

【０２３０】次に、図３６（ａ）に示すように、シリコ
ン基板４１１上全面にＣＶＤ法によりシリコン酸化膜４
１５を４００ｎｍ程度に形成する。

【０２３１】次に、図３６（ｂ）に示すように、化学機
械研磨法（ＣＭＰ法）により前記シリコン窒化膜４１７
が露出するまで前記シリコン酸化膜４１５を研磨して除
去する。

【０２３２】次に、図３６（ｃ）に示すように、周辺回
路形成領域をフォトレジスト膜４１６で覆い、ウエット
エッチングを施す。このウエットエッチングは、弗化水
素酸を用い周辺回路形成領域のＰ型シリコン基板表面が
露出するまで行われる。これにより、メモリセル形成領
域の素子活性領域の囲りに、素子分離領域となる埋め込
み絶縁膜４１５が形成される。

【０２３３】次いで、前記フォトレジスト膜４１６を除
去し、熱燐酸を用いてシリコン窒化膜４１７をエッチン
グ除去し、次いで弗化水素酸を用いてシリコン酸化膜４
１３をエッチング除去する。

【０２３４】次に、図３６（ｄ）に示すように、Ｐ型シ
リコン基板４１１の表面を熱酸化して膜厚４０ｎｍ程度
の熱酸化膜４１７を形成する。この時、周辺回路形成領
域の露出表面にも熱酸化膜１１７が形成される。

【０２３５】次いで、図３７（ａ）に示すように、ＣＶ
Ｄ法によりシリコン基板４１１上の全面にシリコン窒化
膜４１８を形成する。

【０２３６】次に、図３７（ｂ）に示すように、フォト
リソグラフィー及びこれに続くドライエッチングにより
シリコン窒化膜４１８及び熱酸化膜４１７をともに選択
的に除去する。この際、周辺回路形成領域において素子
分離領域となる領域を露出させ、周辺回路形成領域とメ
モリセル形成領域の境界に形成されたシリコン酸化膜４
１５が一部露出するようにエッチングを行う。

【０２３７】次に、図３７（ｃ）に示すように、シリコ
ン窒化膜４１８をマスクとして露出したシリコン基板４
１１表面を熱酸化することにより、フィールド酸化膜４
１９を周辺回路形成領域に形成する。

【０２３８】次に、図３８（ａ）に示すように、フィー
ルド酸化膜４１９の形成に用いたシリコン窒化膜４１８
をエッチング除去する。そして、シリコン窒化膜４１８
の下層に形成されたシリコン酸化膜４１７をエッチング
除去する。そして、周辺回路形成領域においてはフィー
ルド酸化膜４１９によって素子活性領域４２０が画定さ
れ、メモリセル形成領域においては埋め込み絶縁膜（ト
レンチ型素子分離構造）となるシリコン酸化膜４１５に
よって素子活性領域４２１が画定される。

【０２３９】トレンチ型素子分離構造となるシリコン酸
化膜４１５は、ＬＯＣＯＳ法により形成したフィールド
酸化膜４１９のようにバーズビークが形成されないた
め、素子分離方法としてフィールド酸化膜４１９よりも
微細化に適している。このように第７の実施形態におい
ても、メモリセル形成領域の素子分離をシリコン酸化膜
４１５によって行うため、メモリセル形成領域において
は微細化により高集積化を図ることが可能である。

【０２４０】一方、段差を境に低く形成された領域で
は、ＬＯＣＯＳ法により形成したフィールド酸化膜４１
９で確実に素子分離を行うことができる。

【０２４１】更に、本実施形態においては、段差を境に
低く形成された領域にシリコン基板４１１からの凸量が
大きいフィールド酸化膜４１９を形成し、高く形成され
た領域にシリコン基板４１１からの凸量が小さいトレン
チ型素子分離構造であるシリコン酸化膜４１５を形成す
るため、フィールド酸化膜４１９とシリコン酸化膜４１
５の表面を略同一階層レベルに形成することが可能であ
る。

【０２４２】次に、図３８（ｂ）に示すように、周辺回
路形成領域及びメモリセル形成領域において露出したシ
リコン基板４１１の表面に熱酸化を施して、膜厚１５ｎ
ｍ程度のゲート酸化膜４２２，４２３をそれぞれ形成す
る。その後、シリコン基板４１１上の全面に膜厚２００
ｎｍ程度の多結晶シリコン膜をＣＶＤ法により形成し、
これに燐を熱拡散させて低抵抗化する。次いで、この多
結晶シリコン膜上に所定のパターンのフォトレジスト
（不図示）を設け、これをマスクとして多結晶シリコン
膜を所定のパターンにエッチングして周辺回路形成領域
におけるゲート酸化膜４２２上にゲート電極４２４を、
メモリセル形成領域におけるゲート酸化膜４２３上にゲ
ート電極４２５を形成する。

【０２４３】その後、ゲート電極４２４及びゲート電極
４２５をマスクとして、例えば砒素（Ａｓ）を注入エネ
ルギ−６０ｋｅＶ、ド−ズ量５×１０¹⁵ｃｍ^-2でイオン
注入して、熱処理を施して、素子活性領域におけるこれ
らのゲート構造の両側のシリコン基板４１１にソース／
ドレインとなる一対の不純物拡散層４２６，４２７を形
成する。

【０２４４】図３８（ｂ）の状態の平面図を図３８に示
す。メモリセル形成領域には素子活性領域４２１を跨ぐ
ようにゲート電極４２５が形成され、周辺回路形成た領
域にはゲート電極４２４が形成されている。

【０２４５】次に、図３８（ｃ）に示すように、全面に
ＢＰＳＧ膜４２８を形成した後、リフローすることによ
り平坦化する。この際、前述したようにフィールド酸化
膜４１９の表面とトレンチ型素子分離構造であるシリコ
ン酸化膜４１５の表面が略同一階層レベルに形成されて
いるため、ＢＰＳＧ膜４２８の表面を完全に平坦に形成
することができる。

【０２４６】そして、不純物拡散層４２６，４２７に達
するコンタクトホール４２９を形成する。

【０２４７】その後、スパッタ法によりアルミニウム膜
を形成してコンタクトホール４２９を充填する。そし
て、アルミニウム膜を所定形状にパターニングしてアル
ミニウム配線層４３０を形成する。これにより、本実施
形態に係る半導体装置が完成する。

【０２４８】以上説明したように、本発明の第７の実施
形態においては段差を境に周辺回路形成領域とメモリセ
ル形成領域に区分けされたシリコン基板４１１におい
て、メモリセル形成領域では微細化に優れたトレンチ型
素子分離構造であるシリコン酸化膜４１５によって素子
分離を行い、周辺回路形成領域ではＬＯＣＯＳ法により
形成されたフィールド酸化膜４１９によって素子分離を
行う。

【０２４９】これにより、メモリセル形成領域の更なる
微細化を達成することが可能となり、半導体装置の高集
積化に寄与することができる。

【０２５０】さらに、段差を境に低く形成された周辺回
路形成にシリコン基板４１１表面からの凸量が大きいフ
ィールド酸化膜４１９を形成するため、周辺回路形成領
域よりも高く形成されたメモリセル形成領域のシリコン
酸化膜４１５とフィールド酸化膜４１９の表面を略同一
階層レベルに形成することが可能である。

【０２５１】これにより、周辺回路形成領域とメモリセ
ル形成領域の素子分離構造を略同一面に形成することが
可能となり、半導体装置の全域で平坦化を達成すること
が可能となる。

【０２５２】従って、層間絶縁膜であるＢＰＳＧ膜４２
８上に、周辺回路形成領域からメモリセル形成領域に跨
がるようにアルミニウム配線層４３０が形成されたとし
も、周辺回路形成領域とメモリセル形成領域の境界に段
差が形成されていないため、段差に起因するアルミニウ
ム配線層４３０の断線、パターン形成不良等の問題の発
生を抑止することができる。

【０２５３】従って、本実施形態によれば、シリコン基
板４１１に形成された段差により、平坦性を失うことな
くシリコン基板４１１表面からの凸量の異なる素子分離
構造を同一基板上に混載することが可能となる。

【０２５４】更に、本実施形態においては、メモリセル
形成領域と周辺回路形成領域の境界領域には素子分離構
造が形成されていないため、この領域のシリコン基板４
１１表面に不純物拡散層を形成し、この不純物拡散層と
接続される電極を形成することにより、電極を介してシ
リコン基板４１１に所定の電圧を印可することができ
る。これにより周辺回路形成領域とメモリセル形成領域
間の分離を確実にすることができる。

【０２５５】なお、本実施形態においては、シリコン基
板上に絶縁膜を介して半導体層が形成された、いわゆる
ＳＯＩ基板を用いて素子形成を行ってもよい。

【０２５６】図４０はシリコン半導体基板４３１、絶縁
層４３２及びシリコン単結晶半導体層４３３からなるＳ
ＯＩ基板４３４上に、上述した工程と同様にして周辺回
路形成領域及びメモリセル形成領域にＭＯＳトランジス
タを形成した例を示す。

【０２５７】この場合には、周辺回路形成領域における
フィールド酸化膜４１９をＳＯＩ基板４３４の絶縁層４
３２に達するように形成することができるため、素子活
性領域４２０は各々が電気的に独立し、周辺回路形成領
域におけるＭＯＳトランジスタをいわゆるメサ型のトラ
ンジスタとして形成することができる。従って、周辺回
路形成領域における不純物拡散層４２６，４２７を絶縁
層４３２に達するように形成することによって、ＭＯＳ
トランジスタの高速動作を実現することが可能である。

【０２５８】一方、この場合のメモリセル形成領域にお
いてはトレンチ型素子分離構造であるシリコン酸化膜４
１５を絶縁層４３２に達しないように形成することによ
り、例えば複数のメモリセルに一斉に基板電位を印加す
ることも可能である。

【０２５９】（第８の実施形態）次に、本発明の第８の
実施形態を、図４１〜図４４及び図４５に基づいて説明
する。図４１〜図４４は、本発明の第８の実施形態であ
る半導体装置の製造方法を示す製造工程図である。ま
た、図４５は図４３（ｄ）の縦断面図に対応する平面図
である。

【０２６０】先ず、図４１（ａ）に示すように、Ｐ型シ
リコン基板５１１に、例えば、硼素を注入エネルギー６
０ｋｅＶ、ドーズ量１×１０¹³ｃｍ^-2でイオン注入した
後、例えば、温度１１００℃、６時間の熱処理により、
不純物を拡散および活性化して、シリコン基板５１１に
前記硼素からなるＰ型ウェル領域５１２を形成する。

【０２６１】そして、シリコン基板５１１に周辺回路形
成領域とメモリセル形成領域を区画し、周辺回路形成領
域をメモリセル形成領域よりも高い位置に形成するため
に、フォトリソグラフィ及びこれに続くドライエッチン
グにより、シリコン基板５１１表面をエッチング除去す
る。これにより、図４１（ａ）に示すような段差部が形
成される。

【０２６２】次に、図４１（ｂ）に示すように、シリコ
ン基板５１１表面を熱酸化処理して、熱酸化膜５１３を
形成する。そして、熱酸化膜５１３上にシリコン窒化膜
５１４を形成する。

【０２６３】次に、図４１（ｃ）に示すように、フォト
リソグラフィ及びこれに続くドライエッチングにより、
メモリセル形成領域においてシリコン窒化膜５１４及び
熱酸化膜５１３を選択的に除去して、シリコン基板５１
１表面を露出させる開口を形成する。

【０２６４】次に、図４１（ｄ）に示すように、シリコ
ン窒化膜５１４をマスクとして異方性エッチングを施す
ことにより、シリコン基板５１１に溝５１５を形成す
る。

【０２６５】次に、図４２（ａ）に示すように、ＣＶＤ
法によりシリコン基板５１１上の全面にシリコン酸化膜
５１６を形成する。これにより溝５１５がシリコン酸化
膜５１６によって埋め込まれる。

【０２６６】次に、図４２（ｂ）に示すように、シリコ
ン窒化膜５１４が露出するまでシリコン酸化膜５１６を
除去する。これにより溝５１５内のみにシリコン酸化膜
５１６が残存することになる。

【０２６７】次に、図４２（ｃ）に示すように、シリコ
ン基板５１１上の全面にシリコン窒化膜５１７を形成す
る。これにより、シリコン酸化膜５１６の上面が覆われ
る。

【０２６８】次に、図４２（ｄ）に示すように、フォト
リソグラフィ及びこれに続くドライエッチングにより、
周辺回路形成領域においてシリコン基板５１１上のシリ
コン窒化膜５１７、シリコン窒化膜５１４及び熱酸化膜
５１３を選択的に除去する。

【０２６９】次に、図４３（ａ）に示すように、シリコ
ン窒化膜５１７をマスクとしてシリコン基板５１１を熱
酸化することにより、フィ−ルド酸化膜５１８を形成す
る。

【０２７０】次に、図４３（ｂ）に示すように、シリコ
ン基板５１１上のシリコン窒化膜５１７、シリコン窒化
膜５１４及び熱酸化膜５１３を除去する。これにより、
シリコン基板５１１表面が露出し、メモリセル形成領域
においてはシリコン酸化膜５１６によって素子活性領域
５２０が画定され、周辺回路形成領域においてはフィ−
ルド酸化膜５１８によって素子活性領域５２１が画定さ
れる。

【０２７１】そして、図４３（ｂ）に示すように、シリ
コン基板５１１に形成した段差により、シリコン酸化膜
５１６の表面とフィ−ルド酸化膜５１８の表面は略同一
階層レベルに形成されることになる。

【０２７２】トレンチ型素子分離構造となるシリコン酸
化膜５１６は、ＬＯＣＯＳ法により形成したフィールド
酸化膜５１８のようにバーズビークが形成されないた
め、素子分離方法としてフィールド酸化膜５１８よりも
微細化に適している。このように第８の実施形態におい
ても、メモリセル形成領域の素子分離をシリコン酸化膜
５１６によって行うため、メモリセル形成領域において
は微細化により高集積化を図ることが可能である。

【０２７３】一方、段差を境に高く形成された周辺回路
形成領域では、ＬＯＣＯＳ法により形成したフィールド
酸化膜５１８で確実に素子分離を行うことができる。

【０２７４】更に、本実施形態においては、段差を境に
低く形成されたメモリセル形成領域にシリコン基板５１
１からの凸量が大きいシリコン酸化膜５１６を形成し、
高く形成された領域にシリコン基板５１１からの凸量が
小さいフィ−ルド酸化膜５１８を形成するため、フィー
ルド酸化膜５１９とシリコン酸化膜５１６の表面を略同
一階層レベルに形成することが可能である。

【０２７５】次に、図４３（ｃ）に示すように、メモリ
セル形成領域及び周辺回路形成領域において露出したシ
リコン基板５１１の表面に熱酸化を施して、膜厚１５ｎ
ｍ程度のゲート酸化膜５２２，５２３をそれぞれ形成す
る。その後、シリコン基板５１１上の全面に膜厚２００
ｎｍ程度の多結晶シリコン膜をＣＶＤ法により形成し、
これに燐を熱拡散させて低抵抗化する。次いで、この多
結晶シリコン膜上に所定のパターンのフォトレジスト
（不図示）を設け、これをマスクとして多結晶シリコン
膜を所定のパターンにエッチングして周辺回路形成領域
におけるゲート酸化膜５２２上にゲート電極５２４を、
メモリセル形成領域におけるゲート酸化膜５２３上にゲ
ート電極５２５を形成する。

【０２７６】次に、図４３（ｄ）に示すように、ゲート
電極５２４及びゲート電極５２５をマスクとして、例え
ば砒素（Ａｓ）を注入エネルギ−６０ｋｅＶ、ド−ズ量
５×１０¹⁵ｃｍ^-2でイオン注入して、熱処理を施して、
素子活性領域におけるこれらのゲート構造の両側のシリ
コン基板５１１にソース／ドレインとなる一対の不純物
拡散層５２６，５２７を形成する。

【０２７７】図４３（ｄ）の状態の平面図を図４５に示
す。メモリセル形成領域には素子活性領域７を跨ぐよう
にゲート電極５２４が形成され、周辺回路形成領域には
ゲート電極５２５が形成されている。

【０２７８】次に、図４４に示すように、全面にＢＰＳ
Ｇ膜５２８を形成した後、リフローすることにより平坦
化する。この際、前述したようにフィールド酸化膜５１
８の表面とトレンチ型素子分離構造であるシリコン酸化
膜５１６の表面が略同一階層レベルに形成されているた
め、ＢＰＳＧ膜５２８の表面を完全に平坦に形成するこ
とができる。

【０２７９】そして、不純物拡散層５２６，５２７に達
するコンタクトホール５２９を形成する。

【０２８０】その後、スパッタ法によりアルミニウム膜
を形成してコンタクトホール５２９を充填する。そし
て、アルミニウム膜を所定形状にパターニングしてアル
ミニウム配線層５３０を形成する。これにより、本実施
形態に係る半導体装置が完成する。

【０２８１】以上説明したように、本発明の第８の実施
形態においては段差を境に周辺回路形成領域とメモリセ
ル形成領域に区分けされたシリコン基板５１１におい
て、メモリセル形成領域では微細化に優れたトレンチ型
素子分離構造であるシリコン酸化膜５１６によって素子
分離を行い、周辺回路形成領域ではＬＯＣＯＳ法により
形成されたフィールド酸化膜５１８によって素子分離を
行う。

【０２８２】これにより、メモリセル形成領域の更なる
微細化を達成することが可能となり、半導体装置の高集
積化に寄与することができる。

【０２８３】さらに、段差を境に低く形成された周辺回
路形成にシリコン基板５１１表面からの凸量が大きいフ
ィールド酸化膜５１８を形成するため、周辺回路形成領
域よりも高く形成されたメモリセル形成領域のシリコン
酸化膜５１５とフィールド酸化膜５１８の表面を略同一
階層レベルに形成することが可能である。

【０２８４】これにより、周辺回路形成領域とメモリセ
ル形成領域の素子分離構造を略同一面に形成することが
可能となり、半導体装置の全域で平坦化を達成すること
が可能となる。

【０２８５】従って、層間絶縁膜であるＢＰＳＧ膜５２
８上に、周辺回路形成領域からメモリセル形成領域に跨
がるようにアルミニウム配線層５３０が形成されたとし
も、周辺回路形成領域とメモリセル形成領域の境界に段
差が形成されていないため、段差に起因するアルミニウ
ム配線層５３０の断線、パターン形成不良等の問題の発
生を抑止することができる。

【０２８６】従って、本実施形態によれば、シリコン基
板５１１に形成された段差により、平坦性を失うことな
く、シリコン基板５１１表面からの凸量の異なる素子分
離構造を同一基板上に混載することが可能となる。

【０２８７】なお、本実施形態においては、シリコン基
板上に絶縁膜を介して半導体層が形成された、いわゆる
ＳＯＩ基板を用いて素子形成を行ってもよい。

【０２８８】図４６はシリコン半導体基板５３１、絶縁
層５３２及びシリコン単結晶半導体層５３３からなるＳ
ＯＩ基板５３４上に、上述した工程と同様にして周辺回
路形成領域にＭＯＳトランジスタを形成し、メモリセル
形成領域に複合ゲート構造のＥＥＰＲＯＭを形成した例
を示す。

【０２８９】この場合には、メモリセル形成領域におけ
るシリコン酸化膜５１６をＳＯＩ基板５３４の絶縁層５
３２に達するように形成することができるため、素子活
性領域５２０は各々が電気的に独立し、周辺回路形成領
域におけるＭＯＳトランジスタの高速動作を実現するこ
とが可能である。この場合に、不純物拡散層５２６，５
２７を絶縁層５３２に達するように形成してもよい。

【０２９０】そして、メモリセル形成領域と周辺回路形
成領域が電気的に独立するため、周辺回路形成領域のシ
リコン基板５１１に一斉に基板電位を印加することも可
能である。

【０２９１】（第９の実施形態）次に、本発明の第９の
実施形態を、図４７〜図４９及び図５０に基づいて説明
する。図４７〜図４９は、本発明の第９の実施形態であ
る半導体装置の製造方法を示す製造工程図である。ま
た、図５０は図４９（ａ）の縦断面図に対応する平面図
である。

【０２９２】先ず、図４７（ａ）に示すように、Ｐ型シ
リコン基板６１１に、例えば、硼素を注入エネルギー６
０ｋｅＶ、ドーズ量１×１０¹³ｃｍ^-2でイオン注入した
後、例えば、温度１１００℃、６時間の熱処理により、
不純物を拡散および活性化して、シリコン基板６１１に
前記硼素からなるＰ型ウェル領域６１２を形成する。

【０２９３】そして、シリコン基板６１１に周辺回路形
成領域とメモリセル形成領域を区画し、周辺回路形成領
域をメモリセル形成領域よりも低くするために、フォト
リソグラフィ及びこれに続くドライエッチングによりシ
リコン基板６１１表面をエッチング除去する。これによ
り、図４７（ａ）に示すような段差部が形成される。

【０２９４】次に、図４７（ｂ）に示すように、シリコ
ン基板６１１表面を熱酸化処理して、熱酸化膜６１３を
形成する。そして、熱酸化膜６１３上にシリコン窒化膜
６１４を形成する。

【０２９５】次に、図４７（ｃ）に示すように、フォト
リソグラフィ及びこれに続くドライエッチングにより、
周辺回路形成領域及びメモリセル形成領域においてシリ
コン窒化膜６１４及び熱酸化膜６１３を選択的に除去し
て、シリコン基板６１１表面を露出させる開口を形成す
る。

【０２９６】次に、図４７（ｄ）に示すように、シリコ
ン窒化膜６１４をマスクとして異方性エッチングを施す
ことにより、周辺回路形成領域に溝６１５を形成し、メ
モリセル形成領域に溝６１６を形成する。

【０２９７】次に、図４８（ａ）に示すように、ＣＶＤ
法によりシリコン基板６１１上の全面にシリコン酸化膜
６１７を形成する。これにより溝６１５及び６１６がシ
リコン酸化膜６１７によって埋め込まれる。

【０２９８】次に、図４８（ｂ）に示すように、化学機
械研磨（ＣＭＰ）法によりシリコン窒化膜６１４が露出
するまでシリコン酸化膜６１７を研磨して除去する。こ
れにより溝６１５及び溝６１６内のみにシリコン酸化膜
６１７が残存することになる。

【０２９９】次に、図４８（ｃ）に示すように、シリコ
ン基板６１１上のシリコン窒化膜６１４及び熱酸化膜６
１３を除去する。これにより、シリコン基板６１１表面
が露出し、シリコン酸化膜６１７によって周辺回路形成
領域において素子活性領域６１８が画定されメモリセル
形成領域において素子活性領域６１９が画定される。

【０３００】そして、化学機械研磨（ＣＭＰ）法による
研磨により、周辺回路形成領域とメモリセル形成領域に
おいてシリコン酸化膜６１７の表面は略同一階層レベル
に形成されることになる。

【０３０１】トレンチ型素子分離構造となるシリコン酸
化膜６１６は、ＬＯＣＯＳ法により形成されたフィール
ド酸化膜のようにバーズビークが形成されないため、素
子分離方法としてフィールド酸化膜よりも微細化に適し
ている。このように第９の実施形態においては、周辺回
路形成領域とメモリセル形成領域の素子分離をトレンチ
型素子分離構造であるシリコン酸化膜６１７によって行
うため、微細化により高集積化を図ることが可能であ
る。

【０３０２】次に、図４８（ｄ）に示すように、周辺回
路形成領域及びメモリセル形成領域において露出したシ
リコン基板６１１の表面に熱酸化を施して、膜厚１５ｎ
ｍ程度のゲート酸化膜６２２及びトンネル酸化膜６２３
をそれぞれ形成する。その後、シリコン基板６１１上の
全面に膜厚２００ｎｍ程度の多結晶シリコン膜をＣＶＤ
法により形成し、これに燐を熱拡散させて低抵抗化す
る。次いで、この多結晶シリコン膜上に所定のパターン
のフォトレジスト（不図示）を設け、これをマスクとし
て多結晶シリコン膜を所定のパターンにエッチングして
周辺回路形成領域におけるゲート酸化膜６２２上にゲー
ト電極６２４を形成する。

【０３０３】また、メモリセル形成領域におけるトンネ
ル酸化膜６２３上には、浮遊ゲート電極６３５、誘電体
膜６３６及び制御ゲート電極６３７からなる複合ゲート
電極６３８を形成する。

【０３０４】次に、図４９（ａ）に示すように、ゲート
電極６２４及び複合ゲート電極６３８をマスクとして、
例えば砒素（Ａｓ）を注入エネルギ−６０ｋｅＶ、ド−
ズ量５×１０¹⁵ｃｍ^-2でイオン注入して、熱処理を施し
て、素子活性領域におけるこれらのゲート構造の両側の
シリコン基板６１１にソース／ドレインとなる一対の不
純物拡散層６２６，６２７を形成する。

【０３０５】図４９（ａ）の状態の平面図を図５０に示
す。周辺回路形成領域には素子活性領域６１９を跨ぐよ
うにゲート電極６２４が形成され、高く形成されたメモ
リセル形成領域には領域には複合ゲート電極６３８が形
成されている。

【０３０６】次に、図４９（ｂ）に示すように、全面に
ＢＰＳＧ膜６２８を形成した後、リフローすることによ
り平坦化する。この際、トレンチ型素子分離構造である
シリコン酸化膜６１５の表面が周辺回路形成領域とメモ
リセル形成領域において略同一階層レベルに形成されて
いるため、ＢＰＳＧ膜６２８の表面を完全に平坦に形成
することができる。

【０３０７】そして、不純物拡散層６２６，６２７に達
するコンタクトホール６２９を形成する。

【０３０８】その後、スパッタ法によりアルミニウム膜
を形成してコンタクトホール６２９を充填する。そし
て、アルミニウム膜を所定形状にパターニングしてアル
ミニウム配線層６３０を形成する。これにより、本実施
形態に係る半導体装置が完成する。

【０３０９】以上説明したように本発明の第９の実施形
態においては、段差を境に周辺回路形成領域とメモリセ
ル形成領域に区分けされたシリコン基板６１１の全域で
微細化に優れたトレンチ型素子分離構造であるシリコン
酸化膜６１６によって素子分離を行う。

【０３１０】これにより、周辺回路形成領域とメモリセ
ル形成領域の全域において、更なる微細化を達成するこ
とが可能となり、半導体装置の高集積化に寄与すること
ができる。

【０３１１】さらに、段差を境に低く形成された周辺回
路形成にシリコン基板６１１表面からの凸量が大きいシ
リコン酸化膜６１７を形成するため、メモリセル形成領
域のシリコン酸化膜６１７と周辺回路形成領域のシリコ
ン酸化膜６１７の表面を略同一階層レベルに形成するこ
とが可能である。

【０３１２】これにより、周辺回路形成領域とメモリセ
ル形成領域の素子分離構造を略同一面に形成することが
可能となり、半導体装置の全域で平坦化を達成すること
が可能となる。

【０３１３】従って、層間絶縁膜であるＢＰＳＧ膜６２
８上に、周辺回路形成領域からメモリセル形成領域に跨
がるようにアルミニウム配線層６３０が形成されたとし
も、周辺回路形成領域とメモリセル形成領域の境界の上
層に段差が形成されていないため、段差に起因するアル
ミニウム配線層６３０の断線、パターン形成不良等の問
題の発生を抑止することができる。

【０３１４】なお、本実施形態においても、シリコン基
板上に絶縁膜を介して半導体層が形成された、いわゆる
ＳＯＩ基板を用いて素子形成を行ってもよい。

【０３１５】図５１はシリコン半導体基板６３１、絶縁
層６３２及びシリコン単結晶半導体層６３３からなるＳ
ＯＩ基板６３４上に、上述した工程と同様にして周辺回
路形成領域にＭＯＳトランジスタを形成し、メモリセル
形成領域に複合ゲート構造のＥＥＰＲＯＭを形成した例
を示す。

【０３１６】この場合には、シリコン酸化膜６１７をＳ
ＯＩ基板６３４の絶縁層６３２に達するように形成する
ことができるため、素子活性領域６１９は各々が電気的
に独立し、周辺回路形成領域及びメモリセル形成領域に
おけるＭＯＳトランジスタをいわゆるメサ型のトランジ
スタとして形成することができる。そして、周辺回路形
成領域における不純物拡散層６２６，６２７を絶縁層６
３２に達するように形成することによって、ＭＯＳトラ
ンジスタの高速動作を実現することが可能である。

【０３１７】一方、この場合のメモリセル形成領域にお
いてはトレンチ型素子分離構造であるシリコン酸化膜６
１５を絶縁層６３２に達しないように形成してもよい。
この場合には、例えば複数のメモリセルに一斉に基板電
位を印加することも可能である。

【０３１８】なお、第２〜第８の実施形態においては、
公知技術によりメモリセル形成領域の一方の不純物拡散
層に接続するキャパシタの下部電極を形成した後、この
キャパシタ下部電極上に誘電体膜を形成する。更に、こ
の誘電体膜上にキャバシタの上部電極を形成することに
よりキャパシタを有するＤＲＡＭ（ダイナミックランダ
ムアクセスメモリ）を形成する。勿論、この場合にはメ
モリセル形成領域において、図示の一方の不純物拡散層
に接続されるアルミニウム配線層は形成する必要はな
い。また、このキャパシタの形成は層間絶縁膜であるＢ
ＰＳＧ膜の形成の前に行ってもよい。勿論メモリセル形
成領域の素子活性領域に第１の実施形態と同様に不揮発
性トランジスタを形成しても良いし、ＭＯＳトランジス
タを形成しても良い。

【０３１９】また、第１の実施形態及び第９の実施形態
においても、メモリセル形成領域に形成する不揮発性半
導体メモリは、多値型の不揮発性半導体メモリとしても
よい。例えば、多値型不揮発性半導体メモリの書き込
み、又は読み出し方法に関しては特開平６−２８２９９
２号公報、特開平７−２０１１８９号公報等に記載され
ている。

【０３２０】また、第２〜第８の実施形態においても、
メモリセル形成領域に形成するＤＲＡＭを多値型のＤＲ
ＡＭとしてもよい。多値型のＤＲＡＭの書き込み、又は
読み出し方法に関しては特開平６０−２３９９９４号公
報等に記載されている。

【０３２１】なお、第１〜第９の実施形態における不揮
発性半導体メモリあるいはＤＲＡＭの書き込み及び読み
出しの機能を実現するように、各種のデバイスを動作さ
せるためのプログラムコード自体及びそのプログラムコ
ードをコンピュータに供給するための手段、例えばかか
るプログラムコードを格納した記憶媒体は本発明の範疇
に属する。例えば、この記憶媒体としては、図５２に示
すように、第１〜第９の実施形態におけるＥＥＰＲＯＭ
あるいはＤＲＡＭが構成された半導体装置７００の書き
込みを実現する記憶媒体７０１や、読み出しを実現する
記憶媒体７０２が挙げられる。

【０３２２】またこの場合、記憶再生装置７０３によ
り、記憶媒体７０１，７０２に格納されているプログラ
ムコードが読み出され、ＥＥＰＲＯＭが作動する。かか
るプログラムコードを記憶する記憶媒体としては、例え
ばフロッピーディスク、ハードディスク、光ディスク、
光磁気ディスク、ＣＤ−ＲＯＭ、磁気テープ、不揮発性
のメモリカード、ＲＯＭ等を用いることができる。

【０３２３】また、コンピュータが供給されたプログラ
ムコードを実行することにより、前述の実施形態の機能
が実現されるだけでなく、そのプログラムコードがコン
ピュータにおいて稼働しているＯＳ（オペレーティング
システム）或いは他のアプリケーションソフト等の共同
して前述の実施形態の機能が実現される場合にもかかる
プログラムコードは本発明に含まれる。

【０３２４】更に、供給されたプログラムコードがコン
ピュータの機能拡張ボードやコンピュータに接続された
機能拡張ユニットに備わるメモリに格納された後、その
プログラムコードの指示に基づいてその機能拡張ボード
や機能拡張ユニットに備わるＣＰＵ等が実際の処理の一
部または全部を行い、その処理によって前述した実施形
態の機能が実現されるシステムも本発明に含まれる。

【０３２５】

【発明の効果】本発明によれば、素子分離構造の高さの
相違にもとづく障害を除き、信頼性の高い半導体装置を
提供することが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る半導体装置の製
造方法を工程順に示す概略断面図である。

【図２】本発明の第１の実施形態に係る半導体装置の製
造方法を工程順に示す概略断面図である。

【図３】本発明の第１の実施形態に係る半導体装置の製
造方法を工程順に示す概略断面図である。

【図４】本発明の第１の実施形態に係る半導体装置を示
す概略平面図である。

【図５】本発明の第１の実施形態に係る半導体装置を示
す概略断面図である。

【図６】本発明の第２の実施形態に係る半導体装置の製
造方法を工程順に示す概略断面図である。

【図７】本発明の第２の実施形態に係る半導体装置の製
造方法を工程順に示す概略断面図である。

【図８】本発明の第２の実施形態に係る半導体装置の製
造方法を工程順に示す概略断面図である。

【図９】本発明の第２の実施形態に係る半導体装置の製
造方法を工程順に示す概略断面図である。

【図１０】本発明の第２の実施形態に係る半導体装置を
示す概略平面図である。

【図１１】本発明の第３の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。

【図１２】本発明の第３の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。

【図１３】本発明の第３の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。

【図１４】本発明の第３の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。

【図１５】本発明の第３の実施形態に係る半導体装置を
示す概略平面図である。

【図１６】本発明の第３の実施形態に係る半導体装置を
示す概略断面図である。

【図１７】本発明の第４の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。

【図１８】本発明の第４の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。

【図１９】本発明の第４の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。

【図２０】本発明の第４の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。

【図２１】本発明の第４の実施形態に係る半導体装置を
示す概略平面図である。

【図２２】本発明の第４の実施形態に係る半導体装置を
示す概略断面図である。

【図２３】本発明の第５の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。

【図２４】本発明の第５の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。

【図２５】本発明の第５の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。

【図２６】本発明の第５の実施形態に係る半導体装置の
製造方法を工程順に示す概略平面図である。

【図２７】本発明の第５の実施形態に係る半導体装置を
示す概略平面図である。

【図２８】本発明の第５の実施形態に係る半導体装置を
示す概略断面図である。

【図２９】本発明の第６の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。

【図３０】本発明の第６の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。

【図３１】本発明の第６の実施形態に係る半導体装置の
製造方法を工程順に示す概略平面図である。

【図３２】本発明の第６の実施形態に係る半導体装置の
製造方法を工程順に示す概略平面図である。

【図３３】本発明の第６の実施形態に係る半導体装置を
示す概略平面図である。

【図３４】本発明の第６の実施形態に係る半導体装置を
示す概略断面図である。

【図３５】本発明の第７の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。

【図３６】本発明の第７の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。

【図３７】本発明の第７の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。

【図３８】本発明の第７の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。

【図３９】本発明の第７の実施形態に係る半導体装置を
示す概略平面図である。

【図４０】本発明の第７の実施形態に係る半導体装置を
示す概略断面図である。

【図４１】本発明の第８の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。

【図４２】本発明の第８の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。

【図４３】本発明の第８の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。

【図４４】本発明の第８の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。

【図４５】本発明の第８の実施形態に係る半導体装置を
示す概略平面図である。

【図４６】本発明の第８の実施形態に係る半導体装置を
示す概略断面図である。

【図４７】本発明の第９の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。

【図４８】本発明の第９の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。

【図４９】本発明の第９の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。

【図５０】本発明の第９の実施形態に係る半導体装置を
示す概略平面図である。

【図５１】本発明の第９の実施形態に係る半導体装置を
示す概略断面図である。

【図５２】本発明に係る半導体装置の書き込み及び読み
出し機能を説明するブロック図である。

【符号の説明】

１，４，１１１，２１１，３１１，４１１，５１１，６
１１ シリコン基板 ２，１１２，２１２，３１２，４１２，５１２，６１２
Ｐ型ウェル領域 ３，１１，１１８，１１９，２１８，３１８，３１７，
４１７，４１８，５１４，５１７，６１４ シリコン窒
化膜 ４，８，１１９，２１９，３１９，４１９，５１８，５
１９ フィ−ルド酸化膜 ５，１１６，２１６，３１６，４１６ フォトレジスト
膜 ６，１０，１３，１１７，２１７，３１７，４１７，５
１３，６１３ 熱酸化膜 ７，１６，１２０，１２１，２２０，２２１，３２０，
３２１，４２０，４２１，５２０，５２１，６１９ 素
子活性領域 １２，５１５，６１５，６１６ 溝 １４，４４，１１３，１１４，１１５，１１７，２１
３，２１４，２１５，３１３，３１４，３１５，４１
３，４１４，４１５，５１６，６１５，６１７ シリコ
ン酸化膜 １５ トレンチ型素子分離構造 １７，６２３ トンネル酸化膜 １８，１２２，１２３，２２２，２２３，３２２，３２
３，４２２，４２３，５２２，５２３，６２２ ゲート
酸化膜 １９，６３５ 浮遊ゲート電極 ２０，４３，１２４，１２５，２２４，２２５，３２
４，３２５，４２４，４２５，５２４，５２５，６２４
ゲート電極 ２１，６３６ 誘電体膜 ２２，６３７ 制御ゲート電極 ２３ 複合ゲート電極 ２４，２５，１２６，１２７，２２６，２２７，３２
６，３２７，４２６，４２７，５２６，５２７，６２
６，６２７ 不純物拡散層 ２６，１２８，２２８，３２８，４２８，５２８，６２
８ ＢＰＳＧ膜 ２７，２８，１２９，４２９，５２９，６２９ コンタ
クトホール ２９，１３１，２３１，３３１，４３１，５３１，６３
１ シリコン半導体基板 ３０，１３４，２３４，３３４，４３４，５３４，６３
４ ＳＯＩ基板 ３１，１３２，２３２，３３２，４３２，５３２，６３
２ 絶縁層 ３２，１３３，２３３，４３３，５３３，６３３ シリ
コン単結晶半導体層 ３５，１３０，２３０，３３０，４３０，５３０，６３
０ アルミニウム配線層 ３１５，４１５ 埋め込み絶縁膜 ７０１，７０２ 記憶媒体

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 27/108 21/8242

Claims (23)

【特許請求の範囲】
1. 【請求項１】 第１の素子分離構造で素子分離された第
   １の領域と、 第２の素子分離構造で素子分離された領域であって前記
   第１の領域より表面の高さが高い第２の領域とを同一半
   導体基板上に有する半導体装置であって、 前記第１の素子分離構造及び前記第２の素子分離構造の
   いずれか一方はＬＯＣＯＳ法により形成されたフィ−ル
   ド酸化膜からなり、他方は前記半導体基板に形成された
   溝を埋め込む絶縁膜からなることを特徴とする半導体装
   置。
2. 【請求項２】 第１の素子分離構造で素子分離された第
   １の領域と、 第２の素子分離構造で素子分離された領域であって前記
   第１の領域より表面の高さが高い第２の領域とを同一半
   導体基板上に有する半導体装置であって、 前記第１の素子分離構造及び前記第２の素子分離構造は
   ともに前記半導体基板に形成された溝を埋め込む絶縁膜
   からなることを特徴とする半導体装置。
3. 【請求項３】 前記第１の領域内の前記半導体基板の厚
   さは、前記第２の領域内の前記半導体基板の厚さより薄
   いことを特徴とする請求項１又は２に記載の半導体装
   置。
4. 【請求項４】 前記第１の素子分離構造と前記第２の素
   子分離構造の表面が略同一階層レベルに形成されている
   ことを特徴とする請求項１〜３のいずれか１項に記載の
   半導体装置。
5. 【請求項５】 前記半導体基板は半導体基体上に絶縁層
   を介して半導体層が設けられてなる半導体基板であるこ
   とを特徴とする請求項１〜４のいずれか１項に記載の半
   導体装置。
6. 【請求項６】 前記半導体基板は半導体基体上に絶縁層
   を介して半導体層が設けられてなる半導体基板であっ
   て、 前記溝を埋め込む絶縁膜は前記絶縁層に接続されている
   ことを特徴とする請求項１〜４のいずれか１項に記載の
   半導体装置。
7. 【請求項７】 前記半導体基板は半導体基体上に絶縁層
   を介して半導体層が設けられてなる半導体基板であっ
   て、 前記フィ−ルド酸化膜は前記絶縁層に接続されているこ
   とを特徴とする請求項１〜４及び６のいずれか１項に記
   載の半導体装置。
8. 【請求項８】 前記第１の素子分離構造と前記第２の素
   子分離構造が、前記第１の領域と前記第２の領域の境界
   部において接していることを特徴とする請求項１〜７の
   いずれか１項に記載の半導体装置。
9. 【請求項９】 前記第１の素子分離構造と前記第２の素
   子分離構造が、前記第１の領域と前記第２の領域の境界
   部において一体となっていることを特徴とする請求項１
   〜８のいずれか１項に記載の半導体装置。
10. 【請求項１０】 前記第１の領域と前記第２の領域の境
    界部を覆うように、前記第１の素子分離構造及び前記第
    ２の素子分離構造のいずれか一方が形成されていること
    を特徴とする請求項１〜９のいずれか１項に記載の半導
    体装置。
11. 【請求項１１】 前記第１の領域と前記第２の領域のい
    ずれか一方には複数のメモリセルが形成され、他方には
    前記メモリセルの周辺回路が形成されていることを特徴
    とする請求項１〜１０のいずれか１項に記載の半導体装
    置。
12. 【請求項１２】 前記メモリセルの各々は２ビット以上
    の所定値の記憶情報が各々のしきい値電圧に対応して記
    憶可能であり、前記しきい値電圧を特定することにより
    前記記憶情報を読み出す多値型の半導体メモリであるこ
    とを特徴とする請求項１〜１１のいずれか１項に記載の
    半導体装置。
13. 【請求項１３】 前記第１の領域と前記第２の領域の境
    界部には、前記第１の素子分離構造及び前記第２の素子
    分離構造のいずれも形成されていないことを特徴とする
    請求項１〜１２のいずれか１項に記載の半導体装置。
14. 【請求項１４】 前記第１の領域と前記第２の領域の境
    界部における前記半導体基板上に形成された不純物拡散
    層と、 前記不純物拡散層と接続された電極とを備え、 前記半導体基板には前記電極から前記不純物拡散層を介
    して基板電位が印可されることを特徴とする請求項１３
    に記載の半導体装置。
15. 【請求項１５】 前記第１の領域内の基板の厚さは、前
    記第２の領域内の基板の厚さより、フィールド酸化膜の
    膜厚の約１／２又はそれ以上薄いことを特徴とする請求
    項１〜１４のいずれか１項に記載の半導体装置。
16. 【請求項１６】 前記第１の領域に形成されたトランジ
    スタのゲート電極の上面と、前記第２の領域に形成され
    たトランジスタのゲート電極の上面とを略同一階層レベ
    ルとしたことを特徴とする請求項１〜１５のいずれか１
    項に記載の半導体装置。
17. 【請求項１７】 半導体基体上に絶縁層を介して半導体
    層が設けられてなる半導体基板に形成された半導体装置
    であって、 前記絶縁層に達する素子分離構造と、 前記素子分離構造により画定された素子活性領域に形成
    されたメモリセルとを有し、 前記メモリセルは２ビット以上の所定値の記憶情報が各
    々のしきい値電圧に対応して記憶可能であり、前記しき
    い値電圧を特定することにより前記記憶情報を読み出す
    多値型の半導体メモリであることを特徴とする半導体装
    置。
18. 【請求項１８】 請求項１２又は１７に記載の半導体メ
    モリの記憶情報を書き込み及び／又は読み出す際の、書
    き込み及び／又は読み出しステップがコンピュータから
    読み出し可能に格納されていることを特徴とする記憶媒
    体。
19. 【請求項１９】 半導体基板の表面を選択的に熱酸化し
    て第１のフィ−ルド酸化膜を形成する第１の工程と、 前記第１のフィ−ルド酸化膜を除去することにより、前
    記第１のフィ−ルド酸化膜が除去された領域の前記半導
    体基板に凹部領域を形成する第２の工程と、 前記半導体基板上の全面に耐熱性絶縁膜を形成する第３
    の工程と、 前記耐熱性絶縁膜を前記凹部領域内で選択的に除去し
    て、前記半導体基板を露出させる第４の工程と、 前記露出した前記半導体基板を熱酸化することにより第
    ２のフィ−ルド酸化膜を形成して、前記凹部領域内に第
    １の素子活性領域を画定する第５の工程と、 前記耐熱性絶縁膜を除去する第６の工程と、 前記凹部領域外における前記半導体基板を選択的に除去
    して、前記半導体基板に溝を形成する第７の工程と、 前記半導体基板上の全面に絶縁膜を形成して、前記溝を
    埋め込む第８の工程と、 前記溝の外に形成された前記絶縁膜を除去して、前記溝
    を埋め込んだ前記絶縁膜により前記凹部領域外に第２の
    素子活性領域を画定する第９の工程とを有することを特
    徴とする半導体装置の製造方法。
20. 【請求項２０】 前記第９の工程後に、 前記第２の素子活性領域にメモリセルを形成し、前記第
    １の素子活性領域に前記メモリセルの周辺回路を形成す
    ることを特徴とする請求項１９に記載の半導体装置の製
    造方法。
21. 【請求項２１】 半導体基板上にマスクパターンを形成
    する第１の工程と、 前記マスクパターンの形状に倣って前記半導体基板を除
    去して、前記半導体基板に凹部領域を形成するとともに
    前記凹部領域の外における前記半導体基板に溝を形成す
    る第２の工程と、 前記半導体基板上の全面に絶縁膜を形成し、前記溝を埋
    め込む第３の工程と、 前記溝の外に形成された前記絶縁膜を除去して、前記溝
    を埋め込んだ前記絶縁膜により前記凹部領域の外に第１
    の素子活性領域を画定する第４の工程と、 前記半導体基板上の全面に耐熱性絶縁膜を形成する第５
    の工程と、 前記凹部領域に形成された前記耐熱性絶縁膜を選択的に
    除去して、前記半導体基板の表面を露出させる第６の工
    程と、 前記露出した前記半導体基板を熱酸化して、前記凹部領
    域内にフィ−ルド酸化膜を形成して第２の素子活性領域
    を画定する第７の工程と、 前記耐熱性絶縁膜を除去する第８の工程とを有すること
    を特徴とする半導体装置の製造方法。
22. 【請求項２２】 半導体基板上にマスクパターンを形成
    する第１の工程と、 前記マスクパターンの形状に倣って前記半導体基板を除
    去して、前記半導体基板に凹部領域を形成するとともに
    前記凹部領域の外における前記半導体基板に前記凹部領
    域と連なるように溝を形成する第２の工程と、 前記半導体基板上の全面に絶縁膜を形成し、前記溝を埋
    め込む第３の工程と、 前記溝内及び前記凹部領域の境界部に形成された前記絶
    縁膜を残すように前記絶縁膜を除去して、前記溝を埋め
    込んだ前記絶縁膜及び前記境界部の前記絶縁膜により前
    記凹部領域と隣接するように第１の素子活性領域を画定
    する第４の工程と、 前記半導体基板上の全面に耐熱性絶縁膜を形成する第５
    の工程と、 前記凹部領域に形成された前記耐熱性絶縁膜を選択的に
    除去して、前記半導体基板の表面を露出させる第６の工
    程と、 前記露出した前記半導体基板を熱酸化して、前記凹部領
    域内にフィ−ルド酸化膜を形成して第２の素子活性領域
    を画定する第７の工程と、 前記耐熱性絶縁膜を除去する第８の工程とを有すること
    を特徴とする半導体装置の製造方法。
23. 【請求項２３】 前記第８の工程後に、 前記第１の素子活性領域にメモリセルを形成し、前記第
    ２の素子活性領域に前記メモリセルの周辺回路を形成す
    ることを特徴とする請求項２１又は２２に記載の半導体
    装置の製造方法。