JP2008235876A - 半導体装置 - Google Patents

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Abstract

【課題】一方は高速動作が可能で駆動電圧の低い薄膜トランジスタ、他方は電圧に対して高耐圧で信頼性の高い薄膜トランジスタの両方を有する半導体装置を提供することを目的とする。従って、低消費電力かつ高信頼性を付与された半導体装置を提供することを目的とする。
【解決手段】絶縁表面を有する同一基板上に半導体層の膜厚の異なる複数種の薄膜トランジスタを有する。高速動作を求められる薄膜トランジスタの半導体層のチャネル形成領域を、電圧に対して高い耐圧性を求められる薄膜トランジスタの半導体層のチャネル形成領域より薄膜化し、チャネル形成領域の膜厚を薄くする。また、ゲート絶縁層においても、高速動作を求められる薄膜トランジスタは、電圧に対して高い耐圧性を求められる薄膜トランジスタより膜厚が薄くてもよい。
【選択図】図１

Description

本発明は、薄膜トランジスタを有する半導体装置に関する。
半導体装置に用いられる薄膜トランジスタは、その半導体装置の目的や機能によって、要求される特性が異なる。この要求を満たすように、薄膜トランジスタの特性を制御することは重要であり、使用目的にあった特性を持たすように薄膜トランジスタを作製するための技術も研究されている（例えば、特許文献１参照。）。
特許文献１においては、サイドウォールを用いて、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造の不純物領域を具備した薄膜トランジスタを形成し、薄膜トランジスタのＯＦＦ時の漏洩電流を小さくしている。
特開平９−２７６２４号公報
特に異なる機能を持つ複数の回路を同一基板上に設ける半導体装置においては、複数設けられる薄膜トランジスタには、それぞれ用いられる用途によって要求される電気的特性や機能が様々に異なっている。よって、それぞれの必要とされる機能や電気特性を有する薄膜トランジスタを作製する必要がある。
本発明は、一方は高速動作が可能で駆動電圧の低い薄膜トランジスタ、他方は電圧に対して高耐圧で信頼性の高い薄膜トランジスタの両方を有する半導体装置を提供することを目的とする。従って、低消費電力かつ高信頼性を付与された半導体装置を提供することを目的とする。
本発明の半導体装置は、同一基板上に半導体層のチャネル形成領域の膜厚の異なる複数種の薄膜トランジスタを有することを特徴とする。高速動作を求められる薄膜トランジスタの半導体層のチャネル形成領域を局所的に薄膜化し、電圧に対して高い耐圧性を求められる薄膜トランジスタの半導体層のチャネル形成領域より、半導体層のチャネル形成領域の膜厚を薄くする。高速動作を求められる薄膜トランジスタは、チャネル形成領域のみを局所的に薄膜化するため、ソース領域及びドレイン領域においてソース電極層及びドレイン電極層と接する領域は、薄膜化されずチャネル形成領域より膜厚が厚い。また、ゲート絶縁層においても、高速動作を求められる薄膜トランジスタは、電圧に対して高い耐圧性を求められる薄膜トランジスタより膜厚が薄い方が好ましい。
例えば、メモリ等の回路を有する半導体装置の場合、選択的にメモリ内の特定の薄膜トランジスタの半導体層のチャネル形成領域を局所的に薄膜化してもよいし、メモリにはメモリ素子を含むメモリセルアレイ、昇圧回路部、駆動回路部、制御回路部等が設けられる場合、回路ごとに要求される機能によって半導体層のチャネル形成領域の膜厚の異なる薄膜トランジスタを設けてもよい。メモリにおいては、選択的に高速動作を求められる駆動回路部、制御回路部等に設けられる薄膜トランジスタの半導体層のチャネル形成領域を局所的に薄膜化し、一方、電圧に対して高い耐圧性を求められるメモリセルアレイのメモリ素子や薄膜トランジスタは半導体層の薄膜化を行わず、駆動回路部、制御回路部等に設けられる薄膜トランジスタの半導体層のチャネル形成領域より厚い膜厚とするとよい。
本発明の半導体装置において、高速動作を求められる駆動回路部、及び制御回路部などに設けられる薄膜トランジスタの半導体層のチャネル形成領域の膜厚は、５ｎｍ以上３０ｎｍ以下、より好ましくは１０ｎｍ以上２０ｎｍ以下とすればよい。一方、高速動作を求められる駆動回路部、及び制御回路部などに設けられる薄膜トランジスタの半導体層のソース領域及びドレイン領域、並びに電圧に対して高い耐圧性を求められるメモリセルアレイ及び電源回路に設けられる薄膜トランジスタの半導体層（ソース領域、ドレイン領域、及びチャネル形成領域）の膜厚は、２５ｎｍ以上１００ｎｍ以下、より好ましくは５０ｎｍ以上６０ｎｍ以下とすればよい。
本発明では、高速動作を求められる駆動回路部、及び制御回路部などに設けられる薄膜トランジスタの半導体層においてチャネル形成領域を局所的に薄膜化し（膜厚は、５ｎｍ以上３０ｎｍ以下、より好ましくは１０ｎｍ以上２０ｎｍ以下）、かつソース領域及びドレイン領域においてソース電極層及びドレイン電極層と接続する領域は薄膜化されない（膜厚は、２５ｎｍ以上１００ｎｍ以下、より好ましくは５０ｎｍ以上６０ｎｍ以下）ことを特徴としている。従って、半導体層において、チャネル形成領域以外の、ソース領域及びドレイン領域の一部や、チャネル形成領域とソース領域及びドレイン領域との間に設けることができる低濃度不純物領域なども、薄膜化されていてもよい。
本発明の半導体装置において、高速動作を求められる駆動回路部、及び制御回路部などに設けられる薄膜トランジスタのゲート絶縁層の膜厚は、１ｎｍ以上１０ｎｍ以下、より好ましくは５ｎｍ程度とすればよい。一方、電圧に対して高い耐圧性を求められるメモリセルアレイ及び電源回路などに設けられる薄膜トランジスタのゲート絶縁層の膜厚は、５０ｎｍ以上１５０ｎｍ以下、より好ましくは６０ｎｍ以上８０ｎｍ以下とすればよい。
半導体層は結晶性半導体層を用いればよく、非晶質半導体層を熱や光で結晶化した結晶性半導体層でも、単結晶半導体層でもよい。また、半導体層としては珪素（シリコン）を用いることができる。
高速動作を求められる駆動回路部、及び制御回路部などに設けられた薄膜トランジスタは、半導体層のチャネル形成領域（又は、さらにゲート絶縁層も）を局所的に薄膜化することによって、微細化できるため高速動作を求められる駆動回路部、及び制御回路部などの面積の縮小が可能となり狭額縁化が達成でき、かつより高速動作が可能となり、駆動電圧も低くすることができる。従って、半導体装置を低消費電力とすることができる。
さらに高速動作を求められる薄膜トランジスタは、チャネル形成領域のみを局所的に薄膜化するため、ソース領域及びドレイン領域においてソース電極層及びドレイン電極層と接する領域は、薄膜化されずチャネル形成領域より膜厚が厚い。よってソース領域及びドレイン領域を露出する開口（コンタクトホール）を形成する際、開口近くの半導体層が除去され消失するのを防止することができ、かつコンタクト抵抗（半導体層と電極層との）の増大を防止することができる。その結果、製造工程において歩留まりの低下を防止し、完成する半導体装置の高性能化を実現することができる。
一方、電圧に対して高い耐圧性を求められるメモリセルアレイ及び電源回路などに設けられた薄膜トランジスタは、半導体層（又は、さらにゲート絶縁層も）を駆動回路部、及び制御回路部などと比べ厚く保つことによって、電圧に対して耐圧性が高く、高信頼性とすることができる。
従って、本発明の半導体装置は、低消費電力かつ高信頼性が付与された半導体装置とすることができる。
なお、本発明において、半導体装置とは、半導体特性を利用することで機能しうる装置を指す。本発明を用いて半導体素子（トランジスタ、メモリ素子やダイオードなど）を含む回路を有する装置や、プロセッサ回路を有するチップなどの半導体装置を作製することができる。
本発明の半導体装置の一形態は、絶縁表面を有する基板上に設けられたメモリセルアレイ及び駆動回路部を含むメモリを有し、メモリセルアレイは、第１のゲート電極層、第１のソース領域、第１のドレイン領域、及び第１のチャネル形成領域を含む第１の半導体層、並びに第１のゲート絶縁層を含む第１の薄膜トランジスタを有し、駆動回路部は、第２のゲート電極層、第２のソース領域、第２のドレイン領域及び、第１のチャネル形成領域より膜厚の薄い第２のチャネル形成領域を含む第２の半導体層、並びに第２のゲート絶縁層を含む第２の薄膜トランジスタを有し、第２のチャネル形成領域は、第２の半導体層において局所的に薄膜化された領域である。
本発明の半導体装置の一形態は、絶縁表面を有する基板上に設けられたメモリセルアレイ及び駆動回路部を含むメモリを有し、メモリセルアレイは、第１のゲート電極層、第１のソース領域、第１のドレイン領域、及び第１のチャネル形成領域を含む第１の半導体層、並びに第１のゲート絶縁層を含む第１の薄膜トランジスタを有し、駆動回路部は、第２のゲート電極層、第２のソース領域、第２のドレイン領域及び、第１のチャネル形成領域より膜厚の薄い第２のチャネル形成領域を含む第２の半導体層、並びに第１のゲート絶縁層より膜厚の薄い第２のゲート絶縁層を含む第２の薄膜トランジスタを有し、第２のチャネル形成領域は、第２の半導体層において局所的に薄膜化された領域である。
上記構成において、第１のゲート電極層及び第２のゲート電極層の側面にサイドウォール構造の絶縁層が設けられていてもよい。例えば、本発明の半導体装置の一形態は、絶縁表面を有する基板上に設けられたメモリセルアレイ及び駆動回路部を含むメモリを有し、メモリセルアレイは、第１のゲート電極層、第１のソース領域、第１のドレイン領域、及び第１のチャネル形成領域を含む第１の半導体層、並びに第１のゲート絶縁層を含む第１の薄膜トランジスタを有し、駆動回路部は、第２のゲート電極層、第２のソース領域、第２のドレイン領域及び、第１のチャネル形成領域より膜厚の薄い第２のチャネル形成領域を含む第２の半導体層、並びに第２のゲート絶縁層を含む第２の薄膜トランジスタを有し、第２のチャネル形成領域は、第２の半導体層において局所的に薄膜化された領域であり、第１のゲート電極層及び第２のゲート電極層の側面にサイドウォール構造の絶縁層が設けられている。
本発明の半導体装置の一形態は、絶縁表面を有する基板上に設けられたメモリセルアレイ及び駆動回路部を含むメモリを有し、メモリセルアレイは、第１のゲート電極層、第１のソース領域、第１のドレイン領域、及び第１のチャネル形成領域を含む第１の半導体層、並びに第１のゲート絶縁層を含む第１の薄膜トランジスタを有し、駆動回路部は、第２のゲート電極層、第２のソース領域、第２のドレイン領域及び、第１のチャネル形成領域より膜厚の薄い第２のチャネル形成領域を含む第２の半導体層、並びに第１のゲート絶縁層より膜厚の薄い第２のゲート絶縁層を含む第２の薄膜トランジスタを有し、第２のチャネル形成領域は、第２の半導体層において局所的に薄膜化された領域であり、第１のゲート電極層及び第２のゲート電極層の側面にサイドウォール構造の絶縁層が設けられている。
上記構成において、第１のソース領域、第１のドレイン領域、第２のソース領域、及び第２のドレイン領域の表面にシリサイドが設けられていてもよい。例えば、本発明の半導体装置の一形態は、絶縁表面を有する基板上に設けられたメモリセルアレイ及び駆動回路部を含むメモリを有し、メモリセルアレイは、第１のゲート電極層、第１のソース領域、第１のドレイン領域、及び第１のチャネル形成領域を含む第１の半導体層、並びに第１のゲート絶縁層を含む第１の薄膜トランジスタを有し、駆動回路部は、第２のゲート電極層、第２のソース領域、第２のドレイン領域及び、第１のチャネル形成領域より膜厚の薄い第２のチャネル形成領域を含む第２の半導体層、並びに第２のゲート絶縁層を含む第２の薄膜トランジスタを有し、第２のチャネル形成領域は、第２の半導体層において局所的に薄膜化された領域であり、第１のゲート電極層及び第２のゲート電極層の側面にサイドウォール構造の絶縁層と、第１のソース領域、第１のドレイン領域、第２のソース領域、及び第２のドレイン領域の表面にシリサイドとが設けられている。
本発明の半導体装置の一形態は、絶縁表面を有する基板上に設けられたメモリセルアレイ及び駆動回路部を含むメモリを有し、メモリセルアレイは、第１のゲート電極層、第１のソース領域、第１のドレイン領域、及び第１のチャネル形成領域を含む第１の半導体層、並びに第１のゲート絶縁層を含む第１の薄膜トランジスタを有し、駆動回路部は、第２のゲート電極層、第２のソース領域、第２のドレイン領域及び、第１のチャネル形成領域より膜厚の薄い第２のチャネル形成領域を含む第２の半導体層、並びに第１のゲート絶縁層より膜厚の薄い第２のゲート絶縁層を含む第２の薄膜トランジスタを有し、第２のチャネル形成領域は、第２の半導体層において局所的に薄膜化された領域であり、第１のゲート電極層及び第２のゲート電極層の側面にサイドウォール構造の絶縁層と、第１のソース領域、第１のドレイン領域、第２のソース領域、及び第２のドレイン領域の表面にシリサイドとが設けられている。
上記構成において、第１の半導体層及び第２の半導体層は側面にサイドウォール構造の絶縁層をしていてもよい。また、第１の半導体層、及び第２の半導体層のどちらか一方、又は両方は第１のソース領域、第１のドレイン領域、及び第２のソース領域及び第２のドレイン領域より低濃度の一導電型を有する不純物領域を含んでもよい。
本発明の半導体装置は、同一基板上に半導体層の膜厚の異なる複数種の薄膜トランジスタを有することを特徴とする。高速動作を求められる薄膜トランジスタの半導体層を、電圧に対して高い耐圧性を求められる薄膜トランジスタの半導体層より薄膜化し、半導体層の膜厚を薄くする。
高速動作を求められる駆動回路部などの薄膜トランジスタは、半導体層（又は、さらにゲート絶縁層も）を薄膜化することによって、微細化できるため駆動回路部の面積の縮小が可能となり狭額縁化が達成でき、かつより高速動作が可能となり、駆動電圧も低くすることができる。半導体層のチャネル形成領域の薄膜化は、チャネル形成領域の全域を空乏層化するように作用する。従って、半導体装置を低消費電力とすることができる。
一方、電圧に対して高い耐圧性を求められるメモリセルアレイなどに設けられた薄膜トランジスタは、半導体層（又は、さらにゲート絶縁層も）を駆動回路部などと比べ厚く保つことによって、電圧に対する耐圧性が高く、高信頼性とすることができる。
従って、本発明の半導体装置は、低消費電力かつ高信頼性が付与された半導体装置とすることができる。
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
（実施の形態１）
本実施の形態では、低消費電力で、かつ高信頼性を付与することを目的とした半導体装置、及び半導体装置の作製方法を、図１乃至図３、及び図１５を用いて詳細に説明する。
図１に本発明を用いた半導体装置の一形態を示す。図１は本実施の形態の半導体装置の断面図である。
半導体層の下地膜として機能する絶縁層３０１が形成された基板３００上に、薄膜トランジスタ３２２、３２３、絶縁膜３１１、絶縁層３１９が形成されている。薄膜トランジスタ３２２は、ソース領域又はドレイン領域である一導電型を有する不純物領域３１５ａ、３１５ｂ、及びチャネル形成領域３１７を含む半導体層３０３、ゲート絶縁層３０８、ゲート電極層（第１のゲート電極層３１０、第２のゲート電極層３１３）を含んでいる。また、ソース領域又はドレイン領域である一導電型を有する不純物領域３１５ａ、３１５ｂに接続するソース電極層又はドレイン電極層である配線層３２０ａ、３２０ｂが設けられており、配線層３２０ａ、３２０ｂによって薄膜トランジスタ３２２は他の半導体素子等と電気的に接続することができる。
一方、薄膜トランジスタ３２３は、ソース領域又はドレイン領域である一導電型を有する不純物領域３１６ａ、３１６ｂ、及びチャネル形成領域３１８を含む半導体層３０５、ゲート絶縁層３０９、ゲート電極層（第１のゲート電極層３１２、第２のゲート電極層３１４）を含んでいる。また、ソース領域又はドレイン領域である一導電型を有する不純物領域３１６ａ、３１６ｂに接続するソース電極層又はドレイン電極層である配線層３２１ａ、３２１ｂが設けられており、配線層３２１ａ、３２１ｂによって薄膜トランジスタ３２３は他の半導体素子等と電気的に接続することができる。（図１参照。）。
本発明を用いた本実施の形態の半導体装置は、同一基板３００上に半導体層のチャネル形成領域の膜厚の異なる複数種の薄膜トランジスタ３２２、３２３を有する。高速動作を求められる薄膜トランジスタ３２２の半導体層３０３のチャネル形成領域３１７を局所的に薄膜化し、電圧に対して高い耐圧性を求められる薄膜トランジスタ３２３の半導体層３０５のチャネル形成領域３１８より、半導体層３０３のチャネル形成領域３１７の膜厚を薄くする。高速動作を求められる薄膜トランジスタ３２２は、チャネル形成領域のみを局所的に薄膜化するため、ソース領域及びドレイン領域においてソース電極層及びドレイン電極層と接する領域は、薄膜化されずチャネル形成領域より膜厚が厚い。また、ゲート絶縁層においても、高速動作を求められる薄膜トランジスタ３２２は、電圧に対して高い耐圧性を求められる薄膜トランジスタ３２３より膜厚が薄い方が好ましい。
半導体層のチャネル形成領域の膜厚の異なる薄膜トランジスタ３２２及び３２３は、同一回路内において必要な機能を果たすように、高速動作が求められる領域には薄膜トランジスタ３２２を、電圧に対して高耐性が求められる領域には薄膜トランジスタ３２３をそれぞれ設けることができる。例えば、メモリ等の回路を有する半導体装置の場合、選択的にメモリ内の特定の薄膜トランジスタの半導体層のチャネル形成領域を局所的に薄膜化し、逆に電流及び電圧が大きくかかる特定の薄膜トランジスタは半導体層を厚く保ったままとすればよい。
半導体装置に複数の回路が設けられる場合、回路ごとに要求される機能によって半導体層のチャネル形成領域の膜厚の異なる薄膜トランジスタを設けてもよい。高速動作が求められる回路には薄膜トランジスタ３２２を、電圧に対して高耐性が求められる回路には薄膜トランジスタ３２３をそれぞれ選択的に設ければよい。例えば、メモリにはメモリ素子を含むメモリセルアレイ、昇圧回路部、駆動回路部、制御回路部等が設けられる場合、選択的に高速動作を求められる駆動回路部、制御回路部等に設けられる薄膜トランジスタの半導体層のチャネル形成領域の局所的に薄膜化し、一方、電圧に対して高い耐圧性を求められるメモリセルアレイのメモリ素子や薄膜トランジスタは半導体層の薄膜化を行わず、駆動回路部、制御回路部等に設けられる薄膜トランジスタの半導体層より厚い膜厚とするとよい。
メモリの他に、複数の回路を設ける半導体装置の場合、ロジック回路として高速動作を行う必要がある回路には半導体層を局所的に薄膜化した薄膜トランジスタを、電源回路などの高電圧が印加される回路には半導体層を薄膜化せず高電圧に耐えられる厚さの膜厚の薄膜トランジスタをそれぞれ設けるとよい。
本発明の半導体装置において、高速動作を求められる駆動回路部、及び制御回路部などに設けられる薄膜トランジスタの半導体層のチャネル形成領域の膜厚は、５ｎｍ以上３０ｎｍ以下、より好ましくは１０ｎｍ以上２０ｎｍ以下とすればよい。一方、高速動作を求められる駆動回路部、及び制御回路部などに設けられる薄膜トランジスタ３２２の半導体層のソース領域及びドレイン領域、並びに電圧に対して高い耐圧性を求められるメモリセルアレイ及び電源回路に設けられる薄膜トランジスタ３２３の半導体層（ソース領域、ドレイン領域、及びチャネル形成領域）の膜厚は、２５ｎｍ以上１００ｎｍ以下、より好ましくは５０ｎｍ以上６０ｎｍ以下とすればよい。
本発明の半導体装置では、高速動作を求められる駆動回路部、及び制御回路部などに設けられる薄膜トランジスタ３２２の半導体層においてチャネル形成領域３１７を局所的に薄膜化し（膜厚は、５ｎｍ以上３０ｎｍ以下、より好ましくは１０ｎｍ以上２０ｎｍ以下）、かつソース領域及びドレイン領域においてソース電極層及びドレイン電極層と接続する領域は薄膜化されない（膜厚は、２５ｎｍ以上１００ｎｍ以下、より好ましくは５０ｎｍ以上６０ｎｍ以下）。従って、半導体層３０３におけるように、チャネル形成領域以外の、ソース領域及びドレイン領域の一部も薄膜化されていてもよい。
本発明の半導体装置において、高速動作を求められる駆動回路部、及び制御回路部などに設けられる薄膜トランジスタ３２２のゲート絶縁層３０８の膜厚は、１ｎｍ以上１０ｎｍ以下、より好ましくは５ｎｍ程度とすればよい。一方、電圧に対して高い耐圧性を求められるメモリセルアレイ及び電源回路などに設けられる薄膜トランジスタ３２３のゲート絶縁層３０９の膜厚は、５０ｎｍ以上１５０ｎｍ以下、より好ましくは６０ｎｍ以上８０ｎｍ以下とすればよい。
本実施の形態の高速動作を求められる薄膜トランジスタ３２２は、電圧に対して高い耐圧性を求められる薄膜トランジスタ３２３よりチャネル長が短い方が好ましい。本実施の形態の高速動作を求められる薄膜トランジスタ３２２のチャネル長は０．１μｍ〜１μｍが好ましい。また、電圧に対して高い耐圧性を求められるメモリセルアレイ及び電源回路に設けられる薄膜トランジスタ３２３のチャネル長の長さは１μｍ〜５μｍ（より好ましくは１μｍ〜３μｍ）が好ましい。
薄膜トランジスタにおいて、ゲート電極のソースとドレイン間の距離として表されるチャネル長を短くしてトランジスタのチャネルを流れるキャリアの走行距離を短くすることによって、高速化を行うことができる。
しかし、薄膜トランジスタの高性能化のため、チャネル長を短くするとしきい値電圧の変化、弱反転状態におけるソースドレイン間のリーク電流の増加など、いわゆる短チャネル効果と呼ばれる現象が顕在化する。
チャネル形成領域の膜厚が厚いとチャネル長が短い場合には、ソース−ドレイン間の電界の影響により、ゲート電圧がしきい値電圧以下のサブスレッショルド領域でチャネル形成領域中の下側を電流が流れる。そのため、サブスレッショルド値が上昇し、しきい値電圧が低下する。チャネル形成領域の膜厚を薄くすることにより、チャネル形成領域中の下側の電流が流れる経路が遮断されるために、漏れ電流が抑えられる。そのため、サブスレッショルド値の上昇が抑えられ、しきい値電圧の低下も抑えられる。そのため、チャネル形成領域の膜厚を薄くすることにより、チャネル長の短い領域でのしきい値電圧のマイナスシフトが抑えられ、かつ、サブスレッショルド値が小さい薄膜トランジスタを作製することができる。サブスレッショルド値が小さくなっているため、ゲート電圧０Ｖでのソース−ドレイン間に流れる電流を抑えつつ、しきい値電圧を小さく設定することができる。
高速動作を求められる駆動回路部、及び制御回路部などに設けられる薄膜トランジスタにおける半導体層のチャネル形成領域の薄膜化は、チャネル形成領域の全域を空乏層化するように作用し、短チャネル効果を抑制することができる。また、薄膜トランジスタのしきい値電圧を小さくすることができる。それにより、駆動回路部及び制御回路部などに設けられた薄膜トランジスタにおいて、微細化と高性能化を実現することができる。よって、半導体装置の低電圧駆動が可能となり低消費電力化を実現することができる。また、薄膜トランジスタは、半導体層（又は、さらにゲート絶縁層も）を薄膜化することによって、微細化できるため、駆動回路部及び制御回路部の面積の縮小が可能となり、半導体装置をより小型化することができる。
さらに高速動作を求められる薄膜トランジスタは、チャネル形成領域のみを局所的に薄膜化するため、ソース領域及びドレイン領域においてソース電極層及びドレイン電極層と接する領域は、薄膜化されずチャネル形成領域より膜厚が厚い。よってソース領域及びドレイン領域を露出する開口（コンタクトホール）を形成する際、開口近くの半導体層が除去され消失するのを防止することができ、かつコンタクト抵抗（半導体層と電極層との）の増大を防止することができる。その結果、製造工程において歩留まりの低下を防止し、完成する半導体装置の高性能化を実現することができる。
一方、電圧に対して高い耐圧性を求められるメモリセルアレイ及び電源回路などに設けられた薄膜トランジスタ３２３は、半導体層（又は、さらにゲート絶縁層も）を駆動回路部、及び制御回路部などと比べ厚く保つことによって、電圧に対して耐圧性が高く、半導体装置を高信頼性とすることができる。
半導体層３０３、３０５の側面は、側壁絶縁層として絶縁層３０７ａ、３０７ｂ、３０７ｃ、３０７ｄによって覆われている。半導体層３０３、３０５の側面と接する絶縁層３０７ａ、３０７ｂ、３０７ｃ、３０７ｄを設けることで、半導体層３０３、３０５の端部におけるゲート絶縁層３０８、３０９の被覆性を良好にすることができる。よって、半導体層３０３、３０５の端部におけるゲート絶縁層３０８、３０９の被覆不良に起因した不良、例えば半導体層とゲート電極層の短絡、リーク電流の発生、静電破壊等を防止することができる。
絶縁層３０７ａ、３０７ｂ、３０７ｃ、３０７ｄは、半導体層３０３、３０５を形成した後に、酸化シリコン膜又は窒化シリコン膜を堆積し、異方性エッチングにより加工することで自己整合的に形成することができる。また、絶縁層３０７ａ、３０７ｂ、３０７ｃ、３０７ｄは、半導体層３０３、３０５の端部を酸化処理することによって選択的に絶縁化し形成することもできる。酸化処理は、酸素を含む雰囲気下でのプラズマ処理によって行うことができる。また、水溶液を用いて表面を酸化処理（ウェット酸化ともいう）してもよい。プラズマ処理の前に半導体層端部にフッ素や塩素などのハロゲンを導入してから、プラズマ処理を行ってもよい。ハロゲン添加を行うと、酸化速度が速いため酸化が優先的に進み、半導体層端部において膜厚の厚い絶縁層を形成することができる。
マスクを用いて半導体層の端部を露出させ、半導体層端部を選択的にウェット酸化する場合、ウェット酸化は、例えば、５ｐｐｍ以上、望ましくは２０ｐｐｍ以上、より望ましくは１００ｐｐｍ以上のオゾン（Ｏ３）を含む水溶液（代表的にはオゾン水）で半導体層端部の表面を処理することにより、半導体層の露出している部分に酸化膜からなる側壁絶縁層を形成することができる。なお、オゾンを含む水溶液にかえて、過酸化水素（Ｈ２Ｏ２）を含む水溶液、硫酸（Ｈ２ＳＯ４）を含む水溶液、ヨウ素酸（ＨＩＯ３）を含む水溶液、又は硝酸（ＨＮＯ３）を含む水溶液等を用いることもできる。また、それぞれの水溶液は、酢酸やしゅう酸等の有機酸を含んでいてもよい。
半導体層の端部の露出している部分から酸化を進めることができるため、半導体層の端部に選択的に厚く酸化膜を形成することができる。よって、半導体層の端部付近における電界集中を緩和することができ、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。
また、プラズマ処理を用いて半導体層の端部に側壁絶縁層を形成する場合、ウェット酸化で説明したように半導体層の端部のみ露出させた状態で酸素を含む雰囲気下で半導体層の端部をプラズマ処理することにより、側壁絶縁層を形成してもよい。また、島状の半導体層全面にプラズマ処理行い、半導体層表面を覆うように絶縁層を形成してもよい。
ゲート絶縁層３０８、３０９により半導体層３０３、３０５の端部を十分に被覆する、好ましくは半導体層３０３、３０５の側面と接する領域の膜厚を厚くすることで、半導体層３０３、３０５の端部に掛かる電界を緩和することができ、リーク電流の発生等を防止することができる。
また、ゲート絶縁層３０８、３０９と比較して、絶縁層３０７ａ、３０７ｂ、３０７ｃ、３０７ｄの誘電率を小さくすることが好ましい。ゲート絶縁層３０８、３０９と比較して、絶縁層３０７ａ、３０７ｂ、３０７ｃ、３０７ｄの誘電率を小さくすることで、半導体層の端部、特にコーナー部（角部）に電界が集中することを緩和できる。例えば、絶縁層３０７ａ、３０７ｂ、３０７ｃ、３０７ｄを比誘電率が２．５以下の低誘電率材料で形成しても良い。低誘電率材料としては、ＣＶＤ法で作製される多孔質酸化シリコン、炭素若しくはフッ素含有酸化シリコンなどを用いることができる。絶縁層３０７ａ、３０７ｂ、３０７ｃ、３０７ｄを低誘電率材料で形成することで、膜厚を厚くした場合と同様な効果を得ることができる。ゲート絶縁層３０８、３０９に局所的に過度な電界が掛かることを防止でき、ゲート絶縁層３０８、３０９の絶縁不良を防止することができる。よって薄膜トランジスタを歩留まり良く製造することができ、完成する半導体装置の信頼性を向上させることができる。
本実施の形態の半導体装置はゲート絶縁層の被覆不良によるゲート電極と半導体層とのショート及びリーク電流などの不良が防止された信頼性の高い半導体装置とすることができる。
また、図１では、不純物領域においてハッチングと白地で示されているが、これは、白地部分に不純物元素が添加されていないということを示すのではなく、この領域の不純物元素の濃度分布がマスクやドーピング条件を反映していることを直感的に理解できるようにしたためである。なお、このことは本明細書の他の図面においても同様である。
絶縁表面を有する基板である基板３００としては、ガラス基板、石英基板、サファイア基板、セラミック基板、表面に絶縁層が形成された金属基板などを用いることができる。また、本実施の形態の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよいし、フィルムのような可撓性基板を用いても良い。プラスチック基板としてはＰＥＴ（ポリエチレンテレフタレート）、ＰＥＮ（ポリエチレンナフタレート）、ＰＥＳ（ポリエーテルサルフォン）からなる基板、可撓性基板としてはアクリル等の合成樹脂を用いることができる。
絶縁層３０１、ゲート絶縁層３０８、３０９、絶縁膜３１１、絶縁層３１９としては酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素などを用いることができ、単層でも２層、３層といった積層構造でもよい。なお本明細書中において酸化窒化珪素とは酸素の含有量が窒素の含有量より大きい物質であり、窒素を含む酸化珪素とも言える。同様に、窒化酸化珪素とは、窒素の含有量が酸素の含有量より大きい物質であり、酸素を含む窒化珪素とも言える。
また、絶縁層３０１、ゲート絶縁層３０８、３０９、絶縁膜３１１、絶縁層３１９の他の材料として、窒化アルミニウム、酸素含有量が窒素含有量よりも多い酸化窒化アルミニウム、窒素含有量が酸素含有量よりも多い窒化酸化アルミニウムまたは酸化アルミニウム、ダイアモンドライクカーボン（ＤＬＣ）、窒素含有炭素、ポリシラザン、その他の無機絶縁性材料を含む物質から選ばれた材料で形成することができる。シロキサンを含む材料を用いてもよい。なお、シロキサンとは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、アリール基）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。また、オキサゾール樹脂を用いることもでき、例えば光硬化型ポリベンゾオキサゾールなどを用いることができる。
絶縁層３０１、ゲート絶縁層３０８、３０９、絶縁膜３１１、絶縁層３１９は、スパッタリング法、ＰＶＤ法（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、減圧ＣＶＤ法（ＬＰＣＶＤ法）、またはプラズマＣＶＤ法等のＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、また、選択的にパターンを形成できる液滴吐出法や、パターンが転写または描写できる印刷法（スクリーン印刷やオフセット印刷などパターンが形成される方法）、その他スピンコート法などの塗布法、ディッピング法、ディスペンサ法などを用いることもできる。
所望の形状に加工するエッチング加工は、プラズマエッチング（ドライエッチング）又はウェットエッチングのどちらを採用しても良い。大面積基板を処理するにはプラズマエッチングが適している。エッチングガスとしては、ＣＦ４、ＮＦ３などのフッ素系のガス、又はＣｌ２、ＢＣｌ３などの塩素系のガスを用い、ＨｅやＡｒなどの不活性ガスを適宜加えても良い。また、大気圧放電のエッチング加工を適用すれば、局所的な放電加工も可能であり、基板の全面にマスク層を形成する必要はない。
また、半導体層にプラズマ処理を行うことによってゲート絶縁層３０８、３０９を形成してもよい。
半導体層の代表例として珪素層の表面をプラズマ処理で酸化することで、界面に歪みのない緻密な酸化層を形成することができる。また、当該酸化層をプラズマ処理で窒化することで、表層部の酸素を窒素に置換して窒化層を形成すると、さらに緻密化することができる。それにより絶縁耐圧が高い絶縁層を形成することができる。
ただし、本発明においてプラズマ処理を行う際、トランジスタの電気特性に悪影響を与えない程度の条件で行う。
また、基板、絶縁層、層間絶縁層、その他半導体装置を構成する絶縁層、導電層などを形成した後も、プラズマ処理を用いて酸化処理または窒化処理を行うことにより前記基板、絶縁層、層間絶縁層表面を酸化処理または窒化処理してもよい。プラズマ処理を用いて半導体層や絶縁層を酸化処理または窒化処理すると、絶縁層の表面が改質され、ＣＶＤ法やスパッタ法により形成した絶縁層と比較してより緻密な絶縁層とすることができる。よって、ピンホール等の欠陥を抑制し半導体装置の特性等を向上させることが可能となる。また上記の様なプラズマ処理は、ゲート電極層、ソース配線層、ドレイン配線層などの導電層などにも行うことができ、表面及び表面近傍を窒化処理又は酸化処理することができる。
半導体層３０３、３０５は、結晶性半導体で形成されたものを用いることが好ましい。例えば、基板上にスパッタリング法、プラズマＣＶＤ法若しくは減圧ＣＶＤ法によって基板の全面に形成された半導体層を結晶化させ、形成することができる。半導体材料としては、シリコンが好ましく、その他にシリコンゲルマニウム半導体を用いることもできる。半導体層の結晶化法としては、レーザ結晶化法、瞬間熱アニール（ＲＴＡ）又はファーネスアニール炉を用いた熱処理による結晶化法、結晶化を助長する金属元素を用いる結晶化法又はこれら方法を組み合わせて行う方法を採用することができる。
半導体層３０３、３０５にはｐ型を付与する不純物元素が注入されていても良い。ｐ型を付与する不純物元素として、例えばホウ素が用いられ、５×１０１５ａｔｏｍｓ／ｃｍ３〜１×１０１６ａｔｏｍｓ／ｃｍ３程度の濃度で添加されていても良い。これは、トランジスタのしきい値電圧を制御するためのものであり、チャネル形成領域３１７、３１８に添加されることで有効に作用する。
なお薄膜トランジスタ３２２、３２３と電気的に接続する配線層３２０ａ、３２０ｂ、３２１ａ、３２１ｂ、ゲート電極層（第１のゲート電極層３１０、３１２、第２のゲート電極層３１３、３１４）は、インジウム錫酸化物（ＩＴＯ）、酸化インジウムに酸化亜鉛（ＺｎＯ）を混合したＩＺＯ（ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）、酸化インジウムに酸化珪素（ＳｉＯ２）を混合した導電材料、有機インジウム、有機スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、又はタングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）等の金属又はその合金、若しくはその金属窒化物から選ぶことができる。
本実施の形態に限定されず、薄膜トランジスタはチャネル形成領域が一つ形成されるシングルゲート構造でも、二つ形成されるダブルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。
図１に示す本実施の形態の半導体装置の作製方法を図２、図３、図１５を用いて詳細に説明する。
絶縁表面を有する基板３００の上に下地膜として、下地膜である絶縁層３０１を形成する。下地膜は、単層でも２層、３層といった積層構造でもよい。
下地膜の材料は、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素などの無機材料、アクリル酸、メタクリル酸及びこれらの誘導体、又はポリイミド（ｐｏｌｙｉｍｉｄｅ）、芳香族ポリアミド、ポリベンゾイミダゾール（ｐｏｌｙｂｅｎｚｉｍｉｄａｚｏｌｅ）などの耐熱性高分子、又はシロキサン樹脂を用いてもよい。また、ポリビニルアルコール、ポリビニルブチラールなどのビニル樹脂、エポキシ樹脂、フェノール樹脂、ノボラック樹脂、アクリル樹脂、メラミン樹脂、ウレタン樹脂等の樹脂材料を用いてもよい。また、ベンゾシクロブテン、パリレン、フッ化アリーレンエーテル、ポリイミドなどの有機材料、水溶性ホモポリマーと水溶性共重合体を含む組成物材料等を用いてもよい。また、オキサゾール樹脂を用いることもでき、例えば光硬化型ポリベンゾオキサゾールなどを用いることができる。
下地膜は、スパッタリング法、ＰＶＤ法（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、減圧ＣＶＤ法（ＬＰＣＶＤ法）、またはプラズマＣＶＤ法等のＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）などを用いて形成することができる。また、液滴吐出法や、印刷法（スクリーン印刷やオフセット印刷などパターンが形成される方法）、スピンコート法などの塗布法、ディッピング法、ディスペンサ法などを用いることもできる。
例えば、絶縁層３０１として、窒化酸化珪素膜を１０〜２００ｎｍ（好ましくは５０〜１５０ｎｍ）と、酸化窒化珪素膜を５０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）とをプラズマＣＶＤ法を用いて積層して形成すればよい。
次いで、下地膜上に半導体膜を形成する。本発明では、非晶質半導体膜を、レーザ結晶化し、結晶性半導体膜とするものを用いるのが好ましい。
半導体膜は２５〜２００ｎｍ（好ましくは５０〜６０ｎｍ）の厚さで手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜すればよい。本実施の形態では、半導体膜を形成後、選択的に所望の膜厚まで薄膜化する。
半導体膜を形成する材料は、シランやゲルマンに代表される半導体材料ガスを用いて気相成長法やスパッタリング法で作製される非晶質半導体（以下「アモルファス半導体：ＡＳ」ともいう。）を光エネルギーや熱エネルギーを利用して結晶化させた多結晶半導体、或いは単結晶半導体などを用いることができる。
非晶質半導体としては、代表的には水素化アモルファスシリコン、結晶性半導体としては代表的にはポリシリコンなどがあげられる。ポリシリコン（多結晶シリコン）には、８００℃以上のプロセス温度を経て形成されるポリシリコンを主材料として用いた所謂高温ポリシリコンや、６００℃以下のプロセス温度で形成されるポリシリコンを主材料として用いた所謂低温ポリシリコン、また結晶化を促進する元素などを用いて、非晶質シリコンを結晶化させたポリシリコンなどを含んでいる。また、このような薄膜プロセスに換えて、絶縁表面に単結晶半導体層を設けたＳＯＩ基板を用いても良い。ＳＯＩ基板は、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ）法や、Ｓｍａｒｔ−Ｃｕｔ法を用いて形成することができる。ＳＩＭＯＸ法は、単結晶シリコン基板に酸素イオンを注入し、所定の深さに酸素含有層を形成した後、熱処理を行い、表面から一定の深さで埋込絶縁層を形成し、埋込絶縁層の上に単結晶シリコン層を形成する方法である。また、Ｓｍａｒｔ−Ｃｕｔ法は、酸化された単結晶シリコン基板に水素イオン注入を行い、所望の深さに相当する所に水素含有層を形成し、他の支持基板（表面に貼り合わせ用の酸化シリコン膜を有する単結晶シリコン基板など）と貼り合わせ、加熱処理を行うことにより水素含有層にて単結晶シリコン基板を分断し、支持基板上に酸化シリコン膜と単結晶シリコン層との積層を形成する方法である。
結晶性半導体層の作製方法は、種々の方法（レーザ結晶化法、熱結晶化法、またはニッケルなどの結晶化を助長する元素を用いた熱結晶化法等）を用いれば良い。また微結晶半導体をレーザ照射して結晶化し、結晶性を高めることもできる。結晶化を助長する元素を導入しない場合は、非晶質半導体層にレーザ光を照射する前に、窒素雰囲気下５００℃で１時間加熱することによって非晶質半導体層の含有水素濃度を１×１０２０ａｔｏｍｓ／ｃｍ３以下にまで放出させる。これは水素を多く含んだ非晶質半導体層にレーザ光を照射すると非晶質半導体層が破壊されてしまうからである。結晶化のための加熱処理は、加熱炉、レーザ照射、若しくはランプから発する光の照射（ランプアニールともいう）などを用いることができる。加熱方法としてＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法等のＲＴＡ法がある。ＧＲＴＡとは高温のガスを用いて加熱処理を行う方法であり、ＬＲＴＡとはランプ光により加熱処理を行う方法である。
また、非晶質半導体層を結晶化し、結晶性半導体層を形成する結晶化工程で、非晶質半導体層に結晶化を促進する元素（触媒元素、金属元素とも示す）を添加し、熱処理（５５０℃〜７５０℃で３分〜２４時間）により結晶化を行ってもよい。結晶化を助長する元素としては、鉄（Ｆｅ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、銅（Ｃｕ）及び金（Ａｕ）から選ばれた一種又は複数種類を用いることができる。
非晶質半導体層への金属元素の導入の仕方としては、当該金属元素を非晶質半導体層の表面又はその内部に存在させ得る手法であれば特に限定はなく、例えばスパッタ法、ＣＶＤ法、プラズマ処理法（プラズマＣＶＤ法も含む）、吸着法、金属塩の溶液を塗布する方法を使用することができる。このうち溶液を用いる方法は簡便であり、金属元素の濃度調整が容易であるという点で有用である。また、このとき非晶質半導体層の表面のぬれ性を改善し、非晶質半導体層の表面全体に水溶液を行き渡らせるため、酸素雰囲気中でのＵＶ光の照射、熱酸化法、ヒドロキシラジカルを含むオゾン水又は過酸化水素による処理等により、酸化膜を成膜することが望ましい。
結晶化を促進する元素を結晶性半導体層から除去、又は軽減するため、結晶性半導体層に接して、不純物元素を含む半導体層を形成し、ゲッタリングシンクとして機能させる。不純物元素としては、ｎ型を付与する不純物元素、ｐ型を付与する不純物元素や希ガス元素などを用いることができ、例えばリン（Ｐ）、窒素（Ｎ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）、ボロン（Ｂ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、Ｋｒ（クリプトン）、Ｘｅ（キセノン）から選ばれた一種または複数種を用いることができる。結晶化を促進する元素を含む結晶性半導体層に、希ガス元素を含む半導体層を形成し、熱処理（５５０℃〜７５０℃で３分〜２４時間）を行う。結晶性半導体層中に含まれる結晶化を促進する元素は、希ガス元素を含む半導体層中に移動し、結晶性半導体層中の結晶化を促進する元素は除去、又は軽減される。その後、ゲッタリングシンクとなった希ガス元素を含む半導体層を除去する。
レーザと、半導体層とを相対的に走査することにより、レーザ照射を行うことができる。またレーザ照射において、ビームを精度よく重ね合わせたり、レーザ照射開始位置やレーザ照射終了位置を制御するため、マーカーを形成することもできる。マーカーは非晶質半導体層と同時に、基板上へ形成すればよい。
レーザ照射を用いる場合、連続発振型のレーザビーム（ＣＷ（ＣＷ：ｃｏｎｔｉｎｕｏｕｓ−ｗａｖｅ）レーザビーム）やパルス発振型のレーザビーム（パルスレーザビーム）を用いることができる。ここで用いることができるレーザビームは、Ａｒレーザ、Ｋｒレーザ、エキシマレーザなどの気体レーザ、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、銅蒸気レーザまたは金蒸気レーザのうち一種または複数種から発振されるものを用いることができる。このようなレーザビームの基本波、及びこれらの基本波の第２高調波から第４高調波のレーザビームを照射することで、大粒径の結晶を得ることができる。例えば、Ｎｄ：ＹＶＯ４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。このレーザは、ＣＷで射出することも、パルス発振で射出することも可能である。ＣＷで射出する場合は、レーザのパワー密度は０．０１〜１００ＭＷ／ｃｍ２程度（好ましくは０．１〜１０ＭＷ／ｃｍ２）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度として照射する。
なお、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、Ａｒイオンレーザ、またはＴｉ：サファイアレーザは、連続発振をさせることが可能であり、Ｑスイッチ動作やモード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせることも可能である。パルス幅がピコ秒台、或いはフェムト秒（１０−１５秒）台のパルスレーザを用いてもよい。１０ＭＨｚ以上の発振周波数でレーザビームを発振させると、半導体層がレーザによって溶融してから固化するまでの間に、次のパルスが半導体層に照射される。従って、発振周波数が低いパルスレーザを用いる場合と異なり、半導体層中において固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることができる。
媒質としてセラミック（多結晶）を用いると、短時間かつ低コストで自由な形状に媒質を形成することが可能である。単結晶を用いる場合、通常、直径数ｍｍ、長さ数十ｍｍの円柱状の媒質が用いられているが、セラミックを用いる場合はさらに大きいものを作ることが可能である。
発光に直接寄与する媒質中のＮｄ、Ｙｂなどのドーパントの濃度は、単結晶中でも多結晶中でも大きくは変えられないため、濃度を増加させることによるレーザの出力向上にはある程度限界がある。しかしながら、セラミックの場合、単結晶と比較して媒質の大きさを著しく大きくすることができるため大幅な出力向上ができる。
さらに、セラミックの場合では、平行六面体形状や直方体形状の媒質を容易に形成することが可能である。このような形状の媒質を用いて、発振光を媒質の内部でジグザグに進行させると、発振光路を長くとることができる。そのため、増幅が大きくなり、大出力で発振させることが可能になる。また、このような形状の媒質から射出されるレーザビームは射出時の断面形状が四角形状であるため、丸状のビームと比較すると、線状ビームに整形するのに有利である。このように射出されたレーザビームを、光学系を用いて整形することによって、短辺の長さ１ｍｍ以下、長辺の長さ数ｍｍ〜数ｍの線状ビームを容易に得ることが可能となる。また、励起光を媒質に均一に照射することにより、線状ビームは長辺方向にエネルギー分布の均一なものとなる。またさらにレーザは、半導体層に対して入射角θ（０＜θ＜９０度）を持たせて照射させるとよい。レーザの干渉を防止することができるからである。
この線状ビームを半導体層に照射することによって、半導体層の全面をより均一にアニールすることが可能になる。線状ビームの両端まで均一なアニールが必要な場合は、その両端にスリットを配置し、エネルギーの減衰部を遮光するなどの工夫が必要となる。
また、希ガスや窒素などの不活性ガス雰囲気中でレーザ光を照射するようにしても良い。これにより、レーザ光の照射による半導体表面の荒れを抑えることができ、界面準位密度のばらつきによって生じるしきい値のばらつきを抑えることができる。
非晶質半導体層の結晶化は、熱処理とレーザ光照射による結晶化を組み合わせてもよく、熱処理やレーザ光照射を単独で、複数回行っても良い。
本実施の形態では、絶縁層３０１上に、非晶質半導体膜を形成し、非晶質半導体膜をレーザ結晶化させることによって結晶性半導体膜である半導体膜３０２を形成する（図２（Ａ）参照。）。
このようにして得られた半導体膜に対して、薄膜トランジスタのしきい値電圧を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを選択的に行う。この不純物元素のドーピングは、結晶化工程の前の非晶質半導体膜に行ってもよい。非晶質半導体膜の状態で不純物元素をドーピングすると、その後の結晶化のための加熱処理によって、不純物の活性化も行うことができる。また、ドーピングの際に生じる欠陥等も改善することができる。
半導体膜３０２を、マスクを用いて所望の形状に加工する。本実施の形態では半導体膜３０２上に形成された酸化膜を除去した後、新たに酸化膜を形成する。そして、フォトマスクを作製し、フォトリソグラフィ法を用いた加工処理により、半導体層３８１、及び半導体層３０５を形成する（図２（Ｂ）参照。）。
半導体層３８１、３０５の側面と接する絶縁層３０７ａ乃至３０７ｄを形成する（図２（Ｃ）参照。）。半導体層３８１、３０５の側面と接する絶縁層３０７ａ乃至３０７ｄを形成することで、半導体層３８１、３０５の端部におけるゲート絶縁層の被覆性を良好にすることができる。よって、半導体層３８１、３０５の端部におけるゲート絶縁層の被覆不良に起因した不良、例えば半導体層とゲート電極層の短絡、リーク電流の発生、静電破壊等を防止することができる。絶縁層３０７ａ乃至３０７ｄは、半導体層３８１、３０５を形成した後に、酸化シリコン膜又は窒化シリコン膜を堆積し、異方性エッチングにより加工することで自己整合的に形成することができる。
なお、本明細書において、半導体層の「端部」とは、島状に形成された半導体層の縁部分（エッジ部分）を示す。半導体層の「側面」とは、半導体層の縁部分の面を示す。
半導体層３８１の一部、半導体層３０５、及び絶縁層３０７ａ乃至３０７ｄを選択的に覆うマスク３８０を形成する。マスク３８０は後の工程により半導体層を薄膜化しない領域を覆っている。マスク３８０を用いて半導体層３８１を局所的にエッチングして薄膜化し、半導体層３０３を形成する。従って半導体層３０５よりチャネル形成領域において膜厚の薄い半導体層３０３が形成される（図２（Ｄ）参照。）。エッチング後、形成された半導体層３０３は凹部を有し、該凹部が薄膜化された領域となる。
半導体層の薄膜化は、一回のエッチング工程で行ってもよいし、複数のエッチング工程によって薄膜化することもできる。また半導体層を直接エッチングガス（又はエッチング溶液）でエッチングしてもよいし、半導体層表面を部分的に処理して改質し、改質領域のみを選択的に除去してもよい。図１５に複数の工程で半導体層を薄膜化する例を示す。図１５（Ａ）において、基板１０上に下地膜１１が設けられ、半導体層１２が形成されている。半導体層１２上に選択的にマスク１３を形成する（図１５（Ｂ）参照。）。プラズマ処理１４によって半導体層１２を選択的に改質し（本実施の形態では酸化）、改質（本実施の形態では酸化）領域１５を形成する（図１５（Ｃ）参照。）。半導体層１２をエッチングせず、改質領域１５のみ除去できるエッチング条件（エッチングガス、エッチング溶液）で改質領域１５を除去し、部分的に薄膜化された半導体層１６を形成する（図１５（Ｄ）参照。）。この図１５（Ｃ）（Ｄ）を繰り返すことで半導体層は所望の膜厚まで薄膜化することができる。
エッチング加工は、プラズマエッチング（ドライエッチング）又はウェットエッチングのどちらを採用しても良いが、大面積基板を処理するにはプラズマエッチングが適している。エッチングガスとしては、ＣＦ４、ＮＦ３、Ｃｌ２、ＢＣｌ３、などのフッ素系又は塩素系のガスを用い、ＨｅやＡｒなどの不活性ガスを適宜加えても良い。また、大気圧放電のエッチング加工を適用すれば、局所的な放電加工も可能であり、基板の全面にマスクを形成する必要はない。
本発明において、配線層若しくは電極層を形成する導電層や、所定のパターンを形成するためのマスクなどを、液滴吐出法のような選択的にパターンを形成できる方法により形成してもよい。液滴吐出（噴出）法（その方式によっては、インクジェット法とも呼ばれる。）は、特定の目的に調合された組成物の液滴を選択的に吐出（噴出）して所定のパターン（導電層や絶縁層など）を形成することができる。この際、被形成領域にぬれ性や密着性を制御する処理を行ってもよい。また、パターンが転写、または描写できる方法、例えば印刷法（スクリーン印刷やオフセット印刷などパターンが形成される方法）なども用いることができる。
本実施の形態において、用いるマスクは、エポキシ樹脂、アクリル樹脂、フェノール樹脂、ノボラック樹脂、メラミン樹脂、ウレタン樹脂等の樹脂材料を用いる。また、ベンゾシクロブテン、パリレン、フッ化アリーレンエーテル、ポリイミドなどの有機材料、シロキサン系ポリマー等の重合によってできた化合物材料、水溶性ホモポリマーと水溶性共重合体を含む組成物材料等を用いることもできる。或いは、感光剤を含む市販のレジスト材料を用いてもよく、例えば、ポジ型レジスト、ネガ型レジストなどを用いてもよい。液滴吐出法を用いる場合、いずれの材料を用いるとしても、その表面張力と粘度は、溶媒の濃度を調整する、界面活性剤等を加えるなどによって適宜調整する。
半導体層３０３のチャネル形成領域の膜厚は、半導体層３０５のチャネル形成領域より薄く、５ｎｍ以上３０ｎｍ以下、より好ましくは１０ｎｍ以上２０ｎｍ以下とすればよい。一方、半導体層３０３のソース領域及びドレイン領域、並びにソース領域、ドレイン領域、及びチャネル形成領域を含む半導体層３０５の膜厚は、半導体層３０３のチャネル形成領域より厚く、２５ｎｍ以上１００ｎｍ以下、より好ましくは５０ｎｍ以上６０ｎｍ以下とすればよい。
本実施の形態では、高速動作を求められる薄膜トランジスタの半導体層においてチャネル形成領域を局所的に薄膜化し（膜厚は、５ｎｍ以上３０ｎｍ以下、より好ましくは１０ｎｍ以上２０ｎｍ以下）、かつソース領域及びドレイン領域においてソース電極層及びドレイン電極層と接続する領域は薄膜化されない（膜厚は、２５ｎｍ以上１００ｎｍ以下、より好ましくは５０ｎｍ以上６０ｎｍ以下）ことを特徴としている。従って、半導体層において、チャネル形成領域以外の、ソース領域及びドレイン領域の一部や、チャネル形成領域とソース領域及びドレイン領域との間に設けることができる低濃度不純物領域なども、薄膜化されていてもよい。
半導体層を薄膜化することで、短チャネル効果を抑制することが可能となる。また、トランジスタのしきい値電圧を小さくすることが可能であり、低電圧駆動をすることができる。半導体層の端部には傾斜角（テーパー角）を設ける。その角度は４５度乃至９５度とすることが好ましい。この領域に半導体層の中央部と特性が異なる寄生トランジスタが形成されることの影響を避けるため、その傾斜角は垂直に近い方が好ましい。
半導体層上の酸化膜を除去し、半導体層３０３、及び絶縁層３０７ａ、３０７ｂを覆うゲート絶縁層３０８、半導体層３０５及び絶縁層３０７ｃ、３０７ｄを覆うゲート絶縁層３０９を形成する（図２（Ｅ）参照。）。ゲート絶縁層３０８及びゲート絶縁層３０９はプラズマＣＶＤ法またはスパッタ法などを用いて、絶縁膜を形成し、選択的にエッチングして薄膜化して膜厚の異なるゲート絶縁層３０８、及びゲート絶縁層３０９を形成する。ゲート絶縁層３０８の薄膜化は、薄膜トランジスタを低電圧で高速に動作させる効果がある。また、ゲート絶縁層３０９の膜厚が厚いと、薄膜トランジスタの高電圧に対する耐性が高くすることができ、信頼性を高めることができる。
ゲート絶縁層３０８及び３０９は酸化珪素、若しくは酸化珪素と窒化珪素の積層構造で形成すればよい。ゲート絶縁層３０８及び３０９は、プラズマＣＶＤ法や減圧ＣＶＤ法により絶縁膜を堆積することで形成しても良いし、プラズマ処理による固相酸化若しくは固相窒化で形成すると良い。半導体層を、プラズマ処理により酸化又は窒化することにより形成するゲート絶縁層は、緻密で絶縁耐圧が高く信頼性に優れているためである。
プラズマ処理による固相酸化処理若しくは固相窒化処理として、マイクロ波（代表的には２．４５ＧＨｚ）で励起され、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下、且つ電子温度が０．５ｅＶ以上１．５ｅＶ以下のプラズマを利用することが好ましい。固相酸化処理若しくは固相窒化処理において、５００℃以下の温度において、緻密な絶縁膜を形成すると共に実用的な反応速度を得るためである。
このプラズマ処理により半導体層の表面を酸化する場合には、酸素雰囲気下（例えば、酸素（Ｏ２）又は一酸化二窒素（Ｎ２Ｏ）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、若しくは酸素又は一酸化二窒素と水素（Ｈ２）と希ガス雰囲気下）で行う。また、プラズマ処理により窒化をする場合には、窒素雰囲気下（例えば、窒素（Ｎ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、窒素と水素と希ガス雰囲気下、若しくはＮＨ３と希ガス雰囲気下）でプラズマ処理を行う。希ガスとしては、例えばＡｒを用いることができる。また、ＡｒとＫｒを混合したガスを用いてもよい。
なお、プラズマ処理とは、半導体層、絶縁層、導電層に対する酸化処理、窒化処理、酸窒化処理、水素化処理、表面改質処理を含んでいる。これらの処理は、その目的に応じて、供給するガスを選択すれば良い。
半導体層に酸化処理若しくは窒化処理を行うには以下のようにすれば良い。まず、処理室内を真空にし、ガス供給部から酸素又は窒素を含むプラズマ処理用ガスを導入する。基板は室温若しくは温度制御部により１００℃乃至５５０℃に加熱する。
次に、マイクロ波供給部からアンテナにマイクロ波を供給する。そしてマイクロ波をアンテナから誘電体板を通して処理室内に導入することによって、プラズマを生成する。マイクロ波の導入によりプラズマの励起を行うと、低電子温度（３ｅＶ以下、好ましくは１．５ｅＶ以下）で高電子密度（１×１０１１ｃｍ−３以上）のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）及び／又は窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体層の表面を酸化又は窒化することができる。プラズマ処理用ガスにアルゴンなどの希ガスを混合させると、希ガスの励起種により酸素ラジカルや窒素ラジカルを効率良く生成することができる。この方法は、プラズマで励起した活性なラジカルを有効に使うことにより、５００℃以下の低温で固相反応による酸化、窒化若しくは酸化と窒化の同時処理を行うことができる。
プラズマ処理により形成される好適なゲート絶縁層の一例は、半導体層に対して酸素雰囲気下のプラズマ処理により３ｎｍ乃至６ｎｍの厚さで酸化シリコン層を形成し、その後窒素雰囲気下でその酸化シリコン層の表面を窒化して窒化シリコン層を形成した積層構造である。半導体層の代表例としてのシリコン層の表面をプラズマ処理で酸化することで、界面に歪みのない緻密な酸化膜を形成することができる。また、当該酸化膜をプラズマ処理で窒化することで、表層部の酸素を窒素に置換して窒化層を形成すると、さらに緻密化することができる。それにより絶縁耐圧が高い絶縁層を形成することができる。
いずれにしても、上記のようなプラズマ処理による固相酸化処理若しくは固相窒化処理を用いることで、耐熱温度が７００℃以下のガラス基板を用いても、９５０℃乃至１０５０℃で形成される熱酸化膜と同等な絶縁層を得ることができる。すなわち、トランジスタのゲート絶縁層として信頼性の高い膜を形成することができる。
また、ゲート絶縁層３０８、３０９として、高誘電率材料を用いても良い。ゲート絶縁層３０８、３０９に高誘電率材料を用いることにより、ゲートリーク電流を低減することができる。高誘電率材料としては、二酸化ジルコニウム、酸化ハフニウム、二酸化チタン、五酸化タンタルなどを用いることができる。また、プラズマ処理による固相酸化により酸化シリコン層を形成しても良い。
また、薄い酸化珪素膜の形成方法としては、ＧＲＴＡ法、ＬＲＴＡ法等を用いて半導体領域表面を酸化し、熱酸化膜を形成することで、膜厚の薄い酸化珪素膜を形成することもできる。なお、低い成膜温度でゲートリーク電流の少ない緻密な絶縁膜を形成するには、アルゴンなどの希ガス元素を反応ガスに含ませ、形成される絶縁膜中に混入させると良い。
次いで、ゲート絶縁層３０８、３０９上にゲート電極層として用いる膜厚２０〜１００ｎｍの第１の導電膜と、膜厚１００〜４００ｎｍの第２の導電膜とを積層して形成する。第１の導電膜及び第２の導電膜は、スパッタリング法、蒸着法、ＣＶＤ法等の手法により形成することができる。第１の導電膜及び第２の導電膜はタンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）から選ばれた元素、又は前記元素を主成分とする合金材料もしくは化合物材料で形成すればよい。また、第１の導電膜及び第２の導電膜としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜や、ＡｇＰｄＣｕ合金を用いてもよい。また、２層構造に限定されず、例えば、第１の導電膜として膜厚５０ｎｍのタングステン膜、第２の導電膜として膜厚５００ｎｍのアルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜、第３の導電膜として膜厚３０ｎｍの窒化チタン膜を順次積層した３層構造としてもよい。また、３層構造とする場合、第１の導電膜のタングステンに代えて窒化タングステンを用いてもよいし、第２の導電膜のアルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜に代えてアルミニウムとチタンの合金膜（Ａｌ−Ｔｉ）を用いてもよいし、第３の導電膜の窒化チタン膜に代えてチタン膜を用いてもよい。また、単層構造であってもよい。本実施の形態では、第１の導電膜として窒化タンタルを膜厚３０ｎｍ形成し、第２の導電膜としてタングステン（Ｗ）を膜厚３７０ｎｍ形成する。
次に、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、第１の導電膜及び第２の導電膜を所望の形状に加工し、第１のゲート電極層３１０、第１のゲート電極層３１２、第２のゲート電極層３１３、及び第２のゲート電極層３１４を形成する（図３（Ａ）参照。）。ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等）を適宜調節することにより、第１のゲート電極層及び第２のゲート電極層を所望のテーパー形状を有するようにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角度等を制御することができる。なお、エッチング用ガスとしては、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４もしくはＣＣｌ４などを代表とする塩素系ガス、ＣＦ４、ＳＦ６もしくはＮＦ３などを代表とするフッ素系ガス又はＯ２を適宜用いることができる。
本実施の形態では第１のゲート電極層、第２のゲート電極層を垂直な側面を有して形成する例を示すが、本発明はそれに限定されず、第１のゲート電極層及び第２のゲート電極層両方がテーパー形状を有していてもよいし、どちらか一方のゲート電極層の一層のみがテーパー形状を有し、他方は異方性エッチングによって垂直な側面を有していてもよい。テーパー角度も積層するゲート電極層間で異なっていても良いし、同一でもよい。テーパー形状を有することによって、その上に積層する膜の被覆性が向上し、欠陥が軽減されるので信頼性が向上する。
ゲート電極層を形成する際のエッチング工程によって、ゲート絶縁層３０８、３０９は多少エッチングされ、膜厚が減る（いわゆる膜減り）ことがある。
本実施の形態では、薄膜トランジスタを高速動作が可能とするために、ゲート電極層（第１のゲート電極層３１０、第２のゲート電極層３１３）をチャネル方向の幅を細く形成する。
ゲート電極層をチャネル方向の幅を細く形成する２つの方法を以下に示す。
第１の方法はゲート電極層のマスクを形成した後、マスクを幅方向にエッチング、アッシング等により細らせ、さらに幅の細いマスクを形成する。あらかじめ幅細い形状に形成されたマスクを用いることによって、ゲート電極層も幅細い形状に形成することができる。
次に、第２の方法は通常のマスクを形成し、そのマスクを用いてゲート電極層を形成する。次に得られたゲート電極層を幅方向にさらにサイドエッチングして細らせる。よって最終的に幅の細いゲート電極層を形成することができる。以上の工程を経ることによって、後にチャネル長の短い薄膜トランジスタを形成することが可能であり、高速動作が可能な薄膜トランジスタを作製することが可能である。
次に、第１のゲート電極層３１０、第１のゲート電極層３１２、第２のゲート電極層３１３、及び第２のゲート電極層３１４をマスクとして、一導電型を付与する不純物元素３０４を添加し、ソース領域又はドレイン領域である一導電型を有する不純物領域３１５ａ、３１５ｂ、３１６ａ、３１６ｂを形成する。また、半導体層３０３、３０５にチャネル形成領域３１７、３１８が形成される（図３（Ｂ）参照。）。一導電型を付与する不純物元素は、ｎ型を付与する不純物元素（例えばリン（Ｐ）やヒ素（Ａｓ）等）であっても、ｐ型を付与する不純物元素（例えばボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等）であってもよい。本実施の形態では、一導電型を付与する不純物元素としてｎ型を付与する不純物元素であるリン（Ｐ）を用いる。本実施の形態では、不純物元素を含むドーピングガスとしてホスフィン（ＰＨ３）を用いる。ここでは、ソース領域又はドレイン領域である一導電型を有する不純物領域３１５ａ、３１５ｂ、３１６ａ、３１６ｂに、一導電型を付与する不純物元素が５×１０１９〜５×１０２０ａｔｏｍｓ／ｃｍ３程度の濃度で含まれるように添加する。
本実施の形態では、不純物領域がゲート絶縁層を介してゲート電極層と重なる領域をＬｏｖ領域と示し、不純物領域がゲート絶縁層を介してゲート電極層と重ならない領域をＬｏｆｆ領域と示す。
一導電型を有する不純物領域３１５ａ、３１５ｂ、３１６ａ、３１６ｂは、ソース領域又はドレイン領域として機能する。
不純物元素を活性化するために加熱処理、強光の照射、又はレーザ光の照射を行ってもよい。活性化と同時にゲート絶縁層へのプラズマダメージやゲート絶縁層と半導体層との界面へのプラズマダメージを回復することができる。
次いで、ゲート電極層、ゲート絶縁層を覆う層間絶縁層を形成する。本実施の形態では、水素を含む絶縁膜３１１と、絶縁層３１９との積層構造とする（図３（Ｃ）参照。）。絶縁膜３１１と、絶縁層３１９は、スパッタ法、またはプラズマＣＶＤを用いた窒化珪素膜、窒化酸化珪素膜、酸化窒化珪素膜、酸化珪素膜でもよく、他の珪素を含む絶縁膜を単層または３層以上の積層構造として用いても良い。
さらに、窒素雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。好ましくは、４００〜５００℃で行う。この工程は層間絶縁層である絶縁膜３１１に含まれる水素により半導体層のダングリングボンドを終端する工程である。本実施の形態では、４１０度（℃）で１時間加熱処理を行う。
絶縁膜３１１と、絶縁層３１９としては他に窒化アルミニウム（ＡｌＮ）、酸化窒化アルミニウム（ＡｌＯＮ）、窒素含有量が酸素含有量よりも多い窒化酸化アルミニウム（ＡｌＮＯ）または酸化アルミニウム、ダイアモンドライクカーボン（ＤＬＣ）、窒素含有炭素膜（ＣＮ）その他の無機絶縁性材料を含む物質から選ばれた材料で形成することができる。また、シロキサン樹脂を用いてもよい。また、有機絶縁性材料を用いてもよく、有機材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン、ポリシラザンを用いることができる。平坦性のよい塗布法によって形成される塗布膜を用いてもよい。
絶縁膜３１１、絶縁層３１９は、ディップ、スプレー塗布、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター、ＣＶＤ法、蒸着法等を採用することができる。液滴吐出法により絶縁膜３１１、絶縁層３１９を形成してもよい。液滴吐出法を用いた場合には材料液を節約することができる。また、液滴吐出法のようにパターンが転写、または描写できる方法、例えば印刷法（スクリーン印刷やオフセット印刷などパターンが形成される方法）なども用いることができる。
次いで、レジストからなるマスクを用いて絶縁膜３１１、絶縁層３１９に半導体層に達するコンタクトホール（開口部）を形成する。エッチングは、用いる材料の選択比によって、一回で行っても複数回行っても良い。エッチングによって、絶縁膜３１１、絶縁層３１９を除去し、ソース領域又はドレイン領域である一導電型を有する不純物領域３１５ａ、３１５ｂ、３１６ａ、３１６ｂに達する開口部を形成する。エッチングは、ウェットエッチングでもドライエッチングでもよく、両方用いてもよい。ウェットエッチングのエッチャントは、フッ素水素アンモニウム及びフッ化アンモニウムを含む混合溶液のようなフッ酸系の溶液を用いるとよい。エッチング用ガスとしては、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４もしくはＣＣｌ４などを代表とする塩素系ガス、ＣＦ４、ＳＦ６もしくはＮＦ３などを代表とするフッ素系ガス又はＯ２を適宜用いることができる。また用いるエッチング用ガスに不活性気体を添加してもよい。添加する不活性元素としては、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅから選ばれた一種または複数種の元素を用いることができる。
開口部を覆うように導電膜を形成し、導電膜をエッチングして各ソース領域又はドレイン領域の一部とそれぞれ電気的に接続するソース電極層又はドレイン電極層として機能する配線層３２０ａ、３２０ｂ、３２１ａ、３２１ｂを形成する。配線層は、ＰＶＤ法、ＣＶＤ法、蒸着法等により導電膜を成膜した後、所望の形状にエッチングして形成することができる。また、液滴吐出法、印刷法、電解メッキ法等により、所定の場所に選択的に導電層を形成することができる。更にはリフロー法、ダマシン法を用いても良い。配線層の材料は、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｗ、Ａｌ、Ｔａ、Ｍｏ、Ｃｄ、Ｚｎ、Ｆｅ、Ｔｉ、Ｚｒ、Ｂａ等の金属、及びＳｉ、Ｇｅ、又はその合金、若しくはその窒化物を用いて形成する。また、これらの積層構造としても良い。本実施の形態では、チタン（Ｔｉ）を膜厚６０ｎｍ形成し、窒化チタン膜を膜厚４０ｎｍ形成し、アルミニウムを膜厚７００ｎｍ形成し、チタン（Ｔｉ）を膜厚２００ｎｍ形成して積層構造とし、所望な形状に加工する。
本実施の形態において、高速動作の可能な薄膜トランジスタ３２２は、チャネル形成領域３１７のみを局所的に薄膜化するため、ソース領域及びドレイン領域である不純物領域３１５ａ、不純物領域３１５ｂにおいてソース電極層及びドレイン電極層である配線層３２０ａ、３２０ｂと接する領域は、薄膜化されずチャネル形成領域３１７より膜厚が厚い。よってソース領域及びドレイン領域を露出する開口（コンタクトホール）を形成する際、開口近くの半導体層が除去され消失するのを防止することができ、かつコンタクト抵抗（半導体層と配線層との）の増大を防止することができる。その結果、製造工程において歩留まりの低下を防止し、完成する半導体装置の高性能化を実現することができる。
以上の工程で高速動作の可能な半導体層のチャネル形成領域が局所的に薄膜化された薄膜トランジスタ３２２、及び半導体層を薄膜化せず高電圧に対する耐圧性が高い薄膜トランジスタ３２３を含む半導体装置を作製することができる（図３（Ｄ）参照。）。
従って、本発明を用いると、低消費電力かつ高信頼性が付与された半導体装置を提供することができる。
（実施の形態２）
本実施の形態は、低消費電力で、かつ高信頼性を付与することを目的とした他の半導体装置、及びその作製方法を、図４を用いて説明する。本実施の形態は、実施の形態１で作製した半導体装置において、薄膜トランジスタのゲート電極層の側面にサイドウォール構造の絶縁層を設ける例を示す。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
図４（Ａ）は、作製工程にある半導体装置であり、実施の形態１で示した図３（Ａ）の半導体装置の作製工程の次工程である。図４において、同一基板上に特性の異なる薄膜トランジスタを選択的に作製する。
次に、第１のゲート電極層３１０、第１のゲート電極層３１２、第２のゲート電極層３１３、及び第２のゲート電極層３１４をマスクとして、一導電型を付与する不純物元素３３０を添加し、一導電型を有する第１の不純物領域３３１ａ、３３１ｂ、３３２ａ、３３２ｂを形成する（図４（Ａ）参照。）。一導電型を付与する不純物元素は、ｎ型を付与する不純物元素（例えばリン（Ｐ）やヒ素（Ａｓ）等）であっても、ｐ型を付与する不純物元素（例えばボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等）であってもよい。本実施の形態では、一導電型を付与する不純物元素としてｎ型を付与する不純物元素であるリン（Ｐ）を用いる。本実施の形態では、不純物元素を含むドーピングガスとしてホスフィン（ＰＨ３）を用いる。ここでは、一導電型を有する第１の不純物領域３３１ａ、３３１ｂ、３３２ａ、３３２ｂに、一導電型を付与する不純物元素が１×１０１７〜５×１０１８ａｔｏｍｓ／ｃｍ３程度の濃度で含まれるように添加する。
第１のゲート電極層３１０、第１のゲート電極層３１２、第２のゲート電極層３１３、及び第２のゲート電極層３１４の側面にサイドウォール構造の絶縁層３３３ａ乃至３３３ｄを形成する（図４（Ｂ）参照。）。絶縁層３３３ａ乃至３３３ｄは、ゲート絶縁層３０８、３０９、第１のゲート電極層３１０、第１のゲート電極層３１２、第２のゲート電極層３１３、及び第２のゲート電極層３１４を覆う絶縁層を形成した後、これをＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：反応性イオンエッチング）法による異方性のエッチングによって加工し、第１のゲート電極層３１０、第１のゲート電極層３１２、第２のゲート電極層３１３、及び第２のゲート電極層３１４の側壁に自己整合的にサイドウォール構造の絶縁層３３３ａ乃至３３３ｄを形成すればよい。ここで、絶縁層について特に限定はなく、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性のよい酸化珪素であることが好ましい。絶縁層は熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ、スパッタリング等の方法によって形成することができる。
また、本実施の形態では、絶縁層をエッチングする際、第２のゲート電極層上の絶縁層を除去し、第２のゲート電極層を露出させるが、絶縁層を第２のゲート電極層上に残すような形状に絶縁層３３３ａ乃至３３３ｄを形成してもよい。本実施の形態では、後工程で第２のゲート電極層上に保護膜として絶縁膜３４１を形成する。このように第２のゲート電極層を保護することによって、エッチング加工する際、第２のゲート電極層の膜減りを防ぐことができる。また、ソース領域及びドレイン領域にシリサイドを形成する場合、シリサイド形成時に成膜する金属膜とゲート電極層とが接しないので、金属膜の材料とゲート電極層の材料とが反応しやすい材料であっても、化学反応や拡散などの不良を防止することができる。エッチング方法は、ドライエッチング法でもウェットエッチング法でもよく、種々のエッチング方法を用いることができる。本実施の形態では、ドライエッチング法を用いる。エッチング用ガスとしては、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４もしくはＣＣｌ４などを代表とする塩素系ガス、ＣＦ４、ＳＦ６もしくはＮＦ３などを代表とするフッ素系ガス又はＯ２を適宜用いることができる。
第１のゲート電極層３１０、第１のゲート電極層３１２、第２のゲート電極層３１３、第２のゲート電極層３１４、及び絶縁層３３３ａ乃至３３３ｄをマスクとして、一導電型を付与する不純物元素３３４を添加し、一導電型を有する第２の不純物領域３３５ａ、３３５ｂ、３３６ａ、３３６ｂ、第３のｎ型不純物領域３３７ａ、３３７ｂ、３３８ａ、３３８ｂが形成される。本実施の形態では一導電型を付与する不純物元素３３４としてｎ型を付与する不純物元素であるリン（Ｐ）を用いる。一導電型を有する第２の不純物領域３３５ａ、３３５ｂ、３３６ａ、３３６ｂに一導電型を付与する不純物元素が５×１０１９〜５×１０２０ａｔｏｍｓ／ｃｍ３程度の濃度で含まれるように添加する。また、半導体層３０３にチャネル形成領域３３９、半導体層３０５にチャネル形成領域３４０が形成される（図４（Ｃ）参照。）。
一導電型を有する第２の不純物領域３３５ａ、３３５ｂ、３３６ａ、３３６ｂは高濃度不純物領域であり、ソース、ドレインとして機能する。一方、第３のｎ型不純物領域３３７ａ、３３７ｂ、３３８ａ、３３８ｂは低濃度不純物領域であり、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ Ｄｒａｉｎ）領域となる。第３のｎ型不純物領域３３７ａ、３３７ｂ、３３８ａ、３３８ｂは第１のゲート電極層３１０、３１２、第２のゲート電極層３１３、３１４に覆われていないＬｏｆｆ領域に形成されるため、オフ電流を低減する効果がある。この結果、さらに信頼性の高く、低消費電力の半導体装置を作製することが可能である。
なお、図４ではＬＤＤ領域として機能する低濃度不純物領域を、半導体層において局所的に薄膜化された領域に形成する例を示すが、半導体層において薄膜化されていない領域に形成してもよいし、薄膜化された領域及び薄膜化されていない領域の両方に掛かるように形成してもよい。
ゲート絶縁層３０８、３０９、第１のゲート電極層３１０、３１２、第２のゲート電極層３１３、３１４、及び絶縁層３３３ａ乃至３３３ｄ上に絶縁膜３４１を形成し、絶縁膜３４１上に絶縁層３４２を形成する（図４（Ｄ）参照。）。ゲート絶縁層３０８、３０９、絶縁膜３４１、及び絶縁層３４２に半導体層のソース領域又はドレイン領域に達する開口を形成し、開口にソース電極層又はドレイン電極層である配線層３４３ａ、３４３ｂ、３４４ａ、３４４ｂを形成する。絶縁膜３４１、絶縁層３４２、配線層３４３ａ、３４３ｂ、３４４ａ、３４４ｂは実施の形態１で示した絶縁膜３１１、絶縁層３１９、配線層３２０ａ、３２０ｂ、３２１ａ、３２１ｂとそれぞれ同様の材料及び工程で形成することができる。
本実施の形態において、薄膜トランジスタ３４５は、チャネル形成領域３３９のみを局所的に薄膜化するため、ソース領域又はドレイン領域である不純物領域３３５ａ、不純物領域３３５ｂにおいてソース電極層及びドレイン電極層である配線層３４３ａ、３４３ｂと接する領域は、薄膜化されずチャネル形成領域より膜厚が厚い。よってソース領域及びドレイン領域を露出する開口（コンタクトホール）を形成する際、開口近くの半導体層が除去され消失するのを防止することができ、かつコンタクト抵抗（半導体層と配線層との）の増大を防止することができる。その結果、製造工程において歩留まりの低下を防止し、完成する半導体装置の高性能化を実現することができる。
以上の工程でＬｏｆｆ領域に低濃度不純物領域を有する薄膜トランジスタ３４５、Ｌｏｆｆ領域に低濃度不純物領域を有する薄膜トランジスタ３４６を有する半導体装置を作製することができる（図４（Ｅ）参照。）。
本発明を用いた本実施の形態の半導体装置は、同一基板３００上に半導体層のチャネル形成領域の膜厚の異なる複数種の薄膜トランジスタ３４５、３４６を有する。高速動作を求められる薄膜トランジスタ３４５の半導体層３０３のチャネル形成領域３３９を局所的に薄膜化し、電圧に対して高い耐圧性を求められる薄膜トランジスタ３４６の半導体層３０５のチャネル形成領域３４０より、半導体層３０３のチャネル形成領域３３９の膜厚を薄くする。高速動作を求められる薄膜トランジスタ３４５は、チャネル形成領域のみを局所的に薄膜化するため、ソース領域及びドレイン領域においてソース電極層及びドレイン電極層と接する領域は、薄膜化されずチャネル形成領域より膜厚が厚い。また、ゲート絶縁層においても、高速動作を求められる薄膜トランジスタ３４５は、電圧に対して高い耐圧性を求められる薄膜トランジスタ３４６より膜厚が薄い方が好ましい。
半導体層のチャネル形成領域の膜厚の異なる薄膜トランジスタ３４５及び３４６は、同一回路内において必要な機能を果たすように、高速動作が求められる領域には薄膜トランジスタ３４５を、電圧に対して高耐性が求められる領域には薄膜トランジスタ３４６をそれぞれ設けることができる。例えば、メモリ等の回路を有する半導体装置の場合、選択的にメモリ内の特定の薄膜トランジスタの半導体層のチャネル形成領域を局所的に薄膜化し、逆に電流及び電圧が大きくかかる特定の薄膜トランジスタは半導体層を厚く保ったままとすればよい。
半導体装置に複数の回路が設けられる場合、回路ごとに要求される機能によって半導体層のチャネル形成領域の膜厚の異なる薄膜トランジスタを設けてもよい。高速動作が求められる回路には薄膜トランジスタ３４５を、電圧に対して高耐性が求められる回路には薄膜トランジスタ３４６をそれぞれ選択的に設ければよい。例えば、メモリにはメモリ素子を含むメモリセルアレイ、昇圧回路部、駆動回路部、制御回路部等が設けられる場合、選択的に高速動作を求められる駆動回路部、制御回路部等に設けられる薄膜トランジスタの半導体層のチャネル形成領域の局所的に薄膜化し、一方、電圧に対して高い耐圧性を求められるメモリセルアレイのメモリ素子や薄膜トランジスタは半導体層の薄膜化を行わず、駆動回路部、制御回路部等に設けられる薄膜トランジスタの半導体層より厚い膜厚とするとよい。
メモリの他に、複数の回路を設ける半導体装置の場合、ロジック回路として高速動作を行う必要がある回路には半導体層を局所的に薄膜化した薄膜トランジスタを、電源回路などの高電圧が印加される回路には半導体層を薄膜化せず高電圧に耐えられる厚さの膜厚の薄膜トランジスタをそれぞれ設けるとよい。
本発明の半導体装置において、高速動作を求められる駆動回路部、及び制御回路部などに設けられる薄膜トランジスタ３４５の半導体層の膜厚は、５ｎｍ以上３０ｎｍ以下、より好ましくは１０ｎｍ以上２０ｎｍ以下とすればよい。一方、電圧に対して高い耐圧性を求められるメモリセルアレイ及び電源回路に設けられる薄膜トランジスタ３４６の半導体層の膜厚は、２５ｎｍ以上１００ｎｍ以下、より好ましくは５０ｎｍ以上６０ｎｍ以下とすればよい。
本発明の半導体装置において、高速動作を求められる駆動回路部、及び制御回路部などに設けられる薄膜トランジスタ３４５の半導体層のチャネル形成領域の膜厚は、５ｎｍ以上３０ｎｍ以下、より好ましくは１０ｎｍ以上２０ｎｍ以下とすればよい。一方、高速動作を求められる駆動回路部、及び制御回路部などに設けられる薄膜トランジスタ３４５の半導体層のソース領域及びドレイン領域、並びに電圧に対して高い耐圧性を求められるメモリセルアレイ及び電源回路に設けられる薄膜トランジスタ３４６の半導体層（ソース領域、ドレイン領域、及びチャネル形成領域）の膜厚は、２５ｎｍ以上１００ｎｍ以下、より好ましくは５０ｎｍ以上６０ｎｍ以下とすればよい。
本発明では、高速動作を求められる駆動回路部、及び制御回路部などに設けられる薄膜トランジスタ３４５の半導体層においてチャネル形成領域を局所的に薄膜化し（膜厚は、５ｎｍ以上３０ｎｍ以下、より好ましくは１０ｎｍ以上２０ｎｍ以下）、かつソース領域及びドレイン領域においてソース電極層及びドレイン電極層と接続する領域は薄膜化されない（膜厚は、２５ｎｍ以上１００ｎｍ以下、より好ましくは５０ｎｍ以上６０ｎｍ以下）。従って、半導体層において、チャネル形成領域以外の、ソース領域及びドレイン領域の一部や、チャネル形成領域とソース領域及びドレイン領域との間に設けることができる低濃度不純物領域なども、薄膜化されていてもよい。
本発明の半導体装置において、高速動作を求められる駆動回路部、及び制御回路部などに設けられる薄膜トランジスタ３４５のゲート絶縁層３０８の膜厚は、１ｎｍ以上１０ｎｍ以下、より好ましくは５ｎｍ程度とすればよい。一方、電圧に対して高い耐圧性を求められるメモリセルアレイ及び電源回路などに設けられる薄膜トランジスタ３４６のゲート絶縁層３０９の膜厚は、５０ｎｍ以上１５０ｎｍ以下、より好ましくは６０ｎｍ以上８０ｎｍ以下とすればよい。
本実施の形態の高速動作を求められる薄膜トランジスタ３４５は、電圧に対して高い耐圧性を求められる薄膜トランジスタ３４６よりチャネル長が短い方が好ましい。本実施の形態の高速動作を求められる薄膜トランジスタ３４５のチャネル長は０．１μｍ〜１μｍが好ましい。また、電圧に対して高い耐圧性を求められるメモリセルアレイ及び電源回路に設けられる薄膜トランジスタ３４６のチャネル長は１μｍ〜５μｍ（より好ましくは１μｍ〜３μｍ）が好ましい。
薄膜トランジスタにおいて、ゲート電極のソースとドレイン間の距離として表されるチャネル長を短くしてトランジスタのチャネルを流れるキャリアの走行距離を短くすることによって、高速化を行うことができる。
チャネル形成領域の膜厚が厚いとチャネル長が短い場合には、ソース−ドレイン間の電界の影響により、ゲート電圧がしきい値電圧以下のサブスレッショルド領域でチャネル形成領域中の下側を電流が流れる。そのため、サブスレッショルド値が上昇し、しきい値電圧が低下する。チャネル形成領域の膜厚を薄くすることにより、チャネル形成領域中の下側の電流が流れる経路が遮断されるために、漏れ電流が抑えられる。そのため、サブスレッショルド値の上昇が抑えられ、しきい値電圧の低下も抑えられる。そのため、チャネル形成領域の膜厚を薄くすることにより、チャネル長の短い領域でのしきい値電圧のマイナスシフトが抑えられ、かつ、サブスレッショルド値が小さい薄膜トランジスタを作製することができる。サブスレッショルド値が小さくなっているため、ゲート電圧０Ｖでのソース−ドレイン間に流れる電流を抑えつつ、しきい値電圧を小さく設定することができる。
高速動作を求められる駆動回路部、及び制御回路部などに設けられる薄膜トランジスタにおける半導体層のチャネル形成領域の薄膜化は、チャネル形成領域の全域を空乏層化するように作用し、短チャネル効果を抑制することができる。また、薄膜トランジスタのしきい値電圧を小さくすることができる。それにより、駆動回路部及び制御回路部などに設けられた薄膜トランジスタにおいて、微細化と高性能化を実現することができる。よって、半導体装置の低電圧駆動が可能となり低消費電力化を実現することができる。また、薄膜トランジスタは、半導体層（又は、さらにゲート絶縁層も）を薄膜化することによって、微細化できるため、駆動回路部及び制御回路部の面積の縮小が可能となり、半導体装置をより小型化することができる。
さらに高速動作を求められる薄膜トランジスタ３４５は、チャネル形成領域のみを局所的に薄膜化するため、ソース領域及びドレイン領域においてソース電極層及びドレイン電極層である配線層と接する領域は、薄膜化されずチャネル形成領域より膜厚が厚い。よってソース領域及びドレイン領域を露出する開口（コンタクトホール）を形成する際、開口近くの半導体層が除去され消失するのを防止することができ、かつコンタクト抵抗（半導体層と配線層との）の増大を防止することができる。その結果、製造工程において歩留まりの低下を防止し、完成する半導体装置の高性能化を実現することができる。
一方、電圧に対して高い耐圧性を求められるメモリセルアレイ及び電源回路などに設けられた薄膜トランジスタは、半導体層（又は、さらにゲート絶縁層も）を駆動回路部、及び制御回路部などと比べ厚く保つことによって、電圧に対して耐圧性が高く、半導体装置を高信頼性とすることができる。
従って、本発明の半導体装置は、低消費電力かつ高信頼性が付与された半導体装置とすることができる。
（実施の形態３）
本実施の形態は、低消費電力で、かつ高信頼性を付与することを目的とした他の半導体装置、及びその作製方法を、図５、６を用いて説明する。本実施の形態は、実施の形態１及び２で作製した半導体装置において、薄膜トランジスタのソース領域及びドレイン領域にシリサイドを設ける例を示す。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
図５（Ａ）は、作製工程にある半導体装置であり、実施の形態２で示した図４（Ｃ）の半導体装置と対応している。図５及び図６において、同一基板上に特性の異なる薄膜トランジスタを選択的に作製する。
本実施の形態では、図５に示すように、第１のゲート電極層３５１、３５２と第２のゲート電極層３５３、３５４の形状が異なっており、第１のゲート電極層３５１、３５２と第２のゲート電極層３５３、３５４との端部は一致していない。第１のゲート電極層３５１、３５２の端部は第２のゲート電極層３５３、３５４の端部より外側に位置している。半導体層への不純物元素の添加は、第２のゲート電極層３５３、３５４をマスクとして行うので、第１のゲート電極層３５１、３５２において第２のゲート電極層３５３、３５４と積層していない領域に重なる半導体層には不純物領域が形成される。
従って、第１のゲート電極層３５１と一部重なって一導電型を有する第３の不純物領域３５５ａ、３５５ｂが、第１のゲート電極層３５２と一部重なって一導電型を有する第３の不純物領域３５６ａ、３５６ｂがそれぞれ形成されている。このようにゲート絶縁層を介してゲート電極層が不純物領域を一部覆っているＬｏｖ領域は、ドレイン近傍の電界を緩和し、ホットキャリアによるオン電流の劣化を抑制することができる。この結果、高速動作が可能な薄膜トランジスタを形成することができる。
絶縁層３３３ａ乃至３３３ｄ、第１のゲート電極層３５１、３５２、及び第２のゲート電極層３５３、３５４をマスクとしてゲート絶縁層３０８及びゲート絶縁層３０９をエッチングし、半導体層３０３、３０５のソース領域及びドレイン領域を露出させる。ゲート絶縁層３０８及びゲート絶縁層３０９は選択的にエッチングされ、ゲート絶縁層３５７、３５８となる（図５（Ｂ）参照。）。本実施の形態では、半導体層への不純物元素の添加（ドーピング）は、ゲート絶縁層を介して行う例をしめすが、第１のゲート電極層及び第２のゲート電極層の側面を覆う絶縁層３３３ａ乃至３３３ｄを形成する際に、ゲート絶縁層３０８及び３０９もエッチングし、半導体層を露出した状態で不純物元素を添加しても良い。
半導体層３０３、３０５、絶縁層３３３ａ乃至３３３ｄ、第２のゲート電極層３５３、３５４上に導電膜３５９を形成する（図５（Ｃ）参照。）。導電膜３５９の材料としては、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈａ）、タンタル（Ｔａ）、バナジウム（Ｖ）、ネオジム（Ｎｄ）、クロム（Ｃｒ）、白金（Ｐｔ）、パラジウム（Ｐｄ）等を有する膜を成膜する。ここでは、スパッタリング法により、ニッケル膜を成膜する。
次に、加熱処理、ＧＲＴＡ法、ＬＲＴＡ法等により、露出されたソース領域及びドレイン領域の半導体層中の珪素と導電膜３５９とを反応させて、シリサイド３６０ａ、３６０ｂ、シリサイド３６１ａ、３６１ｂを形成する。また、レーザ照射やランプによる光照射によってシリサイドを形成しても良い。この後、半導体層と反応しなかった導電膜３５９を除去する（図５（Ｄ）参照。）。
次いで、パッシベーション膜として水素を含む絶縁膜３６２を形成する。この絶縁膜３６２としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとして珪素を含む絶縁膜で形成すればよく、実施の形態１で示す絶縁膜３１１と同様な材料及び工程で形成することができる。
さらに、窒素雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。好ましくは、４００〜５００℃で行う。この工程は絶縁膜３６２に含まれる水素により半導体層のダングリングボンドを終端する工程である。
次いで、層間絶縁膜となる絶縁層３６３を形成する（図５（Ｅ）参照。）。本発明において、平坦化のために設ける層間絶縁膜としては、耐熱性および絶縁性が高く、且つ、平坦化率の高いものが好ましい。絶縁層３６３は、実施の形態１で示す絶縁層３１９と同様な材料及び工程で形成することができる。
レジストからなるマスクを用いて絶縁膜３６２、絶縁層３６３に半導体層３０３、３０５に達するコンタクトホール（開口部）を形成する。エッチングは、用いる材料の選択比によって、一回で行っても複数回行っても良い。エッチングによってソース領域又はドレイン領域であるシリサイド３６０ａ、３６０ｂ、シリサイド３６１ａ、３６１ｂに達する開口部を形成する。
導電膜を形成し、導電膜をエッチングしてシリサイド３６０ａ、３６０ｂ、シリサイド３６１ａ、３６１ｂとそれぞれ電気的に接続するソース電極層又はドレイン電極層である配線層３６４ａ、３６４ｂ、３６５ａ、３６５ｂを形成する。配線層３６４ａ、３６４ｂ、３６５ａ、３６５ｂは、ＰＶＤ法、ＣＶＤ法、蒸着法等により導電膜を成膜した後、所望の形状にエッチングして形成することができる。また、液滴吐出法、印刷法、電解メッキ法等により、所定の場所に選択的に導電層を形成することができる。更にはリフロー法、ダマシン法を用いても良い。配線層３６４ａ、３６４ｂ、３６５ａ、３６５ｂの材料は、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｗ、Ａｌ、Ｔａ、Ｍｏ、Ｃｄ、Ｚｎ、Ｆｅ、Ｔｉ、Ｚｒ、Ｂａ等の金属、Ｓｉ、Ｇｅ、又はその合金、若しくはその金属窒化物を用いて形成する。また、Ｔｉ／Ａｌ／Ｔｉのようなこれらの積層構造としても良い。
シリサイド３６０ａ、３６０ｂ、シリサイド３６１ａ、３６１ｂはソース領域及びドレイン領域である不純物領域表面に形成される例を示すが、不純物領域全域、またはより広領域にわたってシリサイドが形成されてもよい。シリサイドは導電膜の膜厚や、加熱条件（温度、時間）によって制御することができる。図６（Ｂ）に示す薄膜トランジスタ３７０は薄膜トランジスタ３６６のシリサイド３６０ａ、３６０ｂより広領域にシリサイド３７２ａ、３７２ｂが形成されている例であり、薄膜トランジスタ３７１のソース領域及びドレイン領域にも薄膜トランジスタ３６７のシリサイド３６１ａ、３６１ｂより広領域にわたってシリサイド３７３ａ、３７３ｂが形成されている。
本実施の形態において、薄膜トランジスタ３７０は、チャネル形成領域３３９のみを局所的に薄膜化するため、ソース領域又はドレイン領域であるシリサイドを含む不純物領域においてソース電極層及びドレイン電極層である配線層３６４ａ、３６４ｂと接する領域は、薄膜化されずチャネル形成領域より膜厚が厚い。よってソース領域及びドレイン領域を露出する開口（コンタクトホール）を形成する際、開口近くの半導体層が除去され消失するのを防止することができ、かつコンタクト抵抗（半導体層と配線層との）の増大を防止することができる。その結果、製造工程において歩留まりの低下を防止し、完成する半導体装置の高性能化を実現することができる。
以上の工程でＬｏｖ領域及びＬｏｆｆ領域に低濃度不純物領域を有する薄膜トランジスタ３６６、Ｌｏｖ領域及びＬｏｆｆ領域に低濃度不純物領域を有する薄膜トランジスタ３６７を有する半導体装置を作製することができる（図６（Ａ）参照。）。さらに、薄膜トランジスタ３６６、３６７はシリサイド構造であるため、ソース領域及びドレイン領域の低抵抗化が可能であり、半導体装置の高速化が可能である。また、低電圧での動作が可能であるため、消費電力を低減することが可能である。
本発明を用いた本実施の形態の半導体装置は、同一基板３００上に半導体層の膜厚の異なる２種類の薄膜トランジスタ３７０、３７１を有する。高速動作を求められる薄膜トランジスタ３７０の半導体層３０３を、電圧に対して高い耐圧性を求められる薄膜トランジスタ３７１の半導体層３０５より薄膜化し、半導体層３０３の膜厚を薄くする。また、ゲート絶縁層においても、高速動作を求められる薄膜トランジスタ３７０は、電圧に対して高い耐圧性を求められる薄膜トランジスタ３７１より膜厚が薄い方が好ましい。
半導体層の膜厚の異なる薄膜トランジスタ３７０及び３７１は、同一回路内において必要な機能を果たすように、高速動作が求められる領域には薄膜トランジスタ３７０を、電圧に対して高耐性が求められる領域には薄膜トランジスタ３７１をそれぞれ設けることができる。例えば、メモリ等の回路を有する半導体装置の場合、メモリ内の特定の薄膜トランジスタの半導体層を選択的に薄膜化し、逆に電流及び電圧が大きくかかる特定の薄膜トランジスタは半導体層を厚く保ったままとすればよい。
半導体装置に複数の回路が設けられる場合、回路ごとに要求される機能によって半導体層の膜厚の異なる薄膜トランジスタを設けてもよい。高速動作が求められる回路には薄膜トランジスタ３７０を、電圧に対して高耐性が求められる回路には薄膜トランジスタ３７１をそれぞれ選択的に設ければよい。例えば、メモリにはメモリ素子を含むメモリセルアレイ、昇圧回路部、駆動回路部、制御回路部等が設けられる場合、高速動作を求められる駆動回路部、制御回路部等に設けられる薄膜トランジスタの半導体層を選択的に薄膜化し、一方、電圧に対して高い耐圧性を求められるメモリセルアレイのメモリ素子や薄膜トランジスタは半導体層の薄膜化を行わず、駆動回路部、制御回路部等に設けられる薄膜トランジスタの半導体層より厚い膜厚とするとよい。
本発明を用いた本実施の形態の半導体装置は、同一基板３００上に半導体層のチャネル形成領域の膜厚の異なる複数種の薄膜トランジスタ３７０、３７１を有する。高速動作を求められる薄膜トランジスタ３７０の半導体層３０３のチャネル形成領域３３９を局所的に薄膜化し、電圧に対して高い耐圧性を求められる薄膜トランジスタ３７１の半導体層３０５のチャネル形成領域３４０より、半導体層３０３のチャネル形成領域３３９の膜厚を薄くする。高速動作を求められる薄膜トランジスタ３７０は、チャネル形成領域のみを局所的に薄膜化するため、ソース領域及びドレイン領域においてソース電極層及びドレイン電極層と接する領域は、薄膜化されずチャネル形成領域より膜厚が厚い。また、ゲート絶縁層においても、高速動作を求められる薄膜トランジスタ３７０は、電圧に対して高い耐圧性を求められる薄膜トランジスタ３７１より膜厚が薄い方が好ましい。
半導体層のチャネル形成領域の膜厚の異なる薄膜トランジスタ３７０及び３７１は、同一回路内において必要な機能を果たすように、高速動作が求められる領域には薄膜トランジスタ３７０を、電圧に対して高耐性が求められる領域には薄膜トランジスタ３７１をそれぞれ設けることができる。例えば、メモリ等の回路を有する半導体装置の場合、選択的にメモリ内の特定の薄膜トランジスタの半導体層のチャネル形成領域を局所的に薄膜化し、逆に電流及び電圧が大きくかかる特定の薄膜トランジスタは半導体層を厚く保ったままとすればよい。
半導体装置に複数の回路が設けられる場合、回路ごとに要求される機能によって半導体層のチャネル形成領域の膜厚の異なる薄膜トランジスタを設けてもよい。高速動作が求められる回路には薄膜トランジスタ３７０を、電圧に対して高耐性が求められる回路には薄膜トランジスタ３７１をそれぞれ選択的に設ければよい。例えば、メモリにはメモリ素子を含むメモリセルアレイ、昇圧回路部、駆動回路部、制御回路部等が設けられる場合、選択的に高速動作を求められる駆動回路部、制御回路部等に設けられる薄膜トランジスタの半導体層のチャネル形成領域の局所的に薄膜化し、一方、電圧に対して高い耐圧性を求められるメモリセルアレイのメモリ素子や薄膜トランジスタは半導体層の薄膜化を行わず、駆動回路部、制御回路部等に設けられる薄膜トランジスタの半導体層より厚い膜厚とするとよい。
メモリの他に、複数の回路を設ける半導体装置の場合、ロジック回路として高速動作を行う必要がある回路には半導体層を局所的に薄膜化した薄膜トランジスタを、電源回路などの高電圧が印加される回路には半導体層を薄膜化せず高電圧に耐えられる厚さの膜厚の薄膜トランジスタをそれぞれ設けるとよい。
本発明を用いた本実施の形態の半導体装置において、高速動作を求められる駆動回路部、及び制御回路部などに設けられる薄膜トランジスタ３７０の半導体層のチャネル形成領域の膜厚は、５ｎｍ以上３０ｎｍ以下、より好ましくは１０ｎｍ以上２０ｎｍ以下とすればよい。一方、高速動作を求められる駆動回路部、及び制御回路部などに設けられる薄膜トランジスタ３７０の半導体層のソース領域及びドレイン領域、並びに電圧に対して高い耐圧性を求められるメモリセルアレイ及び電源回路に設けられる薄膜トランジスタ３７１の半導体層（ソース領域、ドレイン領域、及びチャネル形成領域）の膜厚は、２５ｎｍ以上１００ｎｍ以下、より好ましくは５０ｎｍ以上６０ｎｍ以下とすればよい。
本実施の形態では、高速動作を求められる駆動回路部、及び制御回路部などに設けられる薄膜トランジスタ３７０の半導体層においてチャネル形成領域を局所的に薄膜化し（膜厚は、５ｎｍ以上３０ｎｍ以下、より好ましくは１０ｎｍ以上２０ｎｍ以下）、かつソース領域及びドレイン領域であるシリサイド及び不純物領域においてソース電極層及びドレイン電極層である配線層３６４ａ、３６４ｂと接続する領域は薄膜化されない（膜厚は、２５ｎｍ以上１００ｎｍ以下、より好ましくは５０ｎｍ以上６０ｎｍ以下）。従って、半導体層において、チャネル形成領域以外の、ソース領域及びドレイン領域の一部や、チャネル形成領域とソース領域及びドレイン領域との間に設けることができる低濃度不純物領域なども、薄膜化されていてもよい。
本発明の半導体装置において、高速動作を求められる駆動回路部、及び制御回路部などに設けられる薄膜トランジスタ３７０のゲート絶縁層３０８の膜厚は、１ｎｍ以上１０ｎｍ以下、より好ましくは５ｎｍ程度とすればよい。一方、電圧に対して高い耐圧性を求められるメモリセルアレイ及び電源回路などに設けられる薄膜トランジスタ３７１のゲート絶縁層３０９の膜厚は、５０ｎｍ以上１５０ｎｍ以下、より好ましくは６０ｎｍ以上８０ｎｍ以下とすればよい。
本実施の形態の高速動作を求められる薄膜トランジスタ３７０は、電圧に対して高い耐圧性を求められる薄膜トランジスタ３７１よりチャネル長が短い方が好ましい。本実施の形態の高速動作を求められる薄膜トランジスタ３７０のチャネル長は０．１μｍ〜１μｍが好ましい。また、電圧に対して高い耐圧性を求められるメモリセルアレイ及び電源回路に設けられる薄膜トランジスタ３７１のチャネル長は１μｍ〜５μｍ（より好ましくは１μｍ〜３μｍ）が好ましい。
薄膜トランジスタにおいて、ゲート電極のソースとドレイン間の距離として表されるチャネル長を短くしてトランジスタのチャネルを流れるキャリアの走行距離を短くすることによって、高速化を行うことができる。
チャネル形成領域の膜厚が厚いとチャネル長が短い場合には、ソース−ドレイン間の電界の影響により、ゲート電圧がしきい値電圧以下のサブスレッショルド領域でチャネル形成領域中の下側を電流が流れる。そのため、サブスレッショルド値が上昇し、しきい値電圧が低下する。チャネル形成領域の膜厚を薄くすることにより、チャネル形成領域中の下側の電流が流れる経路が遮断されるために、漏れ電流が抑えられる。そのため、サブスレッショルド値の上昇が抑えられ、しきい値電圧の低下も抑えられる。そのため、チャネル形成領域の膜厚を薄くすることにより、チャネル長の短い領域でのしきい値電圧のマイナスシフトが抑えられ、かつ、サブスレッショルド値が小さい薄膜トランジスタを作製することができる。サブスレッショルド値が小さくなっているため、ゲート電圧０Ｖでのソース−ドレイン間に流れる電流を抑えつつ、しきい値電圧を小さく設定することができる。
高速動作を求められる駆動回路部、及び制御回路部などに設けられる薄膜トランジスタにおける半導体層のチャネル形成領域の薄膜化は、チャネル形成領域の全域を空乏層化するように作用し、短チャネル効果を抑制することができる。また、薄膜トランジスタのしきい値電圧を小さくすることができる。それにより、駆動回路部及び制御回路部などに設けられた薄膜トランジスタにおいて、微細化と高性能化を実現することができる。よって、半導体装置の低電圧駆動が可能となり低消費電力化を実現することができる。また、薄膜トランジスタは、半導体層（又は、さらにゲート絶縁層も）を薄膜化することによって、微細化できるため、駆動回路部及び制御回路部の面積の縮小が可能となり、半導体装置をより小型化することができる。
さらに高速動作を求められる薄膜トランジスタ３７０は、チャネル形成領域のみを局所的に薄膜化するため、ソース領域及びドレイン領域においてソース電極層及びドレイン電極層である配線層と接する領域は、薄膜化されずチャネル形成領域より膜厚が厚い。よってソース領域及びドレイン領域を露出する開口（コンタクトホール）を形成する際、開口近くの半導体層が除去され消失するのを防止することができ、かつコンタクト抵抗（半導体層と配線層との）の増大を防止することができる。その結果、製造工程において歩留まりの低下を防止し、完成する半導体装置の高性能化を実現することができる。
一方、電圧に対して高い耐圧性を求められるメモリセルアレイ及び電源回路などに設けられた薄膜トランジスタは、半導体層（又は、さらにゲート絶縁層も）を駆動回路部、及び制御回路部などと比べ厚く保つことによって、電圧に対して耐圧性が高く、半導体装置を高信頼性とすることができる。
従って、本発明の半導体装置は、低消費電力かつ高信頼性が付与された半導体装置とすることができる。
（実施の形態４）
本実施の形態では、低消費電力で、かつ高信頼性を付与することを目的とする半導体装置としてメモリを有する半導体装置の一例に関して図面を用いて説明する。
本実施の形態の半導体装置はメモリにメモリセルアレイ及びメモリセルアレイを駆動する駆動回路部を有する。メモリセルアレイに設けられるメモリ素子及び制御用薄膜トランジスタは駆動電圧が高く電圧に対して高耐性を求められ、一方駆動回路部に設けられる薄膜トランジスタは高速動作を求められるため、メモリセルアレイ２０６及び駆動回路部２０４では異なる膜厚のチャネル形成領域を含む半導体層を有する半導体素子を作製する。
絶縁表面を有する基板１００の上に下地膜として、絶縁層１０１を形成する。本実施の形態では、絶縁層１０１として積層構造を用い、窒化酸化珪素膜を１０〜２００ｎｍ（好ましくは５０〜１５０ｎｍ）形成し、酸化窒化珪素膜を５０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）形成する。本実施の形態では、プラズマＣＶＤ法を用いて絶縁層１０１を形成する。下地膜は、単層でも２層、３層といった積層構造でもよい。
絶縁層１０１の材料は、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素などの無機材料、アクリル酸、メタクリル酸及びこれらの誘導体、又はポリイミド（ｐｏｌｙｉｍｉｄｅ）、芳香族ポリアミド、ポリベンゾイミダゾール（ｐｏｌｙｂｅｎｚｉｍｉｄａｚｏｌｅ）などの耐熱性高分子、又はシロキサン樹脂を用いてもよい。また、ポリビニルアルコール、ポリビニルブチラールなどのビニル樹脂、エポキシ樹脂、フェノール樹脂、ノボラック樹脂、アクリル樹脂、メラミン樹脂、ウレタン樹脂等の樹脂材料を用いてもよい。また、ベンゾシクロブテン、パリレン、フッ化アリーレンエーテル、ポリイミドなどの有機材料、水溶性ホモポリマーと水溶性共重合体を含む組成物材料等を用いてもよい。また、オキサゾール樹脂を用いることもでき、例えば光硬化型ポリベンゾオキサゾールなどを用いることができる。
絶縁層１０１は、スパッタリング法、ＰＶＤ法（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、減圧ＣＶＤ法（ＬＰＣＶＤ法）、またはプラズマＣＶＤ法等のＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）などを用いて形成することができる。また、液滴吐出法や、印刷法（スクリーン印刷やオフセット印刷などパターンが形成される方法）、スピンコート法などの塗布法、ディッピング法、ディスペンサ法などを用いることもできる。
基板１００としてはガラス基板、石英基板を用いることができる。また、本実施の形態の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよいし、フィルムのような可撓性基板を用いても良い。プラスチック基板としてはＰＥＴ（ポリエチレンテレフタレート）、ＰＥＮ（ポリエチレンナフタレート）、ＰＥＳ（ポリエーテルサルフォン）からなる基板、可撓性基板としてはアクリル等の合成樹脂を用いることができる。
次いで、絶縁層１０１上に半導体膜を形成する。半導体膜は２５〜２００ｎｍ（好ましくは３０〜１５０ｎｍ）の厚さで手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜すればよい。
本実施の形態では、絶縁層１０１上に、非晶質半導体膜を形成し、非晶質半導体膜をレーザ結晶化させることによって結晶性半導体膜である半導体膜１０２を形成する（図７（Ａ）参照。）。
このようにして得られた半導体膜に対して、薄膜トランジスタのしきい値電圧を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを選択的に行う。この不純物元素のドーピングは、結晶化工程の前の非晶質半導体膜に行ってもよい。非晶質半導体膜の状態で不純物元素をドーピングすると、その後の結晶化のための加熱処理によって、不純物の活性化も行うことができる。また、ドーピングの際に生じる欠陥等も改善することができる。
半導体膜１０２を、マスクを用いて所望の形状に加工する。本実施の形態では半導体膜１０２上に形成された酸化膜を除去した後、新たに酸化膜を形成する。そして、フォトマスクを作製し、フォトリソグラフィ法を用いた加工処理により、半導体層１５８、半導体層１５９、半導体層１０５、及び半導体層１０６を形成する（図７（Ｂ）参照。）。
半導体層１５８、１５９、１０５、１０６の側面と接する絶縁層１０７ａ乃至１０７ｈを形成する（図７（Ｃ）参照。）。半導体層１５８、１５９、１０５、１０６の側面と接する絶縁層１０７ａ乃至１０７ｈを形成することで、半導体層１５８、１５９、１０５、１０６の端部におけるゲート絶縁層の被覆性を良好にすることができる。よって、半導体層１５８、１５９、１０５、１０６の端部におけるゲート絶縁層の被覆不良に起因した不良、例えば半導体層とゲート電極層の短絡、リーク電流の発生、静電破壊等を防止することができる。
絶縁層１０７ａ乃至１０７ｈは、半導体層１５８、１５９、１０５、１０６を形成した後に、酸化シリコン膜又は窒化シリコン膜を堆積し、異方性エッチングにより加工することで自己整合的に形成することができる。
また、絶縁層１０７ａ乃至１０７ｈは、半導体層１５８、１５９、１０５、１０６の端部を酸化処理することによって選択的に絶縁化し形成することもできる。酸化処理は、酸素を含む雰囲気下でのプラズマ処理によって行うことができる。また、水溶液を用いて表面を酸化処理（ウェット酸化ともいう）してもよい。プラズマ処理の前に半導体層端部にフッ素や塩素などのハロゲンを導入してから、プラズマ処理を行ってもよい。ハロゲン添加を行うと、酸化速度が速いため酸化が優先的に進み、半導体層端部において膜厚の厚い絶縁層を形成することができる。
ゲート絶縁層により半導体層１５８、１５９、１０５、１０６の端部を十分に被覆する、好ましくは半導体層１５８、１５９、１０５、１０６の側面と接する領域の膜厚を厚くすることで、半導体層１５８、１５９、１０５、１０６の端部に掛かる電界を緩和することができ、リーク電流の発生等を防止することができる。
また、ゲート絶縁層１０８、１０９と比較して、絶縁層１０７ａ乃至１０７ｈの誘電率を小さくすることが好ましい。ゲート絶縁層１０８、１０９と比較して、絶縁層１０７ａ乃至１０７ｈの誘電率を小さくすることで、半導体層の端部、特にコーナー部（角部）に電界が集中することを緩和できる。例えば、絶縁層１０７ａ乃至１０７ｈを比誘電率が２．５以下の低誘電率材料で形成しても良い。低誘電率材料としては、ＣＶＤ法で作製される多孔質酸化シリコン、炭素若しくはフッ素含有酸化シリコンなどを用いることができる。絶縁層１０７ａ乃至１０７ｈを低誘電率材料で形成することで、膜厚を厚くした場合と同様な効果を得ることができる。ゲート絶縁層に局所的に過度な電界が掛かることを防止でき、ゲート絶縁層の絶縁不良を防止することができる。よって薄膜トランジスタを歩留まり良く製造することができ、完成する半導体装置の信頼性を向上させることができる。
半導体層１５８、１５９の一部分、半導体層１０５、１０６を覆うマスク１５７を形成する。マスク１５７はメモリセルアレイ２０６及び一部の駆動回路部２０４を覆っている。マスク１５７を用いて半導体層１５８、１５９を局所的にエッチングして薄膜化し、駆動回路部２０４において半導体層１０３、１０４を形成する。従ってメモリセルアレイ２０６における半導体層１０５、１０６よりチャネル形成領域において膜厚の薄い駆動回路部２０４における半導体層１０３、１０４が形成される（図７（Ｃ）参照。）。エッチング後、形成された半導体層１０３、１０４は凹部を有し、該凹部が薄膜化された領域となる。
半導体層の薄膜化は、一回のエッチング工程で行ってもよいし、複数のエッチング工程によって薄膜化することもできる。また半導体層を直接エッチングガス（又はエッチング溶液）でエッチングしてもよいし、半導体層表面を部分的に処理して改質し、改質領域のみを選択的に除去してもよい。
一方、駆動回路部２０４に設けられる半導体層１０３、及び半導体層１０４のソース領域及びドレイン領域、並びにメモリセルアレイ２０６に設けられる半導体層１０５、及び半導体層１０６のソース領域、ドレイン領域、及びチャネル形成領域の膜厚は、半導体層１０３、及び半導体層１０４のチャネル形成領域より厚く、２５ｎｍ以上１００ｎｍ以下、より好ましくは５０ｎｍ以上６０ｎｍ以下とすればよい。
本実施の形態では、高速動作を求められる薄膜トランジスタの半導体層においてチャネル形成領域を局所的に薄膜化し（膜厚は、５ｎｍ以上３０ｎｍ以下、より好ましくは１０ｎｍ以上２０ｎｍ以下）、かつソース領域及びドレイン領域においてソース電極層及びドレイン電極層と接続する領域は薄膜化されない（膜厚は、２５ｎｍ以上１００ｎｍ以下、より好ましくは５０ｎｍ以上６０ｎｍ以下）ことを特徴としている。従って、半導体層において、チャネル形成領域以外の、ソース領域及びドレイン領域の一部や、チャネル形成領域とソース領域及びドレイン領域との間に設けることができる低濃度不純物領域なども、薄膜化されていてもよい。
半導体層のチャネル形成領域を薄膜化することで、短チャネル効果を抑制しすることが可能となる。また、トランジスタのしきい値電圧を小さくすることが可能であり、低電圧駆動をすることができる。半導体層の端部には傾斜角（テーパー角）を設ける。その角度は４５度乃至９５度とすることが好ましい。この領域に半導体層の中央部と特性が異なる寄生トランジスタが形成されることの影響を避けるため、その傾斜角は垂直に近い方が好ましい。
エッチング加工は、プラズマエッチング（ドライエッチング）又はウェットエッチングのどちらを採用しても良いが、大面積基板を処理するにはプラズマエッチングが適している。エッチングガスとしては、ＣＦ４、ＮＦ３、Ｃｌ２、ＢＣｌ３、などのフッ素系又は塩素系のガスを用い、ＨｅやＡｒなどの不活性ガスを適宜加えても良い。また、大気圧放電のエッチング加工を適用すれば、局所的な放電加工も可能であり、基板の全面にマスクを形成する必要はない。
半導体層１０５上に絶縁層１１０を形成する。絶縁層１１０は酸化シリコン若しくは酸化シリコンと窒化シリコンの積層構造で形成すればよい。絶縁層１１０は、プラズマＣＶＤ法や減圧ＣＶＤ法により絶縁層を堆積することで形成しても良いが、好ましくはプラズマ処理による固相酸化若しくは固相窒化で形成すると良い。半導体層（代表的にはシリコン層）を、プラズマ処理により酸化又は窒化することにより形成した絶縁層は、緻密で絶縁耐圧が高く信頼性に優れているためである。絶縁層１１０は、電荷蓄積層１１１に電荷を注入するためのトンネル絶縁層として用いるので、このように丈夫であるものが好ましい。この絶縁層１１０は１ｎｍ〜２０ｎｍ、好ましくは３ｎｍ〜６ｎｍの厚さに形成することが好ましい。
プラズマ処理により形成される好適な絶縁層１１０の一例は、酸化雰囲気下のプラズマ処理により半導体層上に３ｎｍ〜６ｎｍの厚さで酸化珪素層を形成し、その後窒素雰囲気下でその酸化珪素層の表面を窒化プラズマで処理した窒素プラズマ処理層を形成する。具体的には、まず、酸素雰囲気下でのプラズマ処理により半導体層上に３ｎｍ〜６ｎｍの厚さで酸化珪素層を形成する。その後、続けて窒素雰囲気下でプラズマ処理を行うことにより酸化珪素層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層を設ける。なお、表面近傍とは、酸化珪素層の表面から概略０．５ｎｍ〜１．５ｎｍの深さをいう。例えば、窒素雰囲気下でプラズマ処理を行うことによって、酸化珪素層の表面からほぼ１ｎｍの深さに窒素を２０〜５０原子％の割合で含有した構造となる。
半導体層の代表例としての珪素層の表面をプラズマ処理で酸化することで、界面に歪みのない緻密な酸化層を形成することができる。また、当該酸化層をプラズマ処理で窒化することで、表層部の酸素を窒素に置換して窒化層を形成すると、さらに緻密化することができる。それにより絶縁耐圧が高い絶縁層を形成することができる。
いずれにしても、上記のようなプラズマ処理による固相酸化処理若しくは固相窒化処理を用いることで、耐熱温度が７００℃以下のガラス基板を用いても、９５０℃〜１０５０℃で形成される熱酸化膜と同等な絶縁層を得ることができる。すなわち、不揮発性メモリ素子のトンネル絶縁層として信頼性の高いトンネル絶縁層を形成することができる。
電荷蓄積層１１１を絶縁層１１０上に形成する。この電荷蓄積層１１１は、単層でもよいし、複数の層を積層して設けてもよい。
電荷蓄積層１１１としては、半導体材料または導電性材料の層または粒子で形成し浮遊ゲートとすることができる。半導体材料としては、シリコン、シリコンゲルマニウム等がある。シリコンを用いる場合、アモルファスシリコンやポリシリコンを用いることができる。さらには、リンがドープされたポリシリコンを用いることができる。導電性材料としては、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、前記元素を主成分とする合金、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）、あるいは導電性を付与した珪素膜で形成すれば良い。このような材料から成る導電層の下には窒化タンタル、窒化タングステン、窒化チタン、窒化モリブデンなどの窒化物、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドなどのシリサイドを形成しておいても良い。更には、上記半導体材料同士、導電性材料同士、または半導体材料及び導電性材料の積層構造としてもよい。例えば、シリコン層及びゲルマニウム層の積層構造としてもよい。
また、電荷蓄積層１１１として、絶縁性であり、電荷を保持するトラップを有する層で形成することもできる。このような材料の代表例として、代表的にはシリコン化合物、ゲルマニウム化合物がある。シリコン化合物としては、窒化珪素、酸窒化珪素、水素が添加された酸窒化珪素等がある。ゲルマニウム化合物としては、窒化ゲルマニウム、酸素が添加された窒化ゲルマニウム、窒素が添加された酸化ゲルマニウム、酸素及び水素が添加された窒化ゲルマニウム、窒素及び水素が添加された酸化ゲルマニウム等のゲルマニウム化合物等がある。
半導体層上の酸化膜を除去し、半導体層１０３、半導体層１０４、及び絶縁層１０７ａ乃至１０７ｄを覆うゲート絶縁層１０８、半導体層１０５、半導体層１０６、絶縁層１０７ｅ乃至１０７ｈ、絶縁層１１０、電荷蓄積層１１１を覆うゲート絶縁層１０９を形成する。ゲート絶縁層１０８及びゲート絶縁層１０９はプラズマＣＶＤ法またはスパッタ法などを用いて、絶縁膜を形成し、駆動回路部２０４のみを選択的にエッチングして薄膜化して膜厚の異なるゲート絶縁層１０８、及びゲート絶縁層１０９を形成する。ゲート絶縁層１０８の薄膜化は、駆動回路部２０４においてトランジスタを低電圧で高速に動作させる効果がある。またメモリセルアレイ２０６においてはゲート絶縁層１０９の膜厚が厚いと、薄膜トランジスタ及びメモリ素子の高電圧に対する耐性を高くすることができ、信頼性を高めることができる。
なお、半導体層１０５の上方に形成されたゲート絶縁層１０９は、後に完成するメモリ素子においてコントロール絶縁層として機能するが、半導体層１０６を用いて形成される薄膜トランジスタにおいてはゲート絶縁層として機能するために本明細書では、ゲート絶縁層１０９とよぶこととする。
本発明の半導体装置において、駆動回路部２０４に設けられる薄膜トランジスタのゲート絶縁層１０８の膜厚は、１ｎｍ以上１０ｎｍ以下、より好ましくは５ｎｍ程度とすればよい。一方、メモリセルアレイ２０６に設けられる薄膜トランジスタのゲート絶縁層１０９の膜厚は、５０ｎｍ以上１５０ｎｍ以下、より好ましくは６０ｎｍ以上８０ｎｍ以下とすればよい。
ゲート絶縁層１０８及び１０９は酸化珪素、若しくは酸化珪素と窒化珪素の積層構造で形成すればよい。ゲート絶縁層１０８及び１０９は、プラズマＣＶＤ法や減圧ＣＶＤ法により絶縁膜を堆積することで形成しても良いし、プラズマ処理による固相酸化若しくは固相窒化で形成すると良い。半導体層を、プラズマ処理により酸化又は窒化することにより形成するゲート絶縁層は、緻密で絶縁耐圧が高く信頼性に優れているためである。
また、ゲート絶縁層１０８、１０９として、高誘電率材料を用いても良い。ゲート絶縁層１０８、１０９に高誘電率材料を用いることにより、ゲートリーク電流を低減することができる。高誘電率材料としては、二酸化ジルコニウム、酸化ハフニウム、二酸化チタン、五酸化タンタルなどを用いることができる。また、プラズマ処理による固相酸化により酸化シリコン層を形成しても良い。
また、薄い酸化珪素膜の形成方法としては、ＧＲＴＡ法、ＬＲＴＡ法等を用いて半導体領域表面を酸化し、熱酸化膜を形成することで、膜厚の薄い酸化珪素膜を形成することもできる。なお、低い成膜温度でゲートリーク電流の少ない緻密な絶縁膜を形成するには、アルゴンなどの希ガス元素を反応ガスに含ませ、形成される絶縁膜中に混入させると良い。
次いで、ゲート絶縁層１０８、１０９上にゲート電極層として用いる膜厚２０〜１００ｎｍの第１の導電膜と、膜厚１００〜４００ｎｍの第２の導電膜とを積層して形成する。第１の導電膜及び第２の導電膜は、スパッタリング法、蒸着法、ＣＶＤ法等の手法により形成することができる。第１の導電膜及び第２の導電膜はタンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）から選ばれた元素、又は前記元素を主成分とする合金材料もしくは化合物材料で形成すればよい。また、第１の導電膜及び第２の導電膜としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜や、ＡｇＰｄＣｕ合金を用いてもよい。また、２層構造に限定されず、例えば、第１の導電膜として膜厚５０ｎｍのタングステン膜、第２の導電膜として膜厚５００ｎｍのアルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜、第３の導電膜として膜厚３０ｎｍの窒化チタン膜を順次積層した３層構造としてもよい。また、３層構造とする場合、第１の導電膜のタングステンに代えて窒化タングステンを用いてもよいし、第２の導電膜のアルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜に代えてアルミニウムとチタンの合金膜（Ａｌ−Ｔｉ）を用いてもよいし、第３の導電膜の窒化チタン膜に代えてチタン膜を用いてもよい。また、単層構造であってもよい。本実施の形態では、第１の導電膜として窒化タンタルを膜厚３０ｎｍ形成し、第２の導電膜としてタングステン（Ｗ）を膜厚３７０ｎｍ形成する。
次に、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、第１の導電膜及び第２の導電膜を所望の形状に加工し、第１のゲート電極層１１２、第１のゲート電極層１１３、第１のゲート電極層１１４、第２のゲート電極層１１６、第２のゲート電極層１１７、第２のゲート電極層１１８、第１の制御ゲート電極層１１５、及び第２の制御ゲート電極層１１９を形成する（図８（Ｂ）参照。）。ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等）を適宜調節することにより、第１のゲート電極層及び第２のゲート電極層を所望のテーパー形状を有するようにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角度等を制御することができる。なお、エッチング用ガスとしては、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４もしくはＣＣｌ４などを代表とする塩素系ガス、ＣＦ４、ＳＦ６もしくはＮＦ３などを代表とするフッ素系ガス又はＯ２を適宜用いることができる。
本実施の形態では第１のゲート電極層、第２のゲート電極層（第１の制御ゲート電極層、第２の制御ゲート電極層）を垂直な側面を有して形成する例を示すが、本発明はそれに限定されず、第１のゲート電極層及び第２のゲート電極層（第１の制御ゲート電極層、第２の制御ゲート電極層）両方がテーパー形状を有していてもよいし、どちらか一方のゲート電極層（第１の制御ゲート電極層、第２の制御ゲート電極層）の一層のみがテーパー形状を有し、他方は異方性エッチングによって垂直な側面を有していてもよい。テーパー角度も積層するゲート電極層間で異なっていても良いし、同一でもよい。テーパー形状を有することによって、その上に積層する膜の被覆性が向上し、欠陥が軽減されるので信頼性が向上する。
ゲート電極層（及び制御ゲート電極層）を形成する際のエッチング工程によって、ゲート絶縁層１０８、１０９は多少エッチングされ、膜厚が減る（いわゆる膜減り）ことがある。
本実施の形態の駆動回路部に設けられる薄膜トランジスタは、メモリセルアレイに設けられる薄膜トランジスタよりチャネル長が短い方が好ましい。本実施の形態の駆動回路部に設けられる薄膜トランジスタのチャネル長は０．１μｍ〜１μｍが好ましい。また、メモリセルアレイに設けられる薄膜トランジスタのチャネル長は１μｍ〜５μｍ（より好ましくは１μｍ〜３μｍ）が好ましい。
次に、半導体層１０４、半導体層１０５、半導体層１０６を覆うマスク１２１を形成する。マスク１２１、第１のゲート電極層１１２、第２のゲート電極層１１６をマスクとしてｐ型を付与する不純物元素１２０を添加し、ｐ型不純物領域１２２ａ、ｐ型不純物領域１２２ｂを形成する。本実施の形態では、不純物元素としてボロン（Ｂ）を用いるため、不純物元素を含むドーピングガスとしてジボラン（Ｂ２Ｈ６）（ドーピングガスはＢ２Ｈ６を水素（Ｈ２）で希釈しており、ガス中のＢ２Ｈ６の比率は１５％）を用い、ガス流量７０ｓｃｃｍ、ビーム電流１８０μＡ／ｃｍ、加速電圧８０ｋＶ、添加するドーズ量２．０×１０１５ｉｏｎｓ／ｃｍ２でドーピングを行う。ここでは、ｐ型不純物領域１２２ａ、ｐ型不純物領域１２２ｂにｐ型を付与する不純物元素が１×１０２０〜５×１０２１ａｔｏｍｓ／ｃｍ３程度の濃度で含まれるように添加する。また、半導体層１０３にチャネル形成領域１２３が形成される（図８（Ｃ）参照。）。
ｐ型不純物領域１２２ａ、ｐ型不純物領域１２２ｂは高濃度ｐ型不純物領域であり、ソース領域、ドレイン領域として機能する。
次に半導体層１０３を覆うマスク１２５を形成する。マスク１２５、第１のゲート電極層１１３、第１のゲート電極層１１４、第２のゲート電極層１１７、第２のゲート電極層１１８、第１の制御ゲート電極層１１５、及び第２の制御ゲート電極層１１９をマスクとしてｎ型を付与する不純物元素１２４を添加し、ｎ型不純物領域１２６ａ、ｎ型不純物領域１２６ｂ、ｎ型不純物領域１２７ａ、ｎ型不純物領域１２７ｂ、ｎ型不純物領域１２８ａ、ｎ型不純物領域１２８ｂを形成する。本実施の形態では、不純物元素としてリン（Ｐ）を用いる。ここでは、ｎ型不純物領域１２６ａ、ｎ型不純物領域１２６ｂ、ｎ型不純物領域１２７ａ、ｎ型不純物領域１２７ｂ、ｎ型不純物領域１２８ａ、ｎ型不純物領域１２８ｂにｎ型を付与する不純物元素が５×１０１９〜５×１０２０／ｃｍ３程度の濃度で含まれるように添加する。また、半導体層１０４にチャネル形成領域１２９、半導体層１０５にチャネル形成領域１３０、及び半導体層１０６にチャネル形成領域１３１が形成される（図９（Ａ）参照。）。
ｎ型不純物領域１２６ａ、ｎ型不純物領域１２６ｂ、ｎ型不純物領域１２７ａ、ｎ型不純物領域１２７ｂ、ｎ型不純物領域１２８ａ、ｎ型不純物領域１２８ｂは高濃度ｎ型不純物領域であり、ソース、ドレインとして機能する。
マスク１２５をＯ２アッシングやレジスト剥離液により除去し、酸化膜も除去する。その後、ゲート電極層の側面を覆うように、絶縁膜、いわゆるサイドウォールを形成してもよい。サイドウォールは、プラズマＣＶＤ法や減圧ＣＶＤ（ＬＰＣＶＤ）法を用いて、珪素を有する絶縁膜により形成することができる。
不純物元素を活性化するために加熱処理、強光の照射、又はレーザ光の照射を行ってもよい。活性化と同時にゲート絶縁層へのプラズマダメージやゲート絶縁層と半導体層との界面へのプラズマダメージを回復することができる。
次いで、ゲート電極層、制御ゲート電極層、ゲート絶縁層を覆う層間絶縁層を形成する。本実施の形態では、絶縁膜１６７と絶縁層１６８との積層構造とする（図９（Ｂ）参照。）。絶縁膜１６７と絶縁層１６８は、スパッタ法、またはプラズマＣＶＤを用いた窒化珪素膜、窒化酸化珪素膜、酸化窒化珪素膜、酸化珪素膜でもよく、他の珪素を含む絶縁膜を単層または３層以上の積層構造として用いても良い。
さらに、窒素雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。好ましくは、４００〜５００℃で行う。この工程は層間絶縁層である絶縁膜１６７に含まれる水素により半導体層のダングリングボンドを終端する工程である。本実施の形態では、４１０度（℃）で１時間加熱処理を行う。
絶縁膜１６７、絶縁層１６８としては他に窒化アルミニウム（ＡｌＮ）、酸化窒化アルミニウム（ＡｌＯＮ）、窒素含有量が酸素含有量よりも多い窒化酸化アルミニウム（ＡｌＮＯ）または酸化アルミニウム、ダイアモンドライクカーボン（ＤＬＣ）、窒素含有炭素膜（ＣＮ）その他の無機絶縁性材料を含む物質から選ばれた材料で形成することができる。また、シロキサン樹脂を用いてもよい。また、有機絶縁性材料を用いてもよく、有機材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン、ポリシラザンを用いることができる。平坦性のよい塗布法によって形成される塗布膜を用いてもよい。
絶縁膜１６７、絶縁層１６８は、ディップ、スプレー塗布、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター、ＣＶＤ法、蒸着法等を採用することができる。液滴吐出法により絶縁膜１６７、絶縁層１６８を形成してもよい。液滴吐出法を用いた場合には材料液を節約することができる。また、液滴吐出法のようにパターンが転写、または描写できる方法、例えば印刷法（スクリーン印刷やオフセット印刷などパターンが形成される方法）なども用いることができる。
次いで、レジストからなるマスクを用いて絶縁膜１６７、絶縁層１６８、ゲート絶縁層１０８、１０９、絶縁層１１０に半導体層及びゲート電極層に達するコンタクトホール（開口部）を形成する。エッチングは、用いる材料の選択比によって、一回で行っても複数回行っても良い。エッチングによって、絶縁層１６８、絶縁膜１６７、ゲート絶縁層１０８、１０９、絶縁層１１０を除去し、ソース領域又はドレイン領域であるｐ型不純物領域１２２ａ、ｐ型不純物領域１２２ｂ、ｎ型不純物領域１２６ａ、ｎ型不純物領域１２６ｂ、ｎ型不純物領域１２７ａ、ｎ型不純物領域１２７ｂ、ｎ型不純物領域１２８ａ、ｎ型不純物領域１２８ｂに達する開口部を形成する。エッチングは、ウェットエッチングでもドライエッチングでもよく、両方用いてもよい。ウェットエッチングのエッチャントは、フッ素水素アンモニウム及びフッ化アンモニウムを含む混合溶液のようなフッ酸系の溶液を用いるとよい。エッチング用ガスとしては、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４もしくはＣＣｌ４などを代表とする塩素系ガス、ＣＦ４、ＳＦ６もしくはＮＦ３などを代表とするフッ素系ガス又はＯ２を適宜用いることができる。また用いるエッチング用ガスに不活性気体を添加してもよい。添加する不活性元素としては、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅから選ばれた一種または複数種の元素を用いることができる。
開口部を覆うように導電膜を形成し、導電膜をエッチングして各ソース領域又はドレイン領域の一部とそれぞれ電気的に接続するソース電極層又はドレイン電極層である配線層１６９ａ、配線層１６９ｂ、配線層１７０ａ、配線層１７０ｂ、配線層１７１ａ、配線層１７１ｂ、配線層１７２ａ、配線層１７２ｂを形成する。配線層は、ＰＶＤ法、ＣＶＤ法、蒸着法等により導電膜を成膜した後、所望の形状にエッチングして形成することができる。また、液滴吐出法、印刷法、電解メッキ法等により、所定の場所に選択的に導電層を形成することができる。更にはリフロー法、ダマシン法を用いても良い。ソース電極層又はドレイン電極層の材料は、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｗ、Ａｌ、Ｔａ、Ｍｏ、Ｃｄ、Ｚｎ、Ｆｅ、Ｔｉ、Ｚｒ、Ｂａ等の金属、及びＳｉ、Ｇｅ、又はその合金、若しくはその窒化物を用いて形成する。また、これらの積層構造としても良い。本実施の形態では、チタン（Ｔｉ）を膜厚６０ｎｍ形成し、窒化チタン膜を膜厚４０ｎｍ形成し、アルミニウムを膜厚７００ｎｍ形成し、チタン（Ｔｉ）を膜厚２００ｎｍ形成して積層構造とし、所望な形状に加工する。
以上の工程で駆動回路部２０４にｐ型不純物領域を有するｐチャネル型薄膜トランジスタである薄膜トランジスタ１７３、ｎチャネル型不純物領域を有するｎチャネル型薄膜トランジスタである薄膜トランジスタ１７４を、メモリセルアレイ２０６にｎ型不純物領域を有するメモリ素子１７５、ｎ型不純物領域を有するｎチャネル型薄膜トランジスタである薄膜トランジスタ１７６を有する半導体装置を作製することができる（図９（Ｃ）参照。）。
本実施の形態において、薄膜トランジスタ１７３、１７４は、チャネル形成領域１２３、１２９のみを局所的に薄膜化するため、ソース領域又はドレイン領域であるｐ型不純物領域１２２ａ、１２２ｂ、ｎ型不純物領域１２６ａ、１２６ｂにおいてソース電極層及びドレイン電極層である配線層１６９ａ、１６９ｂ、１７０ａ、１７０ｂと接する領域は、薄膜化されずチャネル形成領域１２３、１２９より膜厚が厚い。よってソース領域及びドレイン領域を露出する開口（コンタクトホール）を形成する際、開口近くの半導体層が除去され消失するのを防止することができ、かつコンタクト抵抗（半導体層と配線層との）の増大を防止することができる。その結果、製造工程において歩留まりの低下を防止し、完成する半導体装置の高性能化を実現することができる。
本実施の形態の半導体装置において、駆動回路部２０４及びメモリセルアレイ２０６にそれぞれ薄膜トランジスタ１７３、１７４、メモリ素子１７５、薄膜トランジスタ１７６を有しており、駆動回路部に設けられた薄膜トランジスタ１７３、１７４の半導体層１０３、１０４におけるチャネル形成領域の膜厚は、メモリセルアレイに設けられたメモリ素子１７５、薄膜トランジスタ１７６の半導体層１０５、１０６におけるチャネル形成領域の膜厚より薄いことを特徴とする。さらに、駆動回路部２０４に設けられた薄膜トランジスタ１７３、１７４の半導体層１０３、１０４はチャネル形成領域１２３、１２９を局所的に薄膜化しており、ソース領域及びドレイン領域においてソース電極層及びドレイン電極層と接する領域は薄膜化しないため、チャネル形成領域より膜厚が厚い。
また、本実施の形態のようにゲート絶縁層においても、駆動回路部に設けられた薄膜トランジスタ１７３、１７４は、メモリセルアレイに設けられたメモリ素子１７５、薄膜トランジスタ１７６より膜厚が薄くてもよい。
本実施の形態の半導体装置において、駆動回路部に設けられる薄膜トランジスタ１７３、１７４の半導体層の膜厚は、５ｎｍ以上３０ｎｍ以下、より好ましくは１０ｎｍ以上２０ｎｍ以下とすればよい。一方、メモリセルアレイに設けられるメモリ素子１７５、薄膜トランジスタ１７６の半導体層の膜厚は、２５ｎｍ以上１００ｎｍ以下、より好ましくは５０ｎｍ以上６０ｎｍ以下とすればよい。
本実施の形態の半導体装置において、駆動回路部に設けられる薄膜トランジスタ１７３、１７４の半導体層のチャネル形成領域の膜厚は、５ｎｍ以上３０ｎｍ以下、より好ましくは１０ｎｍ以上２０ｎｍ以下とすればよい。一方、駆動回路部に設けられる薄膜トランジスタ１７３、１７４の半導体層のソース領域及びドレイン領域、並びにメモリセルアレイに設けられる薄膜トランジスタ１７６、メモリ素子１７５の半導体層（ソース領域、ドレイン領域、及びチャネル形成領域）の膜厚は、２５ｎｍ以上１００ｎｍ以下、より好ましくは５０ｎｍ以上６０ｎｍ以下とすればよい。
本実施の形態では、高速動作を求められる駆動回路部２０４に設けられる薄膜トランジスタ１７３、１７４の半導体層１０３、１０４においてチャネル形成領域を局所的に薄膜化し（膜厚は、５ｎｍ以上３０ｎｍ以下、より好ましくは１０ｎｍ以上２０ｎｍ以下）、かつソース領域及びドレイン領域においてソース電極層及びドレイン電極層と接続する領域は薄膜化されない（膜厚は、２５ｎｍ以上１００ｎｍ以下、より好ましくは５０ｎｍ以上６０ｎｍ以下）。
本発明の半導体装置において、駆動回路部に設けられる薄膜トランジスタ１７３、１７４のゲート絶縁層の膜厚は、１ｎｍ以上１０ｎｍ以下、より好ましくは５ｎｍ程度とすればよい。一方、メモリセルアレイに設けられるメモリ素子１７５、薄膜トランジスタ１７６のゲート絶縁層の膜厚は、５０ｎｍ以上１５０ｎｍ以下、より好ましくは６０ｎｍ以上８０ｎｍ以下とすればよい。
チャネル形成領域の膜厚が厚いとチャネル長が短い場合には、ソース−ドレイン間の電界の影響により、ゲート電圧がしきい値電圧以下のサブスレッショルド領域でチャネル形成領域中の下側を電流が流れる。そのため、サブスレッショルド値が上昇し、しきい値電圧が低下する。チャネル形成領域の膜厚を薄くすることにより、チャネル形成領域中の下側の電流が流れる経路が遮断されるために、漏れ電流が抑えられる。そのため、サブスレッショルド値の上昇が抑えられ、しきい値電圧の低下も抑えられる。そのため、チャネル形成領域の膜厚を薄くすることにより、チャネル長の短い領域でのしきい値電圧のマイナスシフトが抑えられ、かつ、サブスレッショルド値が小さい薄膜トランジスタを作製することができる。サブスレッショルド値が小さくなっているため、ゲート電圧０Ｖでのソース−ドレイン間に流れる電流を抑えつつ、しきい値電圧を小さく設定することができる。
駆動回路部における半導体層のチャネル形成領域の薄膜化は、チャネル形成領域の全域を空乏層化するように作用し、短チャネル効果を抑制することができる。また、薄膜トランジスタのしきい値電圧を小さくすることができる。それにより、駆動回路部に設けられた薄膜トランジスタにおいて、微細化と高性能化を実現することができる。よって、半導体装置の低電圧駆動が可能となり低消費電力化を実現することができる。また、薄膜トランジスタは、半導体層（又は、さらにゲート絶縁層も）を薄膜化することによって、微細化できるため、駆動回路部及び制御回路部の面積の縮小が可能となり、半導体装置をより小型化することができる。
また、本実施の形態の駆動回路部に設けられる薄膜トランジスタ１７３、１７４は、メモリセルアレイに設けられるメモリ素子１７５、薄膜トランジスタ１７６よりチャネル長が短い方が好ましい。本実施の形態の駆動回路部に設けられる薄膜トランジスタ１７３、１７４のチャネル長は０．１μｍ〜１μｍが好ましい。また、メモリセルアレイに設けられるメモリ素子１７５、薄膜トランジスタ１７６のチャネル長は１μｍ〜５μｍ（より好ましくは１μｍ〜３μｍ）が好ましい。
さらに高速動作を求められる薄膜トランジスタ１７３、１７４は、チャネル形成領域のみを局所的に薄膜化するため、ソース領域及びドレイン領域においてソース電極層及びドレイン電極層である配線層と接する領域は、薄膜化されずチャネル形成領域より膜厚が厚い。よってソース領域及びドレイン領域を露出する開口（コンタクトホール）を形成する際、開口近くの半導体層が除去され消失するのを防止することができ、かつコンタクト抵抗（半導体層と配線層との）の増大を防止することができる。その結果、製造工程において歩留まりの低下を防止し、完成する半導体装置の高性能化を実現することができる。
一方、メモリセルアレイに設けられたメモリ素子１７５、薄膜トランジスタ１７６は、半導体層（又は、さらにゲート絶縁層も）を駆動回路部と比べ厚く保つことによって、駆動電圧に対する耐圧性が高くすることができる、高信頼性とすることができる。
従って、本発明の半導体装置は、低消費電力かつ高信頼性が付与された半導体装置とすることができる。
（実施の形態５）
本実施の形態では、低消費電力で、かつ高信頼性を付与することを目的とする半導体装置としてメモリを有する半導体装置の一例に関して図面を用いて説明する。本実施の形態は、実施の形態４で作製した半導体装置において、薄膜トランジスタ及びメモリ素子のソース領域及びドレイン領域にシリサイドを設ける例を示す。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
図１０（Ａ）は、作製工程にある半導体装置であり、実施の形態４で示した図８（Ｃ）の半導体装置の作製工程の次工程である。図１０及び図１１において、同一基板上に特性の異なる薄膜トランジスタを選択的に作製する。
半導体層１０３を覆うマスク７５１を形成する。マスク７５１、第１のゲート電極層１１３、１１４、第２のゲート電極層１１７、１１８、第１の制御ゲート電極層１１５、及び第２の制御ゲート電極層１１９をマスクとして、ｎ型を付与する不純物元素７５０を添加し、第１のｎ型不純物領域７５２ａ、第１のｎ型不純物領域７５２ｂ、第１のｎ型不純物領域７５３ａ、第１のｎ型不純物領域７５３ｂ、第１のｎ型不純物領域７５４ａ、第１のｎ型不純物領域７５４ｂを形成する（図１０（Ａ）参照。）。ここでは、第１のｎ型不純物領域７５２ａ、第１のｎ型不純物領域７５２ｂ、第１のｎ型不純物領域７５３ａ、第１のｎ型不純物領域７５３ｂ、第１のｎ型不純物領域７５４ａ、第１のｎ型不純物領域７５４ｂに、ｎ型を付与する不純物元素が１×１０１７〜５×１０１８ａｔｏｍｓ／ｃｍ３程度の濃度で含まれるように添加する。本実施の形態では、ｎ型を付与する不純物元素としてリン（Ｐ）を用いる。
第１のゲート電極層１１２、１１３、１１４、第２のゲート電極層１１６、１１７、１１８、第１の制御ゲート電極層１１５、及び第２の制御ゲート電極層１１９をマスクとして、ゲート絶縁層１０８、１０９、絶縁層１１０を選択的に除去し、ゲート絶縁層７６２、７６３、７６５、第１の絶縁層７６４、第２の絶縁層７６１を形成する。
第１のゲート電極層１１２、１１３、１１４、第２のゲート電極層１１６、１１７、１１８、第１の制御ゲート電極層１１５、第２の制御ゲート電極層１１９、ゲート絶縁層７６２、７６３、７６５、第１の絶縁層７６４、及び第２の絶縁層７６１の側面にサイドウォール構造の絶縁層７０８ａ乃至７０８ｈを形成する（図１０（Ｂ）参照。）。絶縁層７０８ａ乃至７０８ｈは、ゲート電極層、半導体層を覆う絶縁層を形成した後、これをＲＩＥ（Ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：反応性イオンエッチング）法による異方性のエッチングによって加工し自己整合的にサイドウォール構造の絶縁層７０８ａ乃至７０８ｈを形成すればよい。ここで、絶縁層について特に限定はなく、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性のよい酸化珪素であることが好ましい。絶縁層は熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ、スパッタリング等の方法によって形成することができる。
半導体層１０３を覆うマスク７１０を形成する。マスク７１０、第２のゲート電極層１１７、第２のゲート電極層１１８、第２の制御ゲート電極層１１９、及び絶縁層７０８ａ乃至７０８ｈをマスクとして、ｎ型を付与する不純物元素７０９を添加し、第２のｎ型不純物領域７１１ａ、７１１ｂ、７１２ａ、７１２ｂ、７１７ａ、７１７ｂ、第３のｎ型不純物領域７１３ａ、７１３ｂ、７１４ａ、７１４ｂ、７１８ａ、７１８ｂが形成される。本実施の形態では一導電型を付与する不純物元素７０９としてｎ型を付与する不純物元素であるリン（Ｐ）を用いる。第２のｎ型不純物領域７１１ａ、７１１ｂ、７１２ａ、７１２ｂ、７１７ａ、７１７ｂにｎ型を付与する不純物元素が５×１０１９〜５×１０２０ａｔｏｍｓ／ｃｍ３程度の濃度で含まれるように添加する。また、半導体層１０４にチャネル形成領域７１５、半導体層１０５にチャネル形成領域７１６、半導体層１０６にチャネル形成領域７１９が形成される（図１０（Ｃ）参照。）。
第２のｎ型不純物領域７１１ａ、７１１ｂ、７１２ａ、７１２ｂ、７１７ａ、７１７ｂは高濃度不純物領域であり、ソース、ドレインとして機能する。一方、第３のｎ型不純物領域７１３ａ、７１３ｂ、７１４ａ、７１４ｂ、７１８ａ、７１８ｂは低濃度不純物領域であり、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ Ｄｒａｉｎ）領域となる。この結果、さらに信頼性の高く、低消費電力の半導体装置を作製することが可能である。
半導体層１０３、１０４、１０５、１０６、絶縁層７０８ａ乃至７０８ｈ、第２のゲート電極層１１６、１１７、１１８、第２の制御ゲート電極層１１９上に導電膜７６６を形成する（図１０（Ｄ）参照。）。導電膜７６６の材料としては、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈａ）、タンタル（Ｔａ）、バナジウム（Ｖ）、ネオジム（Ｎｄ）、クロム（Ｃｒ）、白金（Ｐｔ）、パラジウム（Ｐｄ）等を有する膜を成膜する。ここでは、スパッタリング法により、ニッケル膜を成膜する。
次に、加熱処理、ＧＲＴＡ法、ＬＲＴＡ法等により、露出されたソース領域及びドレイン領域の半導体層中の珪素と導電膜７６６とを反応させて、シリサイド７６７ａ、７６７ｂ、７６８ａ、７６８ｂ、７６９ａ、７６９ｂ、７７０ａ、７７０ｂを形成する。また、レーザ照射やランプによる光照射によってシリサイドを形成しても良い。この後、半導体層と反応しなかった導電膜７６６を除去する（図１１（Ａ）参照。）。
次いで、パッシベーション膜として水素を含む絶縁膜７７２を形成する。この絶縁膜７７２としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとして珪素を含む絶縁膜で形成すればよく、実施の形態１で示す絶縁膜３１１と同様な材料及び工程で形成することができる。
さらに、窒素雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。好ましくは、４００〜５００℃で行う。この工程は絶縁膜７７２に含まれる水素により半導体層のダングリングボンドを終端する工程である。
次いで、層間絶縁膜となる絶縁層７７３を形成する（図１１（Ｂ）参照。）。本発明において、平坦化のために設ける層間絶縁膜としては、耐熱性および絶縁性が高く、且つ、平坦化率の高いものが好ましい。絶縁層７７３は、実施の形態１で示す絶縁層３１９と同様な材料及び工程で形成することができる。
レジストからなるマスクを用いて絶縁膜７７２、絶縁層７７３に半導体層１０３、１０４、１０５、１０６に達するコンタクトホール（開口部）を形成する。エッチングは、用いる材料の選択比によって、一回で行っても複数回行っても良い。エッチングによってソース領域又はドレイン領域であるシリサイド７６７ａ、７６７ｂ、７６８ａ、７６８ｂ、７６９ａ、７６９ｂ、７７０ａ、７７０ｂに達する開口部を形成する。
導電膜を形成し、導電膜をエッチングしてシリサイド７６７ａ、７６７ｂ、７６８ａ、７６８ｂ、７６９ａ、７６９ｂ、７７０ａ、７７０ｂとそれぞれ電気的に接続するソース電極層又はドレイン電極層である配線層７７４ａ、７７４ｂ、７７５ａ、７７５ｂ、７７６ａ、７７６ｂ、７７７ａ、７７７ｂを形成する。配線層７７４ａ、７７４ｂ、７７５ａ、７７５ｂ、７７６ａ、７７６ｂ、７７７ａ、７７７ｂは、ＰＶＤ法、ＣＶＤ法、蒸着法等により導電膜を成膜した後、所望の形状にエッチングして形成することができる。また、液滴吐出法、印刷法、電解メッキ法等により、所定の場所に選択的に導電層を形成することができる。更にはリフロー法、ダマシン法を用いても良い。配線層７７４ａ、７７４ｂ、７７５ａ、７７５ｂ、７７６ａ、７７６ｂ、７７７ａ、７７７ｂの材料は、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｗ、Ａｌ、Ｔａ、Ｍｏ、Ｃｄ、Ｚｎ、Ｆｅ、Ｔｉ、Ｚｒ、Ｂａ等の金属、Ｓｉ、Ｇｅ、又はその合金、若しくはその金属窒化物を用いて形成する。また、Ｔｉ／Ａｌ／Ｔｉのようなこれらの積層構造としても良い。
シリサイド７６７ａ、７６７ｂ、７６８ａ、７６８ｂ、７６９ａ、７６９ｂ、７７０ａ、７７０ｂはソース領域及びドレイン領域である不純物領域表面に形成される例を示すが、不純物領域全域、またはより広領域にわたってシリサイドが形成されてもよい。シリサイドは導電膜の膜厚や、加熱条件（温度、時間）によって制御することができる。
以上の工程で駆動回路部２２４にｐ型不純物領域を有するｐチャネル型薄膜トランジスタである薄膜トランジスタ７７８、ｎ型不純物領域を有するｎチャネル型薄膜トランジスタである薄膜トランジスタ７７９を、メモリセルアレイ２２６にｎ型不純物領域を有するメモリ素子７８０、ｎ型不純物領域を有するｎチャネル型薄膜トランジスタである薄膜トランジスタ７８１を有する半導体装置を作製することができる（図１１（Ｃ）参照。）。さらに、薄膜トランジスタ７７８、７７９、７８１、メモリ素子７８０はシリサイド構造であるため、ソース領域及びドレイン領域の低抵抗化が可能であり、半導体装置の高速化が可能である。また、低電圧での動作が可能であるため、消費電力を低減することが可能である。
本実施の形態において、薄膜トランジスタ７７８、７７９は、チャネル形成領域のみを局所的に薄膜化するため、ソース領域又はドレイン領域であるシリサイドを含む不純物領域においてソース電極層及びドレイン電極層である配線層７７４ａ、７７４ｂ、７７５ａ、７７５ｂと接する領域は、薄膜化されずチャネル形成領域より膜厚が厚い。よってソース領域及びドレイン領域を露出する開口（コンタクトホール）を形成する際、開口近くの半導体層が除去され消失するのを防止することができ、かつコンタクト抵抗（半導体層と配線層との）の増大を防止することができる。その結果、製造工程において歩留まりの低下を防止し、完成する半導体装置の高性能化を実現することができる。
本実施の形態の半導体装置において、駆動回路部２２４及びメモリセルアレイ２２６にそれぞれ薄膜トランジスタ７７８、７７９、メモリ素子７８０、薄膜トランジスタ７８１を有しており、駆動回路部に設けられた薄膜トランジスタ７７８、７７９の半導体層の膜厚は、メモリセルアレイに設けられたメモリ素子７８０、薄膜トランジスタ７８１の半導体層の膜厚より薄いことを特徴とする。また、本実施の形態のようにゲート絶縁層においても、駆動回路部に設けられた薄膜トランジスタ７７８、７７９は、メモリセルアレイに設けられたメモリ素子７８０、薄膜トランジスタ７８１より膜厚が薄くてもよい。
本実施の形態の半導体装置において、駆動回路部に設けられる薄膜トランジスタ７７８、７７９の半導体層の膜厚は、５ｎｍ以上３０ｎｍ以下、より好ましくは１０ｎｍ以上２０ｎｍ以下とすればよい。一方、メモリセルアレイに設けられるメモリ素子７８０、薄膜トランジスタ７８１の半導体層の膜厚は、２５ｎｍ以上１００ｎｍ以下、より好ましくは５０ｎｍ以上６０ｎｍ以下とすればよい。
本実施の形態の半導体装置において、駆動回路部２２４及びメモリセルアレイ２２６にそれぞれ薄膜トランジスタ７７８、７７９、メモリ素子７８０、薄膜トランジスタ７８１を有しており、駆動回路部に設けられた薄膜トランジスタ７７８、７７９の半導体層におけるチャネル形成領域の膜厚は、メモリセルアレイ２２６に設けられたメモリ素子７８０、薄膜トランジスタ７８１の半導体層におけるチャネル形成領域の膜厚より薄いことを特徴とする。さらに、駆動回路部２２４に設けられた薄膜トランジスタ７７８、７７９の半導体層はチャネル形成領域を局所的に薄膜化しており、ソース領域及びドレイン領域においてソース電極層及びドレイン電極層と接する領域は薄膜化しないため、チャネル形成領域より膜厚が厚い。
また、本実施の形態のようにゲート絶縁層においても、駆動回路部２２４に設けられた薄膜トランジスタ７７８、７７９は、メモリセルアレイに設けられたメモリ素子７８０、薄膜トランジスタ７８１より膜厚が薄くてもよい。
本実施の形態の半導体装置において、駆動回路部２２４に設けられる薄膜トランジスタ７７８、７７９の半導体層の膜厚は、５ｎｍ以上３０ｎｍ以下、より好ましくは１０ｎｍ以上２０ｎｍ以下とすればよい。一方、メモリセルアレイ２２６に設けられるメモリ素子７８０、薄膜トランジスタ７８１の半導体層の膜厚は、２５ｎｍ以上１００ｎｍ以下、より好ましくは５０ｎｍ以上６０ｎｍ以下とすればよい。
本実施の形態の半導体装置において、駆動回路部２２４に設けられる薄膜トランジスタ７７８、７７９の半導体層のチャネル形成領域の膜厚は、５ｎｍ以上３０ｎｍ以下、より好ましくは１０ｎｍ以上２０ｎｍ以下とすればよい。一方、駆動回路部２２４に設けられる薄膜トランジスタ７７８、７７９の半導体層のソース領域及びドレイン領域、並びにメモリセルアレイ２２６に設けられるメモリ素子７８０、薄膜トランジスタ７８１の半導体層（ソース領域、ドレイン領域、及びチャネル形成領域）の膜厚は、２５ｎｍ以上１００ｎｍ以下、より好ましくは５０ｎｍ以上６０ｎｍ以下とすればよい。
本実施の形態では、高速動作を求められる駆動回路部２２４に設けられる薄膜トランジスタ７７８、７７９の半導体層においてチャネル形成領域を局所的に薄膜化し（膜厚は、５ｎｍ以上３０ｎｍ以下、より好ましくは１０ｎｍ以上２０ｎｍ以下）、かつソース領域及びドレイン領域においてソース電極層及びドレイン電極層と接続する領域は薄膜化されない（膜厚は、２５ｎｍ以上１００ｎｍ以下、より好ましくは５０ｎｍ以上６０ｎｍ以下）。
本発明の半導体装置において、駆動回路部に設けられる薄膜トランジスタ７７８、７７９のゲート絶縁層の膜厚は、１ｎｍ以上１０ｎｍ以下、より好ましくは５ｎｍ程度とすればよい。一方、メモリセルアレイに設けられるメモリ素子７８０、薄膜トランジスタ７８１のゲート絶縁層の膜厚は、５０ｎｍ以上１５０ｎｍ以下、より好ましくは６０ｎｍ以上８０ｎｍ以下とすればよい。
チャネル形成領域の膜厚が厚いとチャネル長が短い場合には、ソース−ドレイン間の電界の影響により、ゲート電圧がしきい値電圧以下のサブスレッショルド領域でチャネル形成領域中の下側を電流が流れる。そのため、サブスレッショルド値が上昇し、しきい値電圧が低下する。チャネル形成領域の膜厚を薄くすることにより、チャネル形成領域中の下側の電流が流れる経路が遮断されるために、漏れ電流が抑えられる。そのため、サブスレッショルド値の上昇が抑えられ、しきい値電圧の低下も抑えられる。そのため、チャネル形成領域の膜厚を薄くすることにより、チャネル長の短い領域でのしきい値電圧のマイナスシフトが抑えられ、かつ、サブスレッショルド値が小さい薄膜トランジスタを作製することができる。サブスレッショルド値が小さくなっているため、ゲート電圧０Ｖでのソース−ドレイン間に流れる電流を抑えつつ、しきい値電圧を小さく設定することができる。
駆動回路部における半導体層のチャネル形成領域の薄膜化は、チャネル形成領域の全域を空乏層化するように作用し、短チャネル効果を抑制することができる。また、薄膜トランジスタのしきい値電圧を小さくすることができる。それにより、駆動回路部に設けられた薄膜トランジスタにおいて、微細化と高性能化を実現することができる。よって、半導体装置の低電圧駆動が可能となり低消費電力化を実現することができる。また、薄膜トランジスタは、半導体層（又は、さらにゲート絶縁層も）を薄膜化することによって、微細化できるため、駆動回路部及び制御回路部の面積の縮小が可能となり、半導体装置をより小型化することができる。
また、本実施の形態の駆動回路部に設けられる薄膜トランジスタ７７８、７７９は、メモリセルアレイに設けられるメモリ素子７８０、薄膜トランジスタ７８１よりチャネル長が短い方が好ましい。本実施の形態の駆動回路部に設けられる薄膜トランジスタ７７８、７７９のチャネル長は０．１μｍ〜１μｍが好ましい。また、メモリセルアレイに設けられるメモリ素子７８０、薄膜トランジスタ７８１のチャネル長は１μｍ〜５μｍ（より好ましくは１μｍ〜３μｍ）が好ましい。
さらに高速動作を求められる薄膜トランジスタ７７８、７７９は、チャネル形成領域のみを局所的に薄膜化するため、ソース領域及びドレイン領域においてソース電極層及びドレイン電極層である配線層と接する領域は、薄膜化されずチャネル形成領域より膜厚が厚い。よってソース領域及びドレイン領域を露出する開口（コンタクトホール）を形成する際、開口近くの半導体層が除去され消失するのを防止することができ、かつコンタクト抵抗（半導体層と配線層との）の増大を防止することができる。その結果、製造工程において歩留まりの低下を防止し、完成する半導体装置の高性能化を実現することができる。
一方、メモリセルアレイに設けられたメモリ素子７８０、薄膜トランジスタ７８１は、半導体層（又は、さらにゲート絶縁層も）を駆動回路部と比べ厚く保つことによって、駆動電圧に対する耐圧性が高くすることができ、高信頼性とすることができる。
従って、本発明の半導体装置は、低消費電力かつ高信頼性が付与された半導体装置とすることができる。
（実施の形態６）
本実施の形態では、低消費電力で、かつ高信頼性を付与することを目的とする半導体装置として不揮発性半導体記憶装置の一例に関して図面を用いて説明する。
不揮発性記憶素子は、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）と類似の構造を有し、電荷を長期間蓄積することのできる領域がチャネル形成領域上に設けられているところに特徴がある。この電荷蓄積領域は絶縁層上に形成され、周囲と絶縁分離されていることから浮遊ゲート電極層とも呼ぶ。また浮遊ゲート電極層は電荷を蓄積する機能を有するので電荷蓄積層ともよぶ。本明細書では主に浮遊ゲート電極層を含むこの電荷蓄積領域を電荷蓄積層とよぶ。浮遊ゲート電極層上には、さらに絶縁層を介して制御ゲート電極層を備えている。
このような構造を有する所謂浮遊ゲート型の不揮発性半導体記憶装置（単に半導体装置ともいう）は、制御ゲート電極層に印加する電圧により、電荷蓄積層に電荷を蓄積させ、また放出させる動作が行われる。すなわち電荷蓄積層に保持させる電荷の出し入れにより、データを記憶する仕組みになっている。具体的に、電荷蓄積層への電荷の注入や引き抜きは、チャネル形成領域が形成される半導体層と、制御ゲート電極層の間に高電圧を印加して行われている。このときチャネル形成領域上の絶縁層には、ファウラー−ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）型（Ｆ−Ｎ型）トンネル電流（ＮＡＮＤ型）や、熱電子（ＮＯＲ型）が流れると言われている。このことより当該絶縁層は、トンネル絶縁層とも呼ばれている。
半導体層、電荷蓄積層、制御ゲート電極層の大きさの組み合わせによって、電荷蓄積層及び制御ゲート電極層の間第２の絶縁層に蓄えられる容量と、電荷蓄積層及び半導体層の間第１の絶縁層に蓄えられる容量を制御することができるため、印加する電圧値も制御することができる。
電荷蓄積層に電子を注入するには、熱電子を利用する方法と、Ｆ−Ｎ型トンネル電流を利用する方法がある。熱電子を利用する場合には、正の電圧を制御ゲート電極層に印加して、ドレインに高電圧を印加して熱電子を発生させる。それにより、熱電子を電荷蓄積層に注入することができる。Ｆ−Ｎ型トンネル電流を利用する場合には、正の電圧を制御ゲート電極層に印加して半導体層からＦ−Ｎ型トンネル電流により電荷蓄積層に注入する。
本発明を用いた半導体装置の一例として、不揮発性メモリ素子を有する様々な態様の不揮発性半導体記憶装置を得ることができる。図１２に不揮発性メモリセルアレイの等価回路の一例を示す。１ビットの情報を記憶するメモリセルＭＳ０１は、選択トランジスタＳ０１と不揮発性メモリ素子Ｍ０１で構成されている。選択トランジスタＳ０１は、ビット線ＢＬ０と不揮発性メモリ素子Ｍ０１の間に直列に挿入され、ゲートがワード線ＷＬ１に接続されている。不揮発性メモリ素子Ｍ０１のゲートはワード線ＷＬ１１に接続されている。不揮発性メモリ素子Ｍ０１にデータを書き込むときは、ワード線ＷＬ１とビット線ＢＬ０をＨレベル、ＢＬ１をＬレベルとして、ワード線ＷＬ１１に高電圧を印加すると、前述のように電荷蓄積層に電荷が蓄積される。データを消去する場合には、ワード線ＷＬ１とビット線ＢＬ０をＨレベルとし、ワード線ＷＬ１１に負の高電圧を印加すれば良い。
このメモリセルＭＳ０１において、選択トランジスタＳ０１と不揮発性メモリ素子Ｍ０１をそれぞれ、半導体層３０、３２で形成することにより、他の選択トランジスタ若しくは不揮発性メモリ素子との干渉を防ぐことができる。また、メモリセルＭＳ０１内の選択トランジスタＳ０１と不揮発性メモリ素子Ｍ０１は共にｎチャネル型なので、この両者を一つの半導体層で形成することにより、この二つの素子を接続する配線を省略することができる。
図１３は、ビット線に不揮発性メモリ素子を直接接続したＮＯＲ型の等価回路を示している。このメモリセルアレイは、ワード線ＷＬとビット線ＢＬが互いに交差して配設し、各交差部に不揮発性メモリ素子を配置している。ＮＯＲ型は、個々の不揮発性メモリ素子のドレインをビット線ＢＬに接続する。ソース線ＳＬには不揮発性メモリ素子のソースが共通接続される。
また、複数の不揮発性メモリ素子（例えば、図１３に示すＭ０１〜Ｍ２３）を一つのブロックとして扱い、これらの不揮発性メモリ素子を半導体層で形成することにより、ブロック単位で消去動作を行うことができる。
ＮＯＲ型の動作は、例えば、次の通りである。データ書き込みは、ソース線ＳＬを０Ｖとし、データを書込むために選択されたワード線ＷＬに高電圧を与え、ビット線ＢＬにはデータ”０”と”１”に応じた電位を与える。例えば、”０”と”１”に対してそれぞれＨレベル、Ｌレベルの電位をビット線ＢＬに付与する。”０”データを書き込むべく、Ｈレベルが与えられた不揮発性メモリ素子ではドレイン近傍でホットエレクトロンが発生し、これが電荷蓄積層に注入される。”１”データの場合この様な電子注入は生じない。
”０”データが与えられたメモリセルでは、ドレインとソースとの間の強い横方向電界により、ドレインの近傍でホットエレクトロンが生成され、これが電荷蓄積層に注入される。これにより、電荷蓄積層に電子が注入されてしきい値電圧が高くなった状態が”０”である。”１”データの場合はホットエレクトロンが生成されず、電荷蓄積層に電子が注入されずしきい値電圧の低い状態、すなわち消去状態が保持される。
データを消去するときは、ソース線ＳＬに１０Ｖ程度の正の電圧を印加し、ビット線ＢＬは浮遊状態としておく。そしてワード線ＷＬに負の高電圧を印加して（制御ゲートに負の高電圧を印加して）、電荷蓄積層から電子を引き抜く。これにより、データ”１”の消去状態になる。
データ読み出しは、ソース線ＳＬを０Ｖにすると共にビット線ＢＬを０．８Ｖ程度とし、選択されたワード線ＷＬに、データ”０”と”１”のしきい値の中間値に設定された読み出し電圧を与え、不揮発性メモリ素子の電流引き込みの有無を、ビット線ＢＬに接続されるセンスアンプで判定することにより行う。
図１４は、ＮＡＮＤ型メモリセルアレイの等価回路を示す。ビット線ＢＬには、複数の不揮発性メモリ素子を直列に接続したＮＡＮＤセルＮＳ１が接続されている。複数のＮＡＮＤセルが集まってブロックＢＬＫを構成している。図１４で示すブロックＢＬＫ１のワード線は３２本である（ワード線ＷＬ０〜ＷＬ３１）。ブロックＢＬＫ１の同一行に位置する不揮発性メモリ素子には、この行に対応するワード線が共通接続されている。
この場合、選択トランジスタＳ１、Ｓ２と不揮発性メモリ素子Ｍ０〜Ｍ３１が直列に接続されているので、これらを一つのまとまりとして一つの半導体層３４で形成しても良い。それにより不揮発性メモリ素子を繋ぐ配線を省略することが出来るので、集積化を図ることができる。また、隣接するＮＡＮＤセルとの分離を容易に行うことができる。また、選択トランジスタＳ１、Ｓ２の半導体層３６とＮＡＮＤセルの半導体層３８を分離して形成しても良い。不揮発性メモリ素子Ｍ０〜Ｍ３１の電荷蓄積層から電荷を引き抜く消去動作を行うときに、そのＮＡＮＤセルの単位で消去動作を行うことができる。また、一つのワード線に共通接続する不揮発性メモリ素子（例えばＭ３０の行）を一つの半導体層４０で形成しても良い。
書込み動作は、ＮＡＮＤセルＮＳ１が消去状態、つまりＮＡＮＤセルＮＳ１の各不揮発性メモリ素子のしきい値が負電圧の状態にしてから実行される。書込みは、ソース線ＳＬ側のメモリ素子Ｍ０から順に行う。メモリ素子Ｍ０への書込みを例として説明すると概略以下のようになる。
図２３（Ａ）は、”０”書込みをする場合、選択ゲート線ＳＧ２に例えばＶｃｃ（電源電圧）を印加して選択トランジスタＳ２をオンにすると共にビット線ＢＬを０Ｖ（接地電圧）にする。選択ゲート線ＳＧ１は０Ｖとして、選択トランジスタＳ１はオフとする。次に、メモリ素子ＭＣ０のワード線ＷＬ０を高電圧Ｖｐｇｍ（２０Ｖ程度）とし、これ以外のワード線を中間電圧Ｖｐａｓｓ（１０Ｖ程度）にする。ビット線ＢＬの電圧は０Ｖなので、選択されたメモリ素子Ｍ０のチャネル形成領域の電位は０Ｖとなる。ワード線ＷＬ０とチャネル形成領域との間の電位差が大きいため、メモリ素子Ｍ０の電荷蓄積層には前述のようにＦ−Ｎトンネル電流により電子が注入される。これにより、メモリ素子Ｍ０のしきい値電圧が正の状態（”０”が書込まれた状態）となる。
一方”１”書込みをする場合は、図２３（Ｂ）に示すように、ビット線ＢＬを例えばＶｃｃ（電源電圧）にする。選択ゲート線ＳＧ２の電圧がＶｃｃであるため、選択トランジスタＳ２のしきい値電圧Ｖｔｈに対して、ＶｃｃマイナスＶｔｈ（Ｖｃｃ−Ｖｔｈ）になると、選択トランジスタＳ２がカットオフする。従って、メモリ素子Ｍ０のチャネル形成領域はフローティング状態となる。次に、ワード線ＷＬ０に高電圧Ｖｐｇｍ（２０Ｖ）、それ以外のワード線に中間電圧Ｖｐａｓｓ（１０Ｖ）の電圧を印加すると、各ワード線とチャネル形成領域との容量カップリングにより、チャネル形成領域の電圧がＶｃｃ−Ｖｔｈから上昇し例えば８Ｖ程度となる。チャネル形成領域の電圧が高電圧に昇圧されるため、”０”の書込みの場合と異なり、ワード線ＷＬ０とチャネル形成領域の間の電位差が小さい。したがって、メモリ素子Ｍ０の電荷蓄積層には、Ｆ−Ｎトンネル電流による電子注入が起こらない。よって、メモリ素子Ｍ０のしきい値は、負の状態（”１”が書込まれた状態）に保たれる。
消去動作をする場合は、図２４（Ａ）に示すように、選択されたブロック内の全てのワード線に負の高電圧（Ｖｅｒｓ）を印加する。ビット線ＢＬ、ソース線ＳＬをフローティング状態とする。これにより、ブロックの全てのメモリ素子において電荷蓄積層中の電子がトンネル電流により半導体層に放出される。この結果、これらのメモリ素子のしきい値電圧が負方向にシフトする。
図２４（Ｂ）に示す読み出し動作では、読出しの選択がされたメモリ素子Ｍ０のワード線ＷＬ０の電圧Ｖｒ（例えば０Ｖ）とし、非選択のメモリ素子のワード線ＷＬ１〜３１及び選択ゲート線ＳＧ１、ＳＧ２を電源電圧より少し高い読出し用中間電圧Ｖｒｅａｄとする。すなわち、図１３に示すように、選択メモリ素子以外のメモリ素子はトランスファートランジスタとして働く。これにより、読出しの選択がされたメモリ素子Ｍ０に電流が流れるか否かを検出する。つまり、メモリ素子Ｍ０に記憶されたデータが”０”の場合、メモリ素子Ｍ０はオフなので、ビット線ＢＬは放電しない。一方、”１”の場合、メモリ素子Ｍ０はオンするので、ビット線ＢＬが放電する。
図１７は、不揮発性半導体記憶装置の回路ブロック図の一例を示している。不揮発性半導体記憶装置は、メモリセルアレイ５２と周辺回路５４が同一の基板上に形成されている。メモリセルアレイ５２は、図１２、図１３、図１４で示すような構成を有している。周辺回路５４の構成は以下の通りである。
ワード線選択のためにロウデコーダ６２と、ビット線選択のためにカラムデコーダ６４が、メモリセルアレイ５２の周囲に設けられている。アドレスは、アドレスバッファ５６を介してコントロール回路５８に送られ、内部ロウアドレス信号及び内部カラムアドレス信号がそれぞれロウデコーダ６２及びカラムデコーダ６４に転送される。
データ書き込み及び消去には、電源電位を昇圧した電位が用いられる。このため、コントロール回路５８により動作モードに応じて制御される昇圧回路６０が設けられている。昇圧回路６０の出力はロウデコーダ６２やカラムデコーダ６４を介して、ワード線ＷＬやビット線ＢＬに供給される。センスアンプ６６はカラムデコーダ６４から出力されたデータが入力される。センスアンプ６６により読み出されたデータは、データバッファ６８に保持され、コントロール回路５８からの制御により、データがランダムアクセスされ、データ入出力バッファ７０を介して出力されるようになっている。書き込みデータは、データ入出力バッファ７０を介してデータバッファ６８に一旦保持され、コントロール回路５８の制御によりカラムデコーダ６４に転送される。
このように、不揮発性半導体記憶装置では、メモリセルアレイ５２において、電源電位とは異なる電位を用いる必要がある。そのため、少なくともメモリセルアレイ５２と周辺回路５４の間は、電気的に絶縁分離されているこことが望ましい。
本実施の形態の半導体装置において、同一基板上に設けられる複数の薄膜トランジスタは、形成される回路によって（または、薄膜トランジスタそれぞれの役割によって）その必要とされる機能が異なる。本発明を適用し、必要される機能に応じて、薄膜トランジスタの薄膜の膜厚を異ならせ、薄膜トランジスタの特性を制御することができる。
本実施の形態の半導体装置において、メモリセルアレイ５２、昇圧回路６０、駆動回路部であるロウデコーダ６２及びカラムデコーダ６４、データの書き込みや読み出しを行う制御回路であるコントロール回路５８にそれぞれ薄膜トランジスタを有しており、ロウデコーダ６２、カラムデコーダ６４、及びコントロール回路５８に設けられた薄膜トランジスタの半導体層のチャネル形成領域の膜厚は、メモリセルアレイ５２及び昇圧回路６０に設けられた薄膜トランジスタの半導体層のチャネル形成領域の膜厚より薄いことを特徴とする。また、ゲート絶縁層においても、ロウデコーダ６２、カラムデコーダ６４、及びコントロール回路５８に設けられた薄膜トランジスタは、メモリセルアレイ５２及び昇圧回路６０に設けられた薄膜トランジスタより膜厚が薄くてもよい。
本実施の形態の半導体装置において、メモリセルアレイ５２、昇圧回路６０、駆動回路部であるロウデコーダ６２及びカラムデコーダ６４、データの書き込みや読み出しを行う制御回路であるコントロール回路５８にそれぞれ薄膜トランジスタを有しており、ロウデコーダ６２、カラムデコーダ６４、及びコントロール回路５８に設けられた薄膜トランジスタの半導体層のチャネル形成領域を局所的に薄膜化し、メモリセルアレイ５２及び昇圧回路６０に設けられた薄膜トランジスタの半導体層のチャネル形成領域より、ロウデコーダ６２、カラムデコーダ６４、及びコントロール回路５８に設けられた薄膜トランジスタのチャネル形成領域の膜厚を薄くする。高速動作を求められるロウデコーダ６２、カラムデコーダ６４、及びコントロール回路５８に設けられた薄膜トランジスタは、チャネル形成領域のみを局所的に薄膜化するため、ソース領域及びドレイン領域においてソース電極層及びドレイン電極層と接する領域は、薄膜化されずチャネル形成領域より膜厚が厚い。また、ゲート絶縁層においても、高速動作を求められる薄膜トランジスタは、電圧に対して高い耐圧性を求められるメモリセルアレイ５２及び昇圧回路６０に設けられた薄膜トランジスタより膜厚が薄い方が好ましい。
本実施の形態の半導体装置において、ロウデコーダ６２、カラムデコーダ６４、及びコントロール回路５８に設けられる薄膜トランジスタの半導体層のチャネル形成領域の膜厚は、５ｎｍ以上３０ｎｍ以下、より好ましくは１０ｎｍ以上２０ｎｍ以下とすればよい。一方、ロウデコーダ６２、カラムデコーダ６４、及びコントロール回路５８に設けられる薄膜トランジスタの半導体層のソース領域及びドレイン領域、並びにメモリセルアレイ５２及び昇圧回路６０に設けられる薄膜トランジスタの半導体層（ソース領域、ドレイン領域、及びチャネル形成領域）の膜厚は、２５ｎｍ以上１００ｎｍ以下、より好ましくは５０ｎｍ以上６０ｎｍ以下とすればよい。
本実施の形態では、ロウデコーダ６２、カラムデコーダ６４、及びコントロール回路５８に設けられる薄膜トランジスタの半導体層においてチャネル形成領域を局所的に薄膜化し（膜厚は、５ｎｍ以上３０ｎｍ以下、より好ましくは１０ｎｍ以上２０ｎｍ以下）、かつソース領域及びドレイン領域においてソース電極層及びドレイン電極層と接続する領域は薄膜化されない（膜厚は、２５ｎｍ以上１００ｎｍ以下、より好ましくは５０ｎｍ以上６０ｎｍ以下）。従って、半導体層において、チャネル形成領域以外の、ソース領域及びドレイン領域の一部や、チャネル形成領域とソース領域及びドレイン領域との間に設けることができる低濃度不純物領域なども、薄膜化されていてもよい。
本発明の半導体装置において、ロウデコーダ６２、カラムデコーダ６４、及びコントロール回路５８に設けられる薄膜トランジスタのゲート絶縁層の膜厚は、１ｎｍ以上１０ｎｍ以下、より好ましくは５ｎｍ程度とすればよい。一方、メモリセルアレイ５２及び昇圧回路６０に設けられる薄膜トランジスタのゲート絶縁層の膜厚は、５０ｎｍ以上１５０ｎｍ以下、より好ましくは６０ｎｍ以上８０ｎｍ以下とすればよい。
チャネル形成領域の膜厚が厚いとチャネル長が短い場合には、ソース−ドレイン間の電界の影響により、ゲート電圧がしきい値電圧以下のサブスレッショルド領域でチャネル形成領域中の下側を電流が流れる。そのため、サブスレッショルド値が上昇し、しきい値電圧が低下する。チャネル形成領域の膜厚を薄くすることにより、チャネル形成領域中の下側の電流が流れる経路が遮断されるために、漏れ電流が抑えられる。そのため、サブスレッショルド値の上昇が抑えられ、しきい値電圧の低下も抑えられる。そのため、チャネル形成領域の膜厚を薄くすることにより、チャネル長の短い領域でのしきい値電圧のマイナスシフトが抑えられ、かつ、サブスレッショルド値が小さい薄膜トランジスタを作製することができる。サブスレッショルド値が小さくなっているため、ゲート電圧０Ｖでのソース−ドレイン間に流れる電流を抑えつつ、しきい値電圧を小さく設定することができる。
ロウデコーダ６２、カラムデコーダ６４、及びコントロール回路５８における半導体層のチャネル形成領域の薄膜化は、チャネル形成領域の全域を空乏層化するように作用し、短チャネル効果を抑制することができる。また、薄膜トランジスタのしきい値電圧を小さくすることができる。それにより、駆動回路部及び制御回路部に設けられた薄膜トランジスタにおいて、微細化と高性能化を実現することができる。よって、半導体装置の低電圧駆動が可能となり低消費電力化を実現することができる。また、薄膜トランジスタは、半導体層（又は、さらにゲート絶縁層も）を薄膜化することによって、微細化できるため、駆動回路部及び制御回路部の面積の縮小が可能となり、半導体装置をより小型化することができる。
また、本実施の形態の駆動回路部及び制御回路部に設けられる薄膜トランジスタは、メモリセルアレイに設けられる薄膜トランジスタよりチャネル長が短い方が好ましい。本実施の形態の駆動回路部及び制御回路部に設けられる薄膜トランジスタのチャネル長は０．１μｍ〜１μｍが好ましい。また、メモリセルアレイに設けられる薄膜トランジスタのチャネル長は１μｍ〜５μｍ（より好ましくは１μｍ〜３μｍ）が好ましい。
さらに駆動回路部及び制御回路部に設けられる薄膜トランジスタは、チャネル形成領域のみを局所的に薄膜化するため、ソース領域及びドレイン領域においてソース電極層及びドレイン電極層である配線層と接する領域は、薄膜化されずチャネル形成領域より膜厚が厚い。よってソース領域及びドレイン領域を露出する開口（コンタクトホール）を形成する際、開口近くの半導体層が除去され消失するのを防止することができ、かつコンタクト抵抗（半導体層と配線層との）の増大を防止することができる。その結果、製造工程において歩留まりの低下を防止し、完成する半導体装置の高性能化を実現することができる。
一方、メモリセル部及び昇圧回路に設けられた薄膜トランジスタは、半導体層（又は、さらにゲート絶縁層も）を駆動回路部及び制御回路部と比べ厚く保つことによって、駆動電圧に対する耐圧性を高くすることができる、高信頼性とすることができる。
従って、本発明の半導体装置は、低消費電力かつ高信頼性が付与された半導体装置とすることができる。
（実施の形態７）
本実施の形態は、実施の形態１乃至６で示す半導体装置において、半導体層への不純物元素の添加の異なる例を示す。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。本実施の形態の半導体装置の作製工程を図１６を用いて説明する。
基板４００上に下地膜として絶縁層４０１を形成する（図１６（Ａ）参照。）。
絶縁表面を有する基板である基板４００としては、ガラス基板、石英基板、サファイア基板、セラミック基板、表面に絶縁層が形成された金属基板などを用いることができる。また、本実施の形態の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよいし、フィルムのような可撓性基板を用いても良い。プラスチック基板としてはＰＥＴ（ポリエチレンテレフタレート）、ＰＥＮ（ポリエチレンナフタレート）、ＰＥＳ（ポリエーテルサルフォン）からなる基板、可撓性基板としてはアクリル等の合成樹脂を用いることができる。
絶縁層４０１としては酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素などを用いることができ、単層でも２層といった積層構造でもよい。
また、絶縁層４０１の他の材料として、窒化アルミニウム、酸素含有量が窒素含有量よりも多い酸化窒化アルミニウム、窒素含有量が酸素含有量よりも多い窒化酸化アルミニウムまたは酸化アルミニウム、ダイアモンドライクカーボン（ＤＬＣ）、窒素含有炭素、ポリシラザン、その他の無機絶縁性材料を含む物質から選ばれた材料で形成することができる。シロキサンを含む材料を用いてもよい。
絶縁層４０１は、スパッタリング法、ＰＶＤ法（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、減圧ＣＶＤ法（ＬＰＣＶＤ法）、またはプラズマＣＶＤ法等のＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、また、選択的にパターンを形成できる液滴吐出法や、パターンが転写または描写できる印刷法（スクリーン印刷やオフセット印刷などパターンが形成される方法）、その他スピンコート法などの塗布法、ディッピング法、ディスペンサ法などを用いることもできる。
薄膜トランジスタは、ある特定の電圧（しきい値またはしきい値電圧と呼ばれる）がゲート電極に印加されるとオン状態となり、それ以下の電圧ではオフ状態となるスイッチング素子である。従って、しきい値電圧の精密な制御は回路の正確な動作を行う上で非常に重要である。
ところが汚染による可動イオンの影響、ＴＦＴのゲート周辺の仕事関数差や界面電荷における影響などの不特定な要因によってＴＦＴのしきい値電圧がマイナス側或いはプラス側へ移動（シフト）することがある。
その様な時の解決手段として提案された技術にチャネルドープ法がある。チャネルドープ法とはＴＦＴの少なくともチャネル形成領域に対して一導電型を付与する不純物元素（典型的にはＰ、Ａｓ、Ｂなど）を添加し、しきい値電圧を意図的にシフトさせて制御する技術である。
絶縁層４０１に一導電型を付与する不純物元素としてｐ型を付与する不純物元素４０２を添加し、ｐ型不純物領域である絶縁層４０３を形成する（図１６（Ｂ）参照。）
不純物元素４０２はイオン注入法、又はイオンドーピング法によって導入（添加）することができる。不純物元素４０２はｐ型を付与する不純物元素であり、ボロン（Ｂ）、ヒ素（Ａｓ）などを用いることができる。不純物元素４０２はドーピング法によって行う場合、ドーズ量は１×１０１３ａｔｏｍｓ／ｃｍ２程度とすればよい。
ｐ型不純物領域である絶縁層４０３上に半導体膜４０４を形成する（図１６（Ｃ）参照。）。本実施の形態では半導体膜４０４として非晶質半導体膜を形成する。半導体膜材料としては、シリコンが好ましく、その他にシリコンゲルマニウム半導体を用いることもでき、スパッタリング法、プラズマＣＶＤ法若しくは減圧ＣＶＤ法によって形成すればよい。
絶縁層４０３及び半導体膜４０４に加熱処理を行い、半導体膜４０４を結晶化する。本実施の形態では、レーザ光４０５を絶縁層４０３及び半導体膜４０４に照射し、結晶化を行う。このレーザ光照射処理によって、絶縁層４０３に含まれるｐ型を付与する不純物元素が半導体膜４０４に拡散し、絶縁層４０３よりｐ型を付与する不純物元素の濃度が低い絶縁層４０６となり、半導体膜４０４はｐ型を付与する不純物元素を含み結晶性を有する半導体膜４０７となる（図１６（Ｄ）参照。）。
半導体膜４０７中に含まれるｐ型を付与する不純物元素の濃度は５×１０１５ａｔｏｍｓ／ｃｍ３〜１×１０１６ａｔｏｍｓ／ｃｍ３程度となるようにすればよい。この不純物元素の添加は、トランジスタのしきい値電圧を制御するためのものであり、チャネル形成領域に添加されることで有効に作用する。
このように、下地膜である絶縁層に不純物元素を添加し、加熱処理によって半導体膜に間接的に添加することによって、半導体膜に直接不純物元素をドーピング等によって添加せずによいため、ドーピングの際に生じる欠陥等も防止でき、半導体膜の結晶性に影響を与えない。さらに、結晶化のための加熱処理によって、不純物元素の活性化も行うことができる。
このように得られた結晶性の半導体膜４０７を所望の形状に加工することによって、実施の形態１乃至６における半導体装置の半導体層として用いることができる。
また、本発明の半導体装置において、必要とされる薄膜トランジスタ特性に応じて、選択的にチャネルドープを行ってもよい。例えば、メモリ素子部とメモリ素子を駆動する駆動回路部において、メモリ素子部の薄膜トランジスタのチャネル形成領域にチャネルドープされる不純物元素の濃度と、駆動回路部の薄膜トランジスタのチャネル形成領域にチャネルドープされる不純物濃度とを異ならしてもよい。ＮＯＲ型メモリ素子部の場合、メモリ素子部に、駆動回路部より高濃度にボロンなどをチャネルドープすると、メモリ素子部の薄膜トランジスタをノーマリーオンとすることなどが制御できる。
本実施の形態のよう半導体膜下に形成される下地膜である絶縁層に不純物元素を添加し、加熱処理によって半導体膜に不純物元素を添加する場合は、下地膜である絶縁層に、選択的に所望の濃度となるように不純物元素を添加すればよい。もちろん、半導体膜を形成した後、半導体膜に所望の濃度となるように直接不純物元素を選択的に添加してもよい。
従って、本発明の半導体装置は、低消費電力かつ高信頼性が付与された半導体装置とすることができる。
（実施の形態８）
本実施の形態は、実施の形態１乃至７で示す半導体装置において、半導体層のエッチング形状が異なる例を示す。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。本実施の形態の半導体装置の作製工程を図２５乃至図２７を用いて説明する。
本実施の形態では、半導体層において、ソース電極層又はドレイン電極層等の配線層と接する領域（開口（コンタクトホール））のみ選択的に薄膜化せず、チャネル形成領域を含む他の領域を局所的に薄膜化する例を示す。
図２５は実施の形態１と対応しており、図２５は、図１と対応している。
図２５において、高速動作が求められる駆動回路、制御領域などに設けられた薄膜トランジスタ５０１は半導体層５０２において、チャネル形成領域が局所的に薄膜化されており、かつソース領域又はドレイン領域として機能する不純物領域５０３ａ、５０３ｂの半導体層端部においても薄膜化されている。よって、半導体層５０２において、ソース電極層又はドレイン電極層５０５ａ、５０５ｂと接続する不純物領域５０３ａ、５０３ｂ部分（近傍も含む）のみ選択的に薄膜化されず、他のチャネル形成領域などと比較して膜厚が厚い領域となっている。なお、半導体層５０２の端部には絶縁層５０４ａ、５０４ｂが設けられている。
図２６（Ａ）（Ｂ）は実施の形態３と対応しており、図２６（Ａ）は、図６（Ａ）と対応している。
図２６（Ａ）において、高速動作が求められる駆動回路、制御領域などに設けられた薄膜トランジスタ５１１は半導体層５１２において、チャネル形成領域が局所的に薄膜化されており、かつソース領域又はドレイン領域として機能するシリサイドを有する不純物領域５１３ａ、５１３ｂの半導体層端部においても薄膜化されている。よって、半導体層５１２において、ソース電極層又はドレイン電極層５１５ａ、５１５ｂと接続する不純物領域５１３ａ、５１３ｂ部分（近傍も含む）のみ選択的に薄膜化されず、他のチャネル形成領域などと比較して膜厚が厚い領域となっている。なお、半導体層５１２の端部には絶縁層５１４ａ、５１４ｂが設けられている。
図２６（Ｂ）も実施の形態３と対応しており、図２６（Ｂ）は、図６（Ｂ）と対応している。
図２６（Ｂ）において、高速動作が求められる駆動回路、制御領域などに設けられた薄膜トランジスタ５２１は半導体層５２２において、チャネル形成領域が局所的に薄膜化されており、かつソース領域又はドレイン領域として機能するシリサイドを有する不純物領域５２３ａ、５２３ｂの半導体層端部においても薄膜化されている。よって、半導体層５２２において、ソース電極層又はドレイン電極層５２５ａ、５２５ｂと接続する不純物領域５２３ａ、５２３ｂ部分（近傍も含む）のみ選択的に薄膜化されず、他のチャネル形成領域などと比較して膜厚が厚い領域となっている。なお、半導体層５２２の端部には絶縁層５２４ａ、５２４ｂが設けられている。
シリサイドはソース領域及びドレイン領域である不純物領域表面に形成してもよいし、ソース領域及びドレイン領域として機能する不純物領域全域にわたって形成されてもよい。シリサイドは導電膜の膜厚や、加熱条件（温度、時間）によって制御することができる。図２６（Ｂ）は、シリサイドをより厚膜に形成し、シリサイド領域が下地膜である絶縁層まで達する例である。図２６（Ｂ）のように、シリサイドは半導体層の形状を反映し、ソース電極層及びドレイン電極層が形成される部分の半導体層のソース領域及びドレイン領域にのみ、シリサイドの下にシリサイドでない半導体層の不純物領域が残存する形状となる。
本実施の形態のような、図２５及び図２６に示す半導体層の形状の場合、半導体層側面を覆う側壁絶縁層が、半導体層の形状に伴って、高速動作が求められる薄膜トランジスタと高電圧に対する耐性が求められる薄膜トランジスタとで異なる。図２５及び図２６に示す形状を有する半導体層の作製方法を図２７（Ａ）乃至（Ｄ）に示す。
図２７において、絶縁表面を有する基板５５０上に、高速動作が求められる薄膜トランジスタと高電圧に対する耐性が求められる薄膜トランジスタとを有する半導体装置の作製方法を示す。
基板５５０上に下地膜として絶縁層５５１を形成し、実施の形態１の図２（Ｃ）と同様に、半導体層５５２、５５３、及び半導体層の側面を覆う絶縁層５５４ａ乃至５５４ｄを形成する（図２７（Ａ）参照。）。
半導体層５５３を覆うマスク５５５を形成し、半導体層５５２の側面を覆う絶縁層５５４ａ、５５４ｂをエッチングし、先に薄膜化した絶縁層５５７ａ、５５７ｂを形成する（図２７（Ｂ）参照。）。この場合、半導体層５５２と絶縁層５５４ａ、５５４ｂは選択比のとれる条件でエッチングを行う。半導体層５５２と絶縁層５５４ａ、５５４ｂとのエッチングの選択比が十分にとれない場合は、半導体層５５２上にもマスクを設けるとよい。
マスク５５５を除去し、半導体層５５３を覆うマスク５５６を形成する。マスク５５５を除去せずにそのままマスク５５６として用いてもよい。半導体層５５２を選択的に覆うマスク５５８ａ、５５８ｂを形成する（図２７（Ｃ）参照。）。マスク５５８ａ、５５８ｂは半導体層５５２において、薄膜化しない領域、すなわちソース電極層及びドレイン電極層が電気的に接続するために形成される領域を覆って形成する。マスク５５８ａ、５５８ｂを用いて、半導体層５５２を選択的に薄膜化し、半導体層５５９を形成する（図２７（Ｄ）参照。）。この場合、半導体層５５２と絶縁層５５７ａ、５５７ｂは選択比のとれる条件でエッチングを行う。半導体層５５２と絶縁層５５７ａ、５５７ｂとのエッチングの選択比が十分にとれない場合は、絶縁層５５７ａ、５５７ｂ上にもマスクを設けるとよい。
本実施の形態では、側壁絶縁層である絶縁層の薄膜化と、半導体層の局所的な薄膜化を別工程のエッチングによって行う例を示すが、側壁絶縁層及び半導体層を、同時にエッチングを行い薄膜化してもよい（図２７で言えば、図２７（Ｂ）を行わずに、図２７（Ａ）から図２７（Ｃ）の工程に進む例である。）。この場合、半導体層及び側壁絶縁層のエッチングレートがほぼ同じになるようなエッチング条件、つまりエッチングの選択比を１に近い条件とすればよい。これは、例えば、フッ素系のエッチングガスにＯ２ガスを適宜加えていくことで可能である。また、フッ素系のガスにＯ２ガスを加えたエッチングガスに換えて、ＨＢｒガス、又はＨＢｒとＣｌ２との混合ガスを用いてもよい。このとき、エッチングガスにＨｅやＡｒなどの不活性ガスを加えてもよい。
上記のように、局所的に薄膜化された半導体層を形成することができる。
本発明を用いた本実施の形態の半導体装置は、同一基板上に半導体層のチャネル形成領域の膜厚の異なる複数種の薄膜トランジスタを有する。高速動作を求められる薄膜トランジスタの半導体層のチャネル形成領域を局所的に薄膜化し、電圧に対して高い耐圧性を求められる薄膜トランジスタの半導体層のチャネル形成領域より、半導体層のチャネル形成領域の膜厚を薄くする。高速動作を求められる薄膜トランジスタは、チャネル形成領域のみを局所的に薄膜化するため、ソース領域及びドレイン領域においてソース電極層及びドレイン電極層と接する領域は、薄膜化されずチャネル形成領域より膜厚が厚い。また、ゲート絶縁層においても、高速動作を求められる薄膜トランジスタは、電圧に対して高い耐圧性を求められる薄膜トランジスタより膜厚が薄い方が好ましい。
例えば、メモリ等の回路を有する半導体装置の場合、選択的にメモリ内の特定の薄膜トランジスタの半導体層のチャネル形成領域を局所的に薄膜化し、逆に電流及び電圧が大きくかかる特定の薄膜トランジスタは半導体層を厚く保ったままとすればよい。
半導体装置に複数の回路が設けられる場合、回路ごとに要求される機能によって半導体層のチャネル形成領域の膜厚の異なる薄膜トランジスタを設けてもよい。高速動作が求められる回路には薄膜トランジスタを、電圧に対して高耐性が求められる回路には薄膜トランジスタをそれぞれ選択的に設ければよい。例えば、メモリにはメモリ素子を含むメモリセルアレイ、昇圧回路部、駆動回路部、制御回路部等が設けられる場合、選択的に高速動作を求められる駆動回路部、制御回路部等に設けられる薄膜トランジスタの半導体層のチャネル形成領域を局所的に薄膜化し、一方、電圧に対して高い耐圧性を求められるメモリセルアレイのメモリ素子や薄膜トランジスタは半導体層の薄膜化を行わず、駆動回路部、制御回路部等に設けられる薄膜トランジスタの半導体層より厚い膜厚とするとよい。
メモリの他に、複数の回路を設ける半導体装置の場合、ロジック回路として高速動作を行う必要がある回路には半導体層を局所的に薄膜化した薄膜トランジスタを、電源回路などの高電圧が印加される回路には半導体層を薄膜化せず高電圧に耐えられる厚さの膜厚の薄膜トランジスタをそれぞれ設けるとよい。
本発明を用いた本実施の形態の半導体装置において、高速動作を求められる駆動回路部、及び制御回路部などに設けられる薄膜トランジスタの半導体層のチャネル形成領域の膜厚は、５ｎｍ以上３０ｎｍ以下、より好ましくは１０ｎｍ以上２０ｎｍ以下とすればよい。一方、高速動作を求められる駆動回路部、及び制御回路部などに設けられる薄膜トランジスタの半導体層のソース領域及びドレイン領域、並びに電圧に対して高い耐圧性を求められるメモリセルアレイ及び電源回路に設けられる薄膜トランジスタの半導体層（ソース領域、ドレイン領域、及びチャネル形成領域）の膜厚は、２５ｎｍ以上１００ｎｍ以下、より好ましくは５０ｎｍ以上６０ｎｍ以下とすればよい。
本実施の形態では、高速動作を求められる駆動回路部、及び制御回路部などに設けられる薄膜トランジスタの半導体層においてチャネル形成領域を局所的に薄膜化し（膜厚は、５ｎｍ以上３０ｎｍ以下、より好ましくは１０ｎｍ以上２０ｎｍ以下）、かつソース領域及びドレイン領域においてソース電極層及びドレイン電極層と接続する領域は薄膜化されない（膜厚は、２５ｎｍ以上１００ｎｍ以下、より好ましくは５０ｎｍ以上６０ｎｍ以下）。従って、半導体層において、チャネル形成領域以外の、ソース領域及びドレイン領域の一部や、チャネル形成領域とソース領域及びドレイン領域との間に設けることができる低濃度不純物領域なども、薄膜化されていてもよい。
本発明の半導体装置において、高速動作を求められる駆動回路部、及び制御回路部などに設けられる薄膜トランジスタのゲート絶縁層の膜厚は、１ｎｍ以上１０ｎｍ以下、より好ましくは５ｎｍ程度とすればよい。一方、電圧に対して高い耐圧性を求められるメモリセルアレイ及び電源回路などに設けられる薄膜トランジスタのゲート絶縁層の膜厚は、５０ｎｍ以上１５０ｎｍ以下、より好ましくは６０ｎｍ以上８０ｎｍ以下とすればよい。
チャネル形成領域の膜厚が厚いとチャネル長が短い場合には、ソース−ドレイン間の電界の影響により、ゲート電圧がしきい値電圧以下のサブスレッショルド領域でチャネル形成領域中の下側を電流が流れる。そのため、サブスレッショルド値が上昇し、しきい値電圧が低下する。チャネル形成領域の膜厚を薄くすることにより、チャネル形成領域中の下側の電流が流れる経路が遮断されるために、漏れ電流が抑えられる。そのため、サブスレッショルド値の上昇が抑えられ、しきい値電圧の低下も抑えられる。そのため、チャネル形成領域の膜厚を薄くすることにより、チャネル長の短い領域でのしきい値電圧のマイナスシフトが抑えられ、かつ、サブスレッショルド値が小さい薄膜トランジスタを作製することができる。サブスレッショルド値が小さくなっているため、ゲート電圧０Ｖでのソース−ドレイン間に流れる電流を抑えつつ、しきい値電圧を小さく設定することができる。
半導体層のチャネル形成領域の局所的な薄膜化は、チャネル形成領域の全域を空乏層化するように作用し、短チャネル効果を抑制することができる。また、薄膜トランジスタのしきい値電圧を小さくすることができる。それにより、駆動回路領域に設けられた薄膜トランジスタにおいて、微細化と高性能化を実現することができる。よって、半導体装置の低電圧駆動が可能となり低消費電力化を実現することができる。また、薄膜トランジスタは、半導体層のチャネル形成領域（又は、さらにゲート絶縁層も）を薄膜化することによって、微細化できるため、面積の縮小が可能となり、半導体装置をより小型化することができる。
さらに高速動作を求められる薄膜トランジスタは、チャネル形成領域のみを局所的に薄膜化するため、ソース領域及びドレイン領域においてソース電極層及びドレイン電極層である配線層と接する領域は、薄膜化されずチャネル形成領域より膜厚が厚い。よってソース領域及びドレイン領域を露出する開口（コンタクトホール）を形成する際、開口近くの半導体層が除去され消失するのを防止することができ、かつコンタクト抵抗（半導体層と配線層との）の増大を防止することができる。その結果、製造工程において歩留まりの低下を防止し、完成する半導体装置の高性能化を実現することができる。
一方、電圧に対して高い耐圧性を求められるメモリセルアレイ及び電源回路などに設けられた薄膜トランジスタは、半導体層（又は、さらにゲート絶縁層も）を駆動回路部、及び制御回路部などと比べ厚く保つことによって、電圧に対して耐圧性が高く、高信頼性とすることができる。
従って、本発明の半導体装置は、低消費電力かつ高信頼性が付与された半導体装置とすることができる。
本実施の形態は、上記の実施の形態１乃至７と適宜組み合わせることができる。
（実施の形態９）
本実施の形態では、上記実施の形態で示した半導体装置の使用形態の一例について説明する。具体的には、非接触でデータの入出力が可能である半導体装置の適用例に関して、図面を用いて以下に説明する。非接触でデータの入出力が可能である半導体装置は利用の形態によって、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグまたは無線チップとも呼ばれる。
本実施の形態で示す半導体装置の上面構造の一例について、図１９（Ａ）を参照して説明する。図１９に示す半導体装置２１８０は、メモリセルアレイや駆動回路部を構成する複数の薄膜トランジスタ等の素子が設けられた薄膜集積回路２１３１と、アンテナとして機能する導電層２１３２を含んでいる。アンテナとして機能する導電層２１３２は、薄膜集積回路２１３１に電気的に接続されている。薄膜集積回路２１３１には、上記実施の形態１乃至５で示した本発明に係る薄膜トランジスタを有する半導体装置を適用することができる。
また、図１９（Ｂ）、（Ｃ）に図１９（Ａ）の断面の模式図を示す。アンテナとして機能する導電層２１３２は、メモリセルアレイ及び駆動回路部を構成する素子の上方に設ければよく、例えば、上記実施の形態１で示した構造の上方に、絶縁層２１３０を介してアンテナとして機能する導電層２１３２を設けることができる（図１９（Ｂ）参照）。
本発明を用いた本実施の形態における半導体装置においても、異なる特性を付与された半導体層のチャネル形成領域の膜厚が異なる複数種の薄膜トランジスタを有している。本実施の形態においては、メモリセルアレイには薄膜トランジスタ２１４１が設けられ、駆動回路部には半導体層のチャネル形成領域が局所的に薄膜化された薄膜トランジスタ２１４０が設けられている。
本実施の形態の半導体装置において、メモリセルアレイ及び駆動回路部にそれぞれ薄膜トランジスタ２１４０、２１４１を有しており、薄膜トランジスタ２１４０の半導体層のチャネル形成領域を局所的に薄膜化し、薄膜トランジスタ２１４１の半導体層のチャネル形成領域より、薄膜トランジスタ２１４０の半導体層のチャネル形成領域の膜厚を薄くする。高速動作を求められる薄膜トランジスタ２１４０は、チャネル形成領域のみを局所的に薄膜化するため、ソース領域及びドレイン領域においてソース電極層及びドレイン電極層と接する領域は、薄膜化されずチャネル形成領域より膜厚が厚い。また、ゲート絶縁層においても、高速動作を求められる薄膜トランジスタ２１４０は、電圧に対して高い耐圧性を求められる薄膜トランジスタ２１４１より膜厚が薄い方が好ましい。
本発明を用いた本実施の形態の半導体装置において、高速動作を求められる駆動回路部、及び制御回路部などに設けられる薄膜トランジスタ２１４０の半導体層のチャネル形成領域の膜厚は、５ｎｍ以上３０ｎｍ以下、より好ましくは１０ｎｍ以上２０ｎｍ以下とすればよい。一方、高速動作を求められる駆動回路部、及び制御回路部などに設けられる薄膜トランジスタ２１４０の半導体層のソース領域及びドレイン領域、並びに電圧に対して高い耐圧性を求められるメモリセルアレイ及び電源回路に設けられる薄膜トランジスタ２１４１の半導体層（ソース領域、ドレイン領域、及びチャネル形成領域）の膜厚は、２５ｎｍ以上１００ｎｍ以下、より好ましくは５０ｎｍ以上６０ｎｍ以下とすればよい。
本実施の形態では、高速動作を求められる駆動回路部、及び制御回路部などに設けられる薄膜トランジスタ２１４０の半導体層においてチャネル形成領域を局所的に薄膜化し（膜厚は、５ｎｍ以上３０ｎｍ以下、より好ましくは１０ｎｍ以上２０ｎｍ以下）、かつソース領域及びドレイン領域においてソース電極層及びドレイン電極層と接続する領域は薄膜化されない（膜厚は、２５ｎｍ以上１００ｎｍ以下、より好ましくは５０ｎｍ以上６０ｎｍ以下）。従って、半導体層において、チャネル形成領域以外の、ソース領域及びドレイン領域の一部や、チャネル形成領域とソース領域及びドレイン領域との間に設けることができる低濃度不純物領域なども、薄膜化されていてもよい。
本発明の半導体装置において、駆動回路部に設けられる薄膜トランジスタ２１４０のゲート絶縁層の膜厚は、１ｎｍ以上１０ｎｍ以下、より好ましくは５ｎｍ程度とすればよい。一方、メモリセルアレイに設けられる薄膜トランジスタ２１４１のゲート絶縁層の膜厚は、５０ｎｍ以上１５０ｎｍ以下、より好ましくは６０ｎｍ以上８０ｎｍ以下とすればよい。
チャネル形成領域の膜厚が厚いとチャネル長が短い場合には、ソース−ドレイン間の電界の影響により、ゲート電圧がしきい値電圧以下のサブスレッショルド領域でチャネル形成領域中の下側を電流が流れる。そのため、サブスレッショルド値が上昇し、しきい値電圧が低下する。チャネル形成領域の膜厚を薄くすることにより、チャネル形成領域中の下側の電流が流れる経路が遮断されるために、漏れ電流が抑えられる。そのため、サブスレッショルド値の上昇が抑えられ、しきい値電圧の低下も抑えられる。そのため、チャネル形成領域の膜厚を薄くすることにより、チャネル長の短い領域でのしきい値電圧のマイナスシフトが抑えられ、かつ、サブスレッショルド値が小さい薄膜トランジスタを作製することができる。サブスレッショルド値が小さくなっているため、ゲート電圧０Ｖでのソース−ドレイン間に流れる電流を抑えつつ、しきい値電圧を小さく設定することができる。
駆動回路部における半導体層のチャネル形成領域の薄膜化は、チャネル形成領域の全域を空乏層化するように作用し、短チャネル効果を抑制することができる。また、薄膜トランジスタのしきい値電圧を小さくすることができる。それにより、駆動回路部に設けられた薄膜トランジスタにおいて、微細化と高性能化を実現することができる。よって、半導体装置の低電圧駆動が可能となり低消費電力化を実現することができる。また、薄膜トランジスタは、半導体層（又は、さらにゲート絶縁層も）を薄膜化することによって、微細化できるため、駆動回路部及び制御回路部の面積の縮小が可能となり、半導体装置をより小型化することができる。
また、本実施の形態の駆動回路部に設けられる薄膜トランジスタ２１４０は、メモリセルアレイに設けられる薄膜トランジスタ２１４１よりチャネル長が短い方が好ましい。本実施の形態の駆動回路部に設けられる薄膜トランジスタ２１４０のチャネル長は０．１μｍ〜１μｍが好ましい。また、メモリセルアレイに設けられる薄膜トランジスタ２１４１のチャネル長は１μｍ〜５μｍ（より好ましくは１μｍ〜３μｍ）が好ましい。
さらに高速動作を求められる薄膜トランジスタ２１４０は、チャネル形成領域のみを局所的に薄膜化するため、ソース領域及びドレイン領域においてソース電極層及びドレイン電極層である配線層と接する領域は、薄膜化されずチャネル形成領域より膜厚が厚い。よってソース領域及びドレイン領域を露出する開口（コンタクトホール）を形成する際、開口近くの半導体層が除去され消失するのを防止することができ、かつコンタクト抵抗（半導体層と配線層との）の増大を防止することができる。その結果、製造工程において歩留まりの低下を防止し、完成する半導体装置の高性能化を実現することができる。
一方、メモリセルアレイに設けられた薄膜トランジスタ２１４１は、半導体層（又は、さらにゲート絶縁層も）を駆動回路部と比べ厚く保つことによって、駆動電圧に対する耐圧性を高くすることができ、高信頼性とすることができる。
他にも、アンテナとして機能する導電層２１３２を基板２１３３に別に設けた後、当該基板２１３３及び薄膜集積回路２１３１を、導電層２１３２が間に位置するように貼り合わせて設けることができる（図１９（Ｃ）参照）。図１９（Ｃ）では、絶縁層２１３０上に設けられた導電層２１３６とアンテナとして機能する導電層２１３２とが、接着性を有する樹脂２１３５中に含まれる導電性粒子２１３４を介して電気的に接続されている例を示す。
なお、本実施の形態は、上記実施の形態１乃至８と自由に組み合わせて行うことができる。また本実施の形態で作製した半導体装置は、基板より剥離工程により剥離し、フレキシブルな基板上に接着することで、フレキシブルな基体上に設けることができ、可撓性を有する半導体装置とすることができる。
フレキシブルな基体とは、ＰＥＴ（ポリエチレンテレフタレート）、ＰＥＮ（ポリエチレンナフタレート）、ＰＥＳ（ポリエーテルスルホン）、ポリプロピレン、ポリプロピレンサルファイド、ポリカーボネート、ポリエーテルイミド、ポリフェニレンサルファイド、ポリフェニレンオキサイド、ポリサルフォン、ポリフタールアミド等からなる基板、ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、塩化ビニルなどからなるフィルム、繊維質な材料からなる紙、基材フィルム（ポリエステル、ポリアミド、無機蒸着フィルム、紙類等）と、接着性合成樹脂フィルム（アクリル系合成樹脂、エポキシ系合成樹脂等）との積層フィルムなどに相当する。フィルムは、被処理体と加熱処理と加圧処理が行われるものであり、加熱処理と加圧処理を行う際には、フィルムの最表面に設けられた接着層か、又は最外層に設けられた層（接着層ではない）を加熱処理によって溶かし、加圧により接着する。また、基体に接着層が設けられていてもよいし、接着層が設けられていなくてもよい。接着層は、熱硬化樹脂、紫外線硬化樹脂、エポキシ樹脂系接着剤、樹脂添加剤等の接着剤を含む層に相当する。
本発明の半導体装置において、工程条件（温度など）に耐えられる第１の基板上に半導体素子を有する素子形成層を形成した後、第２の基板に転置し、素子形成層を有する半導体装置を作製してもよい。また本明細書において、転置とは第１の基板に形成された素子形成層を、第１の基板より剥離し、第２の基板に移しかえることをいう。つまり素子形成層を設ける場所を他の基板へ移動するとも言える。
なお、他の基板への転置工程は、基板と素子形成層の間に剥離層及び絶縁層を形成し、剥離層及び絶縁層の間に金属酸化膜を設け、当該金属酸化膜を結晶化により脆弱化して、当該素子形成層を剥離する方法、耐熱性の高い基板と素子形成層の間に水素を含む非晶質珪素膜を設け、レーザ光の照射またはエッチングにより当該非晶質珪素膜を除去することで、当該素子形成層を剥離する方法、基板と素子形成層の間に剥離層及び絶縁層を形成し、剥離層及び絶縁層の間に金属酸化膜を設け、当該金属酸化膜を結晶化により脆弱化し、剥離層の一部を溶液やＮＦ３、ＢｒＦ３、ＣｌＦ３等のフッ化ハロゲンガスによりエッチングで除去した後、脆弱化された金属酸化膜において剥離する方法、素子形成層が形成された基板を機械的に削除又は溶液やＮＦ３、ＢｒＦ３、ＣｌＦ３等のフッ化ハロゲンガスによるエッチングで除去する方法等を適宜用いることができる。また、剥離層として窒素、酸素や水素等を含む膜（例えば、水素を含む非晶質珪素膜、水素含有合金膜、酸素含有合金膜など）を用い、剥離層にレーザ光を照射して剥離層内に含有する窒素、酸素や水素をガスとして放出させ素子形成層と基板との剥離を促進する方法を用いてもよい。
上記剥離方法を組み合わすことでより容易に転置工程を行うことができる。つまり、レーザ光の照射、ガスや溶液などによる剥離層へのエッチング、鋭いナイフやメスなどによる機械的な削除を行い、剥離層と素子形成層とを剥離しやすい状態にしてから、物理的な力（機械等による）によって剥離を行うこともできる。
また、アンテナは、メモリセルアレイに対して、重なって設けてもよいし、重ならずに周囲に設ける構造でもよい。また重なる場合も全面が重なってもよいし、一部が重なっている構造でもよい。
なお、本実施の形態では、アンテナとして機能する導電層２１３２をコイル状に設け、電磁誘導方式または電磁結合方式を適用する例を示すが、本発明の半導体装置はこれに限られずマイクロ波方式を適用することも可能である。マイクロ波方式の場合は、用いる電磁波の波長によりアンテナとして機能する導電層２１３２の形状を適宜決めればよい。
例えば、半導体装置２１８０における信号の伝送方式として、マイクロ波方式（例えば、ＵＨＦ帯（８６０ＭＨｚ帯乃至９６０ＭＨｚ帯）、２．４５ＧＨｚ帯等）を適用する場合には、信号の伝送に用いる電磁波の波長を考慮してアンテナとして機能する導電層の長さ等の形状を適宜設定すればよい。例えば、アンテナとして機能する導電層を線状（例えば、ダイポールアンテナ（図２０（Ａ）参照））、平坦な形状（例えば、パッチアンテナ（図２０（Ｂ）参照）またはリボン型の形状（図２０（Ｃ）、（Ｄ）参照））等に形成することができる。また、アンテナとして機能する導電層２１３２の形状は直線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。
アンテナとして機能する導電層２１３２は、ＣＶＤ法、スパッタ法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。
例えば、スクリーン印刷法を用いてアンテナとして機能する導電層２１３２を形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）およびチタン（Ｔｉ）等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、シリコン樹脂等の有機樹脂が挙げられる。また、導電層の形成の際は、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下の微粒子）を用いる場合、１５０℃乃至３００℃の温度範囲で焼成することにより硬化させて導電層を形成することができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだは、低コストであるといった利点を有している。
本発明を適用した半導体装置は低消費電力化が実現できる。よって、本実施の形態で示すような非接触でデータの入出力が可能で、且つ小型な半導体装置とした場合に有効である。
（実施の形態１０）
本実施の形態では、上述した本発明を用いて形成された非接触でデータの入出力が可能である半導体装置の適用例に関して図面を参照して以下に説明する。非接触でデータの入出力が可能である半導体装置は利用の形態によっては、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグまたは無線チップともよばれる。
本発明の半導体装置の構成について、図２１（Ａ）を用いて説明する。図２１（Ａ）は本発明の半導体装置の一形態を示すブロック図である。図２１（Ａ）において半導体装置９００は、アンテナ９０１と、集積回路９０２とを有している。集積回路９０２は、電源回路９０３、復調回路９０４、変調回路９０５、制御回路９０７、メモリ９０９を有している。本発明の整流回路は、電源回路９０３、復調回路９０４において用いることができる。
質問器から電波が送られてくると、アンテナ９０１において該電波が交流電圧に変換される。電源回路９０３では、アンテナ９０１からの交流電圧を整流し、電源用の電圧を生成する。
電源回路９０３において生成された電源用の電圧は、集積回路９０２内の復調回路９０４、変調回路９０５、制御回路９０７またはメモリ９０９などの各種回路に供給する。電源回路において、レギュレータによって、電源用の電圧を安定化させるか、またはその高さを調整してもよい。
復調回路９０４は、アンテナ９０１が受信した交流信号を復調して、後段の制御回路９０７に出力する。制御回路９０７は復調回路９０４から入力された信号に従って演算処理を行い、別途信号を生成する。上記演算処理を行う際に、メモリ９０９は一次キャッシュメモリまたは二次キャッシュメモリとして用いることが出来る。また制御回路９０７は、復調回路９０４から入力された信号を解析し、質問器から送られてきた命令の内容に従って、メモリ９０９内の情報の出力、またはメモリ９０９内における命令の内容の保存を行う。制御回路９０７から出力される信号は符号化され、変調回路９０５に送られる。変調回路９０５は該信号に従ってアンテナ９０１が受信している電波を変調する。アンテナ９０１において変調された電波は質問器で受け取られる。そして半導体装置９００から出力された情報を知ることができる。
このように半導体装置９００と質問器との通信は、キャリア（搬送波）として用いる電波を変調することで行われる。キャリアは、１２５ｋＨｚ、１３．５６ＭＨｚ、９５０ＭＨｚなど規格により様々である。また変調の方式も規格により振幅変調、周波数変調、位相変調など様々な方式があるが、規格に即した変調方式であればどの変調方式を用いても良い。
信号の伝送方式は、キャリアの波長によって電磁結合方式、電磁誘導方式、マイクロ波方式など様々な種類に分類することが出来る。
メモリ９０９は、メモリセルアレイ、メモリセルアレイを駆動させる駆動回路部、データの書き込みや読み出しを行う制御回路等を有する。メモリ９０９は、有機メモリ、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、マスクＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、及びフラッシュメモリから選択された一種又は複数種を有する。
実施の形態では、アンテナ９０１を有する半導体装置９００の構成について説明しているが、本発明の半導体装置は必ずしもアンテナを有していなくとも良い。また図２１（Ａ）に示した半導体装置に、発振回路または二次電池を設けても良い。
また、半導体装置９００は、各回路への電源電圧の供給を電源（バッテリー）を搭載せず電磁波により行うタイプとしてもよいし、電源（バッテリー）を搭載して電磁波と電源（バッテリー）により各回路に電源電圧を供給するタイプとしてもよい。
また図２１（Ａ）では、アンテナを１つだけ有する半導体装置の構成について説明したが、本発明はこの構成に限定されない。電力を受信するためのアンテナと、信号を受信するためのアンテナとの、２つのアンテナを有していても良い。アンテナが１つだと、例えば９５０ＭＨｚの電波で電力の供給と信号の伝送を両方行う場合、遠方まで大電力が伝送され、他の無線機器の受信妨害を起こす可能性がある。そのため、電力の供給は電波の周波数を下げて近距離にて行う方が望ましいが、この場合通信距離は必然的に短くなってしまう。しかしアンテナが２つあると、電力を供給する電波の周波数と、信号を送るための電波の周波数とを使い分けることができる。例えば電力を送る際は電波の周波数を１３．５６ＭＨｚとして磁界を用い、信号を送る際は電波の周波数を９５０ＭＨｚとして電界を用いることができる。このように機能合わせてアンテナを使い分けることによって、電力の供給は近距離のみの通信とし、信号の伝送は遠距離も可能なものとすることができる。
次に、非接触でデータの入出力が可能な半導体装置の使用形態の一例について説明する。表示部３２１０を含む携帯端末の側面には、通信装置３２００が設けられ、品物３２２０の側面には半導体装置３２３０が設けられる（図２１（Ｂ）参照。）。品物３２２０が含む半導体装置３２３０に通信装置３２００をかざすと、表示部３２１０に品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が表示される。また、商品３２６０をベルトコンベアにより搬送する際に、通信装置３２４０と、商品３２６０に設けられた半導体装置３２５０を用いて、該商品３２６０の検品を行うことができる（図２１（Ｃ）参照。）。このように、システムに半導体装置を活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。また、本発明に係る半導体装置は低消費電力化を実現できるため、品物に設ける半導体装置を小型化することが可能である。
また、本発明を用いて形成された半導体装置である記憶装置などは、メモリを具備したあらゆる分野の電子機器に用いることが可能である。例えば、本発明の不揮発性半導体記憶装置を適用した電子機器として、ビデオカメラ、デジタルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｃ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電子機器の具体例を図２２に示す。
図２２（Ａ）、（Ｂ）は、デジタルカメラを示している。図２２（Ｂ）は、図２２（Ａ）の裏側を示す図である。このデジタルカメラは、筐体２５１１、表示部２５１２、レンズ２５１３、操作キー２５１４、シャッター２５１５などを有する。また、取り出し可能なメモリ２５１６を備えており、当該デジタルカメラで撮影したデータをメモリ２５１６に記憶させておく構成となっている。本発明を用いて形成された半導体装置である不揮発性半導体記憶装置などは当該メモリ２５１６に適用することができる。
また、図２２（Ｃ）は、携帯電話を示しており、携帯端末の１つの代表例である。この携帯電話は筐体２５２１、表示部２５２２、操作キー２５２３などを含む。また、携帯電話は、取り出し可能なメモリ２５２５を備えており、当該携帯電話の電話番号等のデータ、映像、音楽データ等をメモリ２５２５に記憶させ再生することができる。本発明を用いて形成された半導体装置である不揮発性半導体記憶装置などは当該メモリ２５２５に適用することができる。
また、図２２（Ｄ）は、デジタルプレーヤーを示しており、オーディオ装置の１つの代表例である。図２２（Ｄ）に示すデジタルプレーヤーは、本体２５３０、表示部２５３１、メモリ２５３２、操作部２５３３、イヤホン２５３４等を含んでいる。なお、イヤホン２５３４の代わりにヘッドホンや無線式イヤホンを用いることができる。メモリ２５３２は、本発明を用いて形成された半導体装置である不揮発性半導体記憶装置などを用いることができる。例えば、記録容量が２０〜２００ギガバイト（ＧＢ）のＮＡＮＤ型不揮発性メモリを用い、操作部２５３３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお、表示部２５３１は黒色の背景に白色の文字を表示することで消費電力を抑えられる。これは携帯型のオーディオ装置において特に有効である。なお、メモリ２５３２に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。
また、図２２（Ｅ）は、電子ブック（電子ペーパーともいう）を示している。この電子ブックは、本体２５４１、表示部２５４２、操作キー２５４３、メモリ２５４４を含んでいる。またモデムが本体２５４１に内蔵されていてもよいし、無線で情報を送受信できる構成としてもよい。メモリ２５４４は、本発明を用いて形成された半導体装置である不揮発性半導体記憶装置などを用いることができる。例えば、記録容量が２０〜２００ギガバイト（ＧＢ）のＮＡＮＤ型不揮発性メモリを用い、操作キー２５４３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお、メモリ２５４４に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。
以上の様に、本発明の半導体装置の適用範囲は極めて広く、広い分野の電子機器に用いることが可能である。
（実施の形態１１）
本発明によりプロセッサ回路を有するチップ（以下、プロセッサチップ、無線チップ、無線プロセッサ、無線メモリ、無線タグともよぶ）として機能する半導体装置を形成することができる。本発明の半導体装置の用途は広範にわたり、非接触で対象物の履歴等の情報を明確にし、生産・管理等に役立てる商品であればどのようなものにも適用することができる。例えば、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。これらの例に関して図１８を用いて説明する。
紙幣、硬貨とは、市場に流通する金銭であり、特定の地域で貨幣と同じように通用するもの（金券）、記念コイン等を含む。有価証券類とは、小切手、証券、約束手形等を指し、プロセッサ回路を有するチップ１９０を設けることができる（図１８（Ａ）参照）。証書類とは、運転免許証、住民票等を指し、プロセッサ回路を有するチップ１９１を設けることができる（図１８（Ｂ）参照）。身の回り品とは、鞄、眼鏡等を指し、プロセッサ回路を有するチップ１９７を設けることができる（図１８（Ｃ）参照）。無記名債券類とは、切手、おこめ券、各種ギフト券等を指す。包装用容器類とは、お弁当等の包装紙、ペットボトル等を指し、プロセッサ回路を有するチップ１９３を設けることができる（図１８（Ｄ）参照）。書籍類とは、書物、本等を指し、プロセッサ回路を有するチップ１９４を設けることができる（図１８（Ｅ）参照）。記録媒体とは、ＤＶＤソフト、ビデオテープ等を指し、プロセッサ回路を有するチップ１９５を設けることができる（図１８（Ｆ）参照）。乗物類とは、自転車等の車両、船舶等を指し、プロセッサ回路を有するチップ１９６を設けることができる（図１８（Ｇ）参照）。食品類とは、食料品、飲料等を指す。衣類とは、衣服、履物等を指す。保健用品類とは、医療器具、健康器具等を指す。生活用品類とは、家具、照明器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（テレビ受像機、薄型テレビ受像機）、携帯電話等を指す。
このような半導体装置の設け方としては、物品の表面に貼る、或いは物品に埋め込んで設ける。例えば、本の場合は紙に埋め込めばよく、有機樹脂からなるパッケージであれば有機樹脂に埋め込めばよい。
このように、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に半導体装置を設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。また乗物類に半導体装置を設けることにより、偽造や盗難を防止することができる。また、動物等の生き物に埋め込むことによって、個々の生き物の識別を容易に行うことができる。例えば、家畜等の生き物にセンサーを備えた半導体装置を埋め込む又は取り付けることによって、生まれた年や性別または種類等はもちろん体温等の健康状態を容易に管理することが可能となる。
なお、本実施の形態は、上記実施の形態１乃至１０と自由に組み合わせて行うことができる。
本発明の半導体装置を説明する図。 本発明の半導体装置の作製方法を説明する図。 本発明の半導体装置の作製方法を説明する図。 本発明の半導体装置の作製方法を説明する図。 本発明の半導体装置の作製方法を説明する図。 本発明の半導体装置の作製方法を説明する図。 本発明の半導体装置の作製方法を説明する図。 本発明の半導体装置の作製方法を説明する図。 本発明の半導体装置の作製方法を説明する図。 本発明の半導体装置の作製方法を説明する図。 本発明の半導体装置の作製方法を説明する図。 半導体装置の等価回路の一例を示す図。 半導体装置の等価回路の一例を示す図。 半導体装置の等価回路の一例を示す図。 本発明の半導体装置の作製方法を説明する図。 本発明の半導体装置の作製方法を説明する図。 本発明の半導体装置の主要な構成を示すブロック図。 本発明の半導体装置の適用例を説明する図。 本発明の半導体装置の作製方法を説明する図。 本発明が適用される電子機器を示す図。 本発明の半導体装置の適用例を説明する図。 本発明の半導体装置の適用例を説明する図。 半導体装置の書き込み動作を説明する図。 半導体装置の消去及び読み出し動作を説明する図。 本発明の半導体装置の作製方法を説明する図。 本発明の半導体装置の作製方法を説明する図。 本発明の半導体装置の作製方法を説明する図。

Claims (7)

  1. 絶縁表面を有する基板上に設けられたメモリセルアレイ及び駆動回路部を含むメモリを有し、
    前記メモリセルアレイは、第１のゲート電極層、第１のソース領域、第１のドレイン領域、及び第１のチャネル形成領域を含む第１の半導体層、並びに第１のゲート絶縁層を含む第１の薄膜トランジスタを有し、
    前記駆動回路部は、第２のゲート電極層、第２のソース領域、第２のドレイン領域及び、前記第１のチャネル形成領域より膜厚の薄い第２のチャネル形成領域を含む第２の半導体層、並びに第２のゲート絶縁層を含む第２の薄膜トランジスタを有し、
    前記第２のチャネル形成領域は、前記第２の半導体層において局所的に薄膜化された領域であることを特徴とする半導体装置。
  2. 絶縁表面を有する基板上に設けられたメモリセルアレイ及び駆動回路部を含むメモリを有し、
    前記メモリセルアレイは、第１のゲート電極層、第１のソース領域、第１のドレイン領域、及び第１のチャネル形成領域を含む第１の半導体層、並びに第１のゲート絶縁層を含む第１の薄膜トランジスタを有し、
    前記駆動回路部は、第２のゲート電極層、第２のソース領域、第２のドレイン領域及び、前記第１のチャネル形成領域より膜厚の薄い第２のチャネル形成領域を含む第２の半導体層、並びに前記第１のゲート絶縁層より膜厚の薄い第２のゲート絶縁層を含む第２の薄膜トランジスタを有し、
    前記第２のチャネル形成領域は、前記第２の半導体層において局所的に薄膜化された領域であることを特徴とする半導体装置。
  3. 請求項１又は請求項２において、前記第１のゲート電極層及び前記第２のゲート電極層の側面にサイドウォール構造の絶縁層が設けられていることを特徴とする半導体装置。
  4. 請求項１乃至３のいずれか一項において、前記第１のソース領域、前記第１のドレイン領域、前記第２のソース領域、及び前記第２のドレイン領域の表面にシリサイドが設けられていることを特徴とする半導体装置。
  5. 請求項１乃至４のいずれか一項において、前記第１の半導体層及び前記第２の半導体層は側面にサイドウォール構造の絶縁層を有することを特徴とする半導体装置。
  6. 請求項１乃至５のいずれか一項において、前記メモリは昇圧回路を有し、
    前記昇圧回路は、第３のゲート電極層、第３のソース領域、第３のドレイン領域、及び前記第２の半導体層のチャネル形成領域より膜厚の厚い第３のチャネル形成領域を含む半導体層、並びに第３のゲート絶縁層を含む第３の薄膜トランジスタを有することを特徴とする半導体装置。
  7. 請求項１乃至５のいずれか一項において、前記絶縁表面を有する基板上に電源回路を有し、
    前記電源回路は、第３のゲート電極層、第３のソース領域、第３のドレイン領域、及び前記第２の半導体層のチャネル形成領域より膜厚の厚い第３のチャネル形成領域を含む半導体層、並びに第３のゲート絶縁層を含む第３の薄膜トランジスタを有することを特徴とする半導体装置。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010114260A (ja) * 2008-11-06 2010-05-20 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2011071491A (ja) * 2009-08-25 2011-04-07 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2013021317A (ja) * 2011-06-17 2013-01-31 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2014030009A (ja) * 2012-07-06 2014-02-13 Semiconductor Energy Lab Co Ltd 半導体装置
JP2014158029A (ja) * 2008-10-24 2014-08-28 Semiconductor Energy Lab Co Ltd 半導体装置
WO2015159669A1 (ja) * 2014-04-18 2015-10-22 ソニー株式会社 高周波スイッチ用半導体装置、高周波スイッチおよび高周波モジュール
JP2019004180A (ja) * 2011-01-12 2019-01-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2019531589A (ja) * 2016-09-26 2019-10-31 京東方科技集團股▲ふん▼有限公司Ｂｏｅ Ｔｅｃｈｎｏｌｏｇｙ Ｇｒｏｕｐ Ｃｏ．，Ｌｔｄ． アレイ基板及びその製作方法

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090193676A1 (en) * 2008-01-31 2009-08-06 Guo Shengguang Shoe Drying Apparatus
JP5221172B2 (ja) * 2008-02-29 2013-06-26 株式会社東芝 Ｎａｎｄ混載型半導体時限スイッチ
US7663192B2 (en) * 2008-06-30 2010-02-16 Intel Corporation CMOS device and method of manufacturing same
TWI616707B (zh) 2008-11-28 2018-03-01 半導體能源研究所股份有限公司 液晶顯示裝置
JP5491833B2 (ja) 2008-12-05 2014-05-14 株式会社半導体エネルギー研究所 半導体装置
TW201023341A (en) * 2008-12-12 2010-06-16 Ind Tech Res Inst Integrated circuit structure
US8441007B2 (en) * 2008-12-25 2013-05-14 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
US8198666B2 (en) * 2009-02-20 2012-06-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a nonvolatile memory element having first, second and third insulating films
IN2012DN05057A (ja) 2009-12-28 2015-10-09 Semiconductor Energy Lab
WO2011089846A1 (en) * 2010-01-22 2011-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9202822B2 (en) 2010-12-17 2015-12-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR20130055521A (ko) * 2011-11-18 2013-05-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 소자, 및 반도체 소자의 제작 방법, 및 반도체 소자를 포함하는 반도체 장치
US8956929B2 (en) 2011-11-30 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9343142B2 (en) * 2012-01-05 2016-05-17 Globalfoundries Inc. Nanowire floating gate transistor
US9659889B2 (en) * 2013-12-20 2017-05-23 Intel Corporation Solder-on-die using water-soluble resist system and method
CN104465516B (zh) * 2014-12-05 2017-08-11 京东方科技集团股份有限公司 阵列基板的制造方法、阵列基板和显示装置
US9960283B2 (en) 2014-12-09 2018-05-01 Shenzhen China Star Optoelectronics Technology Co., Ltd Thin-film transistor
CN104465785B (zh) * 2014-12-09 2019-02-12 深圳市华星光电技术有限公司 薄膜晶体管
US9786755B2 (en) 2015-03-18 2017-10-10 Stmicroelectronics (Crolles 2) Sas Process for producing, from an SOI and in particular an FDSOI type substrate, transistors having gate oxides of different thicknesses, and corresponding integrated circuit
FR3034254A1 (fr) * 2015-03-27 2016-09-30 St Microelectronics Sa Procede de realisation d'un substrat de type soi, en particulier fdsoi, adapte a des transistors ayant des dielectriques de grilles d'epaisseurs differentes, substrat et circuit integre correspondants
US20160293596A1 (en) * 2015-03-30 2016-10-06 Texas Instruments Incorporated Normally off iii-nitride transistor
JP2017224676A (ja) * 2016-06-14 2017-12-21 株式会社ジャパンディスプレイ 半導体装置及び表示装置
US10263013B2 (en) 2017-02-24 2019-04-16 Globalfoundries Inc. Method of forming an integrated circuit (IC) with hallow trench isolation (STI) regions and the resulting IC structure
CN107768306A (zh) * 2017-10-12 2018-03-06 惠科股份有限公司 显示面板及其制造方法
KR102525989B1 (ko) * 2017-11-27 2023-04-27 삼성디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조 방법
CN109037037B (zh) * 2018-09-27 2023-09-01 武汉华星光电技术有限公司 低温多晶硅层、薄膜晶体管及其制作方法
CN109637932B (zh) * 2018-11-30 2020-11-10 武汉华星光电技术有限公司 薄膜晶体管及其制备方法
JP7303006B2 (ja) * 2019-03-29 2023-07-04 ラピスセミコンダクタ株式会社 半導体装置及び半導体装置の製造方法
CN109994426B (zh) * 2019-04-08 2021-02-09 合肥鑫晟光电科技有限公司 阵列基板及其制备方法
CN110148600A (zh) * 2019-05-05 2019-08-20 深圳市华星光电半导体显示技术有限公司 阵列基板及制备方法
CN110620120B (zh) * 2019-09-25 2022-07-29 福州京东方光电科技有限公司 阵列基板及其制作方法、显示装置
US11798809B2 (en) * 2021-06-17 2023-10-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing
CN115274861A (zh) * 2022-07-27 2022-11-01 武汉华星光电技术有限公司 半导体器件及电子器件

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0575114A (ja) * 1991-09-17 1993-03-26 Nippon Telegr & Teleph Corp <Ntt> Ｓｏｉ型半導体装置およびその製造方法
JPH11261037A (ja) * 1998-03-10 1999-09-24 Nippon Steel Corp 半導体装置及びその製造方法並びに記憶媒体
JP2000332245A (ja) * 1999-05-25 2000-11-30 Sony Corp 半導体装置の製造方法及びｐ形半導体素子の製造方法
JP2001267576A (ja) * 2000-03-15 2001-09-28 Hitachi Ltd 半導体集積回路装置
JP2001351995A (ja) * 2000-06-08 2001-12-21 Mitsubishi Electric Corp 不揮発性半導体記憶装置及び半導体集積回路
JP2002261097A (ja) * 2000-12-28 2002-09-13 Tadahiro Omi 誘電体膜およびその形成方法、半導体装置、不揮発性半導体メモリ装置、および半導体装置の製造方法
JP2005167068A (ja) * 2003-12-04 2005-06-23 Seiko Epson Corp 半導体装置およびその製造方法
JP2006236556A (ja) * 2005-01-28 2006-09-07 Semiconductor Energy Lab Co Ltd 記憶装置、半導体装置、およびそれらの駆動方法

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6294796B1 (en) * 1982-04-13 2001-09-25 Seiko Epson Corporation Thin film transistors and active matrices including same
JPS59150469A (ja) 1983-02-03 1984-08-28 Toshiba Corp 半導体装置の製造方法
JPS6148975A (ja) 1984-08-16 1986-03-10 Seiko Epson Corp 薄膜トランジスタ
JP2717237B2 (ja) 1991-05-16 1998-02-18 株式会社 半導体エネルギー研究所 絶縁ゲイト型半導体装置およびその作製方法
EP0532314B1 (en) 1991-09-10 1999-06-02 Sharp Kabushiki Kaisha A semiconductor device and a process for fabricating same
KR0130040B1 (ko) * 1993-11-09 1998-10-01 김광호 반도체 집적회로의 전압 승압회로
JPH07176753A (ja) 1993-12-17 1995-07-14 Semiconductor Energy Lab Co Ltd 薄膜半導体装置およびその作製方法
US6433361B1 (en) 1994-04-29 2002-08-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor integrated circuit and method for forming the same
US6337232B1 (en) * 1995-06-07 2002-01-08 Semiconductor Energy Laboratory Co., Ltd. Method of fabrication of a crystalline silicon thin film semiconductor with a thin channel region
US6906383B1 (en) * 1994-07-14 2005-06-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacture thereof
JP3497627B2 (ja) 1994-12-08 2004-02-16 株式会社東芝 半導体装置およびその製造方法
JP3315293B2 (ja) * 1995-01-05 2002-08-19 株式会社東芝 半導体記憶装置
JP3504025B2 (ja) 1995-06-06 2004-03-08 三菱電機株式会社 半導体装置およびその製造方法
KR0164079B1 (ko) 1995-06-30 1998-12-01 김주용 반도체 소자 및 그 제조방법
JP3108331B2 (ja) 1995-07-12 2000-11-13 三洋電機株式会社 薄膜トランジスタの製造方法
TW334581B (en) 1996-06-04 1998-06-21 Handotai Energy Kenkyusho Kk Semiconductor integrated circuit and fabrication method thereof
US6118148A (en) * 1996-11-04 2000-09-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TW423162B (en) * 1997-02-27 2001-02-21 Toshiba Corp Power voltage supplying circuit and semiconductor memory including the same
JP3943245B2 (ja) * 1997-09-20 2007-07-11 株式会社半導体エネルギー研究所 半導体装置
JPH11258636A (ja) 1998-03-16 1999-09-24 Toshiba Corp 薄膜トランジスタおよびその製造方法
JP3265569B2 (ja) * 1998-04-15 2002-03-11 日本電気株式会社 半導体装置及びその製造方法
JP3908415B2 (ja) * 1998-07-30 2007-04-25 株式会社東芝 ポンプ回路を有する半導体装置
EP1020920B1 (en) 1999-01-11 2010-06-02 Sel Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a driver TFT and a pixel TFT on a common substrate
US6593592B1 (en) 1999-01-29 2003-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having thin film transistors
US6576924B1 (en) 1999-02-12 2003-06-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having at least a pixel unit and a driver circuit unit over a same substrate
EP1058310A3 (en) * 1999-06-02 2009-11-18 Sel Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US20020113268A1 (en) 2000-02-01 2002-08-22 Jun Koyama Nonvolatile memory, semiconductor device and method of manufacturing the same
JP4700160B2 (ja) 2000-03-13 2011-06-15 株式会社半導体エネルギー研究所 半導体装置
JP4713752B2 (ja) 2000-12-28 2011-06-29 財団法人国際科学振興財団 半導体装置およびその製造方法
JP2003124345A (ja) * 2001-10-11 2003-04-25 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2003188183A (ja) * 2001-12-20 2003-07-04 Fujitsu Display Technologies Corp 薄膜トランジスタ装置、その製造方法及び液晶表示装置
JP4104888B2 (ja) 2002-03-28 2008-06-18 シャープ株式会社 薄膜トランジスタ装置の製造方法
JP3918741B2 (ja) * 2002-03-28 2007-05-23 セイコーエプソン株式会社 電気光学装置の製造方法、及び半導体装置の製造方法
JP3634320B2 (ja) * 2002-03-29 2005-03-30 株式会社東芝 半導体装置及び半導体装置の製造方法
JP4406540B2 (ja) * 2003-03-28 2010-01-27 シャープ株式会社 薄膜トランジスタ基板およびその製造方法
US7385223B2 (en) * 2003-04-24 2008-06-10 Samsung Sdi Co., Ltd. Flat panel display with thin film transistor
CN100555588C (zh) * 2003-06-27 2009-10-28 日本电气株式会社 薄膜晶体管、薄膜晶体管基板、电子设备及多晶半导体薄膜的制造方法
JP3779286B2 (ja) 2003-06-27 2006-05-24 沖電気工業株式会社 Ｓｏｉ構造を用いたしきい値電圧可変相補型ｍｏｓｆｅｔ
KR20050052029A (ko) 2003-11-28 2005-06-02 삼성에스디아이 주식회사 박막트랜지스터
JP2005227529A (ja) * 2004-02-13 2005-08-25 Nec Corp アクティブマトリクス型半導体装置
US7652321B2 (en) 2004-03-08 2010-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP4896416B2 (ja) 2004-03-08 2012-03-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7256642B2 (en) * 2004-03-19 2007-08-14 Semiconductor Energy Laboratory Co., Ltd. Booster circuit, semiconductor device, and electronic apparatus
US7606066B2 (en) * 2005-09-07 2009-10-20 Innovative Silicon Isi Sa Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same
US7750345B2 (en) * 2007-05-18 2010-07-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0575114A (ja) * 1991-09-17 1993-03-26 Nippon Telegr & Teleph Corp <Ntt> Ｓｏｉ型半導体装置およびその製造方法
JPH11261037A (ja) * 1998-03-10 1999-09-24 Nippon Steel Corp 半導体装置及びその製造方法並びに記憶媒体
JP2000332245A (ja) * 1999-05-25 2000-11-30 Sony Corp 半導体装置の製造方法及びｐ形半導体素子の製造方法
JP2001267576A (ja) * 2000-03-15 2001-09-28 Hitachi Ltd 半導体集積回路装置
JP2001351995A (ja) * 2000-06-08 2001-12-21 Mitsubishi Electric Corp 不揮発性半導体記憶装置及び半導体集積回路
JP2002261097A (ja) * 2000-12-28 2002-09-13 Tadahiro Omi 誘電体膜およびその形成方法、半導体装置、不揮発性半導体メモリ装置、および半導体装置の製造方法
JP2005167068A (ja) * 2003-12-04 2005-06-23 Seiko Epson Corp 半導体装置およびその製造方法
JP2006236556A (ja) * 2005-01-28 2006-09-07 Semiconductor Energy Lab Co Ltd 記憶装置、半導体装置、およびそれらの駆動方法

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9601603B2 (en) 2008-10-24 2017-03-21 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US11563124B2 (en) 2008-10-24 2023-01-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including flip-flop circuit which includes transistors
US10170632B2 (en) 2008-10-24 2019-01-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including oxide semiconductor layer
US10763372B2 (en) 2008-10-24 2020-09-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with dual and single gate structure transistors
US9318512B2 (en) 2008-10-24 2016-04-19 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2014158029A (ja) * 2008-10-24 2014-08-28 Semiconductor Energy Lab Co Ltd 半導体装置
US10153380B2 (en) 2008-10-24 2018-12-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9029851B2 (en) 2008-10-24 2015-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
US8878282B2 (en) 2008-11-06 2014-11-04 Kabushiki Kaisha Toshiba Nonvolatile semiconductor storage device and method of manufacture thereof
JP2010114260A (ja) * 2008-11-06 2010-05-20 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US8569828B2 (en) 2008-11-06 2013-10-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor storage device and method of manufacture thereof
US10797065B2 (en) 2008-11-06 2020-10-06 Toshiba Memory Corporation Nonvolatile semiconductor storage device and method of manufacture thereof
US9691779B2 (en) 2008-11-06 2017-06-27 Kabushiki Kaisha Toshiba Nonvolatile semiconductor storage device and method of manufacture thereof
JP2011071491A (ja) * 2009-08-25 2011-04-07 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2019004180A (ja) * 2011-01-12 2019-01-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2013021317A (ja) * 2011-06-17 2013-01-31 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2014030009A (ja) * 2012-07-06 2014-02-13 Semiconductor Energy Lab Co Ltd 半導体装置
US10511300B2 (en) 2014-04-18 2019-12-17 Sony Corporation Semiconductor device for radio frequency switch, radio frequency switch, and radio frequency module
US10673430B2 (en) 2014-04-18 2020-06-02 Sony Corporation Semiconductor device for radio frequency switch, radio frequency switch, and radio frequency module
US10374596B2 (en) 2014-04-18 2019-08-06 Sony Corporation Semiconductor device for radio frequency switch, radio frequency switch, and radio frequency module
WO2015159669A1 (ja) * 2014-04-18 2015-10-22 ソニー株式会社 高周波スイッチ用半導体装置、高周波スイッチおよび高周波モジュール
JP2019531589A (ja) * 2016-09-26 2019-10-31 京東方科技集團股▲ふん▼有限公司Ｂｏｅ Ｔｅｃｈｎｏｌｏｇｙ Ｇｒｏｕｐ Ｃｏ．，Ｌｔｄ． アレイ基板及びその製作方法

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