CN109037037B - 低温多晶硅层、薄膜晶体管及其制作方法 - Google Patents

低温多晶硅层、薄膜晶体管及其制作方法 Download PDF

Info

Publication number
CN109037037B
CN109037037B CN201811134009.6A CN201811134009A CN109037037B CN 109037037 B CN109037037 B CN 109037037B CN 201811134009 A CN201811134009 A CN 201811134009A CN 109037037 B CN109037037 B CN 109037037B
Authority
CN
China
Prior art keywords
polysilicon layer
layer
low
doped region
channel region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811134009.6A
Other languages
English (en)
Other versions
CN109037037A (zh
Inventor
李立胜
何鹏
颜源
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wuhan China Star Optoelectronics Technology Co Ltd
Original Assignee
Wuhan China Star Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wuhan China Star Optoelectronics Technology Co Ltd filed Critical Wuhan China Star Optoelectronics Technology Co Ltd
Priority to CN201811134009.6A priority Critical patent/CN109037037B/zh
Priority to US16/344,018 priority patent/US11101387B2/en
Priority to PCT/CN2018/116173 priority patent/WO2020062497A1/zh
Publication of CN109037037A publication Critical patent/CN109037037A/zh
Application granted granted Critical
Publication of CN109037037B publication Critical patent/CN109037037B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers

Abstract

本揭示提供了低温多晶硅层、薄膜晶体管及其制作方法。低温多晶硅层包括基板、至少一缓冲层以及多晶硅层。至少一缓冲层设置在基板上。多晶硅层设置在至少一缓冲层上。多晶硅层包括沟道区域、设置在沟道区域的两侧的两个低掺杂区域、设置在低掺杂区域的外侧的两个高掺杂区域。沟道区域的边缘及至少部分低掺杂区域的厚度小于多晶硅层的其他位置的厚度。本揭示能减少低温多晶硅层对光子的吸收及降低低温多晶硅层的光生漏电流。

Description

低温多晶硅层、薄膜晶体管及其制作方法
【技术领域】
本揭示涉及显示技术领域，特别涉及一种低温多晶硅层、薄膜晶体管及其制作方法。
【背景技术】
低温多晶硅(low temperature poly silicon,LTPS)技术具有高载流子迁移率，被广泛用于具有高分辨率的中小尺寸的薄膜晶体管液晶显示器(thin film transistor-liquid crystal display,TFT LCD)和有源矩阵有机发光二极体(active-matrix organiclight emitting diode,AMOLED)面板的制作，因而具有广阔的应用前景。
在传统的低温多晶硅技术中，薄膜晶体管通常包括顶栅(top gate)结构及遮光层(light shield layer，LS)，其中遮光层的制备需要增加一道遮光层光罩的制程，因此薄膜晶体管阵列基板制作所需的光罩数量更多及产品制作周期更长。
在另一传统的低温多晶硅技术中，薄膜晶体管的沟道容易引起光生漏电流，过大的漏电流将显着影响显示器的光学显示效果，如串扰(crosstalk)、闪烁(flicker)、对比度降低等。
故，有需要提供一种低温多晶硅层、薄膜晶体管及其制作方法，以解决现有技术存在的问题。
【发明内容】
为解决上述技术问题，本揭示的一目的在于提供低温多晶硅层、薄膜晶体管及其制作方法，其能减少低温多晶硅层对光子的吸收及降低低温多晶硅层的光生漏电流。
为达成上述目的，本揭示提供一种低温多晶硅层的制作方法，包括:提供基板；在所述基板上形成至少一缓冲层；在所述至少一缓冲层上形成多晶硅层；图案化所述多晶硅层以形成沟道区域，所述沟道区域的两侧包括对称设置的两个低掺杂区域，所述低掺杂区域的外侧包括对称设置的两个高掺杂区域；在所述多晶硅层的所述沟道区域、所述低掺杂区域及所述高掺杂区域上沉积岛状光阻层；去除覆盖所述沟道区域的边缘及所述低掺杂区域的所述岛状光阻层，以暴露出所述沟道区域的所述边缘及所述低掺杂区域；刻蚀所述沟道区域的所述边缘及至少部分所述低掺杂区域，使得所述沟道区域的所述边缘及至少部分所述低掺杂区域的厚度小于所述多晶硅层的其他位置的厚度，以形成岛状多晶硅层；以及剥离所述岛状光阻层。
于本揭示其中的一实施例中，所述方法还包括在所述至少一缓冲层上形成非晶硅层，对所述非晶硅层进行准分子镭射，使所述非晶硅层成为所述多晶硅层，通过蚀刻去除未被所述岛状光阻层覆盖的所述多晶硅层。
于本揭示其中的一实施例中，所述低掺杂区域是N低掺杂区域，所述高掺杂区域是N高掺杂区域。
于本揭示其中的一实施例中，所述岛状光阻层具有第一厚度及第二厚度，所述第一厚度小于所述第二厚度，具有所述第一厚度的所述岛状光阻层覆盖所述沟道区域的所述边缘及至少部分所述低掺杂区域。
于本揭示其中的一实施例中，通过半色调掩膜对所述岛状光阻层进行曝光及显影以形成所述岛状光阻层，所述半色调掩膜具有不透光区域及透光区域，所述半色调掩膜的所述透光区域对应于所述沟道区域的所述边缘及所述低掺杂区域，以及所述半色调掩膜的所述不透光区域对应于所述多晶硅层的所述其他位置。
于本揭示其中的一实施例中，通入氧气对覆盖所述沟道区域的所述边缘及所述低掺杂区域的所述岛状光阻层进行光阻灰化处理以去除覆盖所述沟道区域的所述边缘及所述低掺杂区域的所述岛状光阻层。
于本揭示其中的一实施例中，所述多晶硅层的所述沟道区域具有不同的厚度，所述多晶硅层的所述沟道区域的所述边缘及至少部分所述低掺杂区域的所述厚度小于所述多晶硅层的所述沟道区域的其他位置的厚度。
于本揭示其中的一实施例中，所述多晶硅层的所述高掺杂区域具有不同的厚度，所述多晶硅层的所述高掺杂区域的边缘接触所述低掺杂区域且所述高掺杂区域的所述边缘的厚度等于所述多晶硅层的所述沟道区域的所述边缘及至少部分所述低掺杂区域的所述厚度，以及所述高掺杂区域的其他位置的厚度等于所述多晶硅层的所述沟道区域的其他位置的厚度。
本揭示还提供薄膜晶体管的制作方法，包括:提供低温多晶硅层及在所述低温多晶硅层上形成栅绝缘层、栅电极、层间介电绝缘层、两个过孔、源电极和漏电极，所述过孔贯穿所述栅绝缘层和所述层间介电绝缘层，所述源电极和所述漏电极通过对应的过孔与所述低温多晶硅层的两端接触，所述低温多晶硅层是前述的低温多晶硅层的制作方法制得。
于本揭示其中的一实施例中，所述栅电极与所述多晶硅层的所述沟道区域的所述边缘的距离小于所述栅电极与所述多晶硅层的所述沟道区域的其他位置的距离。
于本揭示其中的一实施例中，所述栅电极与所述多晶硅层的至少部分所述低掺杂区域的距离小于所述栅电极与所述多晶硅层的所述沟道区域的所述其他位置的距离。
本揭示还提供低温多晶硅层，包括基板、至少一缓冲层以及多晶硅层。所述至少一缓冲层设置在所述基板上。所述多晶硅层设置在所述至少一缓冲层上。所述多晶硅层包括沟道区域、设置在所述沟道区域的两侧的两个低掺杂区域以及设置在所述低掺杂区域的外侧的两个高掺杂区域。所述沟道区域的边缘及至少部分所述低掺杂区域的厚度小于所述多晶硅层的其他位置的厚度。
于本揭示其中的一实施例中，所述低掺杂区域是N低掺杂区域，所述高掺杂区域是N高掺杂区域。
于本揭示其中的一实施例中，所述多晶硅层的所述沟道区域具有不同的厚度，所述多晶硅层的所述沟道区域的所述边缘及至少部分所述低掺杂区域的所述厚度小于所述多晶硅层的所述沟道区域的其他位置的厚度。
于本揭示其中的一实施例中，所述多晶硅层的所述高掺杂区域具有不同的厚度，所述多晶硅层的所述高掺杂区域的边缘接触所述低掺杂区域且所述高掺杂区域的所述边缘的厚度等于所述多晶硅层的所述沟道区域的所述边缘及至少部分所述低掺杂区域的所述厚度，以及所述高掺杂区域的其他位置的厚度等于所述多晶硅层的所述沟道区域的其他位置的厚度。
本揭示还提供薄膜晶体管，包括前述的低温多晶硅层及设置在所述低温多晶硅层上的栅绝缘层、栅电极、层间介电绝缘层、两个过孔、源电极和漏电极。所述过孔贯穿所述栅绝缘层和所述层间介电绝缘层，所述源电极和所述漏电极通过对应的过孔与所述低温多晶硅层的两端接触。
于本揭示其中的一实施例中，所述栅电极与所述多晶硅层的所述沟道区域的所述边缘的距离小于所述栅电极与所述多晶硅层的所述沟道区域的其他位置的距离。
于本揭示其中的一实施例中，所述栅电极与所述多晶硅层的至少部分所述低掺杂区域的距离小于所述栅电极与所述多晶硅层的所述沟道区域的所述其他位置的距离。
由于本揭示的实施例中的多晶硅层的沟道区域的边缘及至少部分低掺杂区域的厚度小于多晶硅层的其他位置的厚度。多晶硅层是岛状多晶硅层。本揭示的实施例能减少低温多晶硅层对光子的吸收及降低低温多晶硅层的光生漏电流。
为让本揭示的上述内容能更明显易懂，下文特举优选实施例，并配合所附图式，作详细说明如下：
【附图说明】
图1显示根据本揭示的一实施例的低温多晶硅层的制作方法的流程图；
图2显示根据本揭示的一实施例的低温多晶硅层的制作方法的示意图；
图3显示根据本揭示的一实施例的低温多晶硅层的制作方法的示意图；
图4显示根据本揭示的一实施例的低温多晶硅层的制作方法的示意图；
图5显示根据本揭示的一实施例的低温多晶硅层的制作方法的示意图；
图6显示根据本揭示的一实施例的低温多晶硅层的制作方法的示意图；
图7显示根据本揭示的一实施例的低温多晶硅层的制作方法的示意图；
图8显示根据本揭示的一实施例的低温多晶硅层的制作方法的示意图；
图9显示根据本揭示的一实施例的低温多晶硅层的制作方法的示意图；
图10显示根据本揭示的一实施例的低温多晶硅层的制作方法的示意图；
图11显示根据本揭示的一实施例的低温多晶硅层的制作方法的示意图；
图12显示根据本揭示的一实施例的薄膜晶体管的制作方法的流程图；
图13显示根据本揭示的一实施例的薄膜晶体管的制作方法的示意图；
图14显示根据本揭示的一实施例的低温多晶硅层的结构示意图；以及
图15显示根据本揭示的一实施例的薄膜晶体管的结构示意图。
【具体实施方式】
为了让本揭示的上述及其他目的、特征、优点能更明显易懂，下文将特举本揭示优选实施例，并配合所附图式，作详细说明如下。再者，本揭示所提到的方向用语，例如上、下、顶、底、前、后、左、右、内、外、侧层、周围、中央、水平、横向、垂直、纵向、轴向、径向、最上层或最下层等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本揭示，而非用以限制本揭示。
在图中，结构相似的单元是以相同标号表示。
参照图1，本揭示的一实施例提供低温多晶硅层的制作方法，包括如下步骤。
参照图1及图2，步骤1、提供基板110。
具体地，基板110例如是玻璃基板。
参照图1及图3，步骤2、在基板110上形成至少一缓冲层120。
具体地，至少一缓冲层120的材料为氮化硅(SiNx)、氧化硅(SiOx)、或二者的组合。至少一缓冲层120可为两层缓冲层的结构。此两层缓冲层的材料可不同。由于至少一缓冲层120设置在基板110上，具有阻绝离子扩散及保温作用，避免基板110受到破坏。
参照图1及图4，步骤3、在至少一缓冲层120上形成非晶硅层130。
参照图1及图5，步骤4、对非晶硅层130进行准分子镭射，使非晶硅层130成为多晶硅层140。
参照图1及图6，步骤5、图案化多晶硅层140以形成沟道区域142。沟道区域142的两侧包括对称设置的两个低掺杂区域144，低掺杂区域144的外侧包括对称设置的两个高掺杂区域146。
具体地，低掺杂区域144是N低掺杂区域，高掺杂区域146是N高掺杂区域。
参照图1及图7，步骤6、在多晶硅层140的沟道区域142、低掺杂区域144及高掺杂区域146上沉积岛状光阻层150。
具体地，岛状光阻层150具有第一厚度及第二厚度，第一厚度小于第二厚度，具有第一厚度的岛状光阻层150覆盖沟道区域142的边缘及低掺杂区域。
具体地，通过半色调掩膜160对岛状光阻层150进行曝光及显影以形成岛状光阻层150。半色调掩膜160具有不透光区域162及透光区域164，半色调掩膜160的透光区域164对应于沟道区域142的边缘及低掺杂区域144，以及半色调掩膜160的不透光区域162对应于多晶硅层140的其他位置。
参照图1及图8，步骤7、通过蚀刻去除未被岛状光阻层150覆盖的多晶硅层140。
参照图1及图9，步骤8、去除覆盖沟道区域142的边缘及低掺杂区域144的岛状光阻层150，以暴露出沟道区域142的边缘及低掺杂区域146。
具体地，还去除覆盖高掺杂区域146的边缘的岛状光阻层150，以暴露出高掺杂区域146的边缘，且高掺杂区域146的边缘接触低掺杂区域144。
具体地，通入氧气(O2)对覆盖沟道区域142的边缘、低掺杂区域144及高掺杂区域146的边缘的岛状光阻层150进行光阻灰化(photoresist ash)处理以去除覆盖沟道区域142的边缘、低掺杂区域144及高掺杂区域146的边缘的岛状光阻层150。
参照图1及图10，步骤9、刻蚀沟道区域142的边缘及至少部分低掺杂区域144，使得沟道区域142的边缘及低掺杂区域144的厚度小于多晶硅层140的其他位置的厚度，以形成岛状多晶硅层。例如通过蚀刻的时间控制沟道区域142的边缘及低掺杂区域144的厚度以形成岛状多晶硅层。
具体地，多晶硅层140例如为凸字形的岛状多晶硅层。
具体地，多晶硅层140的沟道区域142具有不同的厚度，多晶硅层140的沟道区域142的边缘及至少部分低掺杂区域144的厚度小于多晶硅层140的沟道区域142的其他位置的厚度。
具体地，并不是整个低掺杂区域144都被刻蚀，例如，以沟道区域142的边界处为界，左右0.5-1um处需被刻蚀，而低掺杂区域144144的宽度在0.7-1.5um之间，故低掺杂区域144可不全部刻蚀，但全部刻蚀甚至延伸至部分高掺杂区域146也可以。
具体地，多晶硅层140的高掺杂区域146具有不同的厚度，多晶硅层140的高掺杂区域146的边缘接触低掺杂区域144且高掺杂区域146的边缘的厚度等于多晶硅层140的沟道区域142的边缘及至少部分低掺杂区域144的厚度，以及高掺杂区域146的其他位置的厚度等于多晶硅层140的沟道区域142的其他位置的厚度。
因此，本揭示的实施例的多晶硅层140的沟道区域142的其他位置的厚度较大能提供良好的载流子传输性能，沟道区域142的边缘及至少部分低掺杂区域144的厚度较小，能减少对光子的吸收。
参照图1及图11，步骤10、剥离岛状光阻层150。
至此，完成了低温多晶硅层10的制作。
本揭示的实施例的低温多晶硅层10不需设置遮光层(light shield layer，LS)，至少节省了一道遮光层光罩的制程，因此低温多晶硅层10制作所需的光罩数量更少及产品制作周期更短。多晶硅层140的低掺杂区域144及沟道区域142在背光源170(如图13所示)的照射下都能够产生光生电子-空穴对，但只有位于沟道区域142的边缘及低掺杂区域144附近的载流子在外加电场或PN结(PN junction)的作用下能够被有效分离，而位于沟道区域142的中间的光生电子-空穴会很快复合对光漏电可能没有明显的贡献。因此本揭示的实施例降低光生漏电流主要途径是减少沟道区域142的及低掺杂区域144的光生电子-空穴对的生成和降低光生电子空穴对的分离效率。
需要说明的是，将P型半导体与N型半导体制作在同一块半导体基片上，在P型半导体与N型半导体的交界面形成空间电荷区称为PN结。
本揭示的实施例的低温多晶硅层10节省了遮光层，至少节省了一道遮光层光罩的制程，因此低温多晶硅层10制作所需的光罩数量更少及产品制作周期更短。沟道区域142能提供良好的载流子传输性能，减少沟道区域142的及低掺杂区域144的光生电子-空穴对的生成和降低光生电子空穴对的分离效率，从而降低光生漏电流。
参照图12，本揭示的一实施例提供薄膜晶体管的制作方法，包括如下步骤。
参照图12及图13，步骤21、提供低温多晶硅层10。
具体地，低温多晶硅层10是通过如前述的低温多晶硅层10的制作方法制得，即如前述的步骤1至步骤12。
参照图12及图13，步骤22、在低温多晶硅层10上形成栅绝缘层210、栅电极220、层间介电绝缘层230、两个过孔240、源电极250和漏电极260。过孔240贯穿栅绝缘层210和层间介电绝缘层230，源电极250和漏电极260通过对应的过孔240与低温多晶硅层10的两端接触。
具体地，栅绝缘层210的材料包括氧化硅(SiOx)。栅电极220的材料包括钼(Mo)。层间介电绝缘层230的材料为氮化硅(SiNx)、氧化硅(SiOx)、或二者的组合。源电极250和漏电极260的材料包括铝(Al)。
具体地，源电极250和漏电极260通过对应的过孔240与多晶硅层140的高掺杂区域146接触。
具体地，栅电极220与多晶硅层140的沟道区域142的边缘的距离小于栅电极220与多晶硅层140的沟道区域142的其他位置的距离，因此能降低沟道区域142的边缘的电场强度，减少暗电流和抑制光生电子空穴对的分离。
具体地，栅电极220与多晶硅层140的至少部分低掺杂区域144的距离小于栅电极220与多晶硅层140的沟道区域142的所述其他位置的距离，因此能降低低掺杂区域144的电场强度，减少暗电流和抑制光生电子空穴对的分离。
至此，完成了薄膜晶体管20的制作。
薄膜晶体管20例如为N型薄膜晶体管。
本揭示的实施例的薄膜晶体管20节省了遮光层，至少节省了一道遮光层光罩的制程，因此低温多晶硅层10制作所需的光罩数量更少及产品制作周期更短。沟道区域142能提供良好的载流子传输性能，减少沟道区域142的及低掺杂区域144的光生电子-空穴对的生成和降低光生电子空穴对的分离效率，因此能降低沟道区域142的边缘的电场强度，减少暗电流，从而降低光生漏电流及提升产品的光学显示效果，如串扰(crosstalk)、闪烁(flicker)、对比度降低等。
参照图14，本揭示的一实施例提供低温多晶硅层10的结构示意图。
本揭示的实施例的低温多晶硅层10包括基板110、至少一缓冲层120以及多晶硅层140。至少一缓冲层120设置在基板110上。多晶硅层140设置在至少一缓冲层120上。多晶硅层140包括沟道区域142、设置在沟道区域142的两侧的两个低掺杂区域144以及设置在低掺杂区域144的外侧的两个高掺杂区域146。沟道区域142的边缘及至少部分低掺杂区域144的厚度小于多晶硅层140的其他位置的厚度。
具体地，多晶硅层140例如为凸字形的岛状多晶硅层。基板110例如是玻璃基板。
具体地，至少一缓冲层120的材料为氮化硅(SiNx)、氧化硅(SiOx)、或二者的组合。至少一缓冲层120可为两层缓冲层的结构。此两层缓冲层的材料可不同。由于至少一缓冲层120设置在基板110上，具有阻绝离子扩散及保温作用，避免基板110受到破坏。
具体地，低掺杂区域144是N低掺杂区域，高掺杂区域146是N高掺杂区域。
具体地，多晶硅层140的沟道区域142具有不同的厚度，多晶硅层140的沟道区域142的边缘及至少部分低掺杂区域144的厚度小于多晶硅层140的沟道区域142的其他位置的厚度。因此，具有较小厚度的低掺杂区域144能抑制热载流子。
具体地，多晶硅层140的高掺杂区域146具有不同的厚度，多晶硅层140的高掺杂区域146的边缘接触低掺杂区域144且高掺杂区域146的边缘的厚度等于多晶硅层140的沟道区域142的边缘及至少部分低掺杂区域144的厚度，以及高掺杂区域146的其他位置的厚度等于多晶硅层140的沟道区域142的其他位置的厚度。
因此，本揭示的实施例的多晶硅层140的沟道区域142的其他位置的厚度较大能提供良好的载流子传输性能，沟道区域142的边缘及低掺杂区域144的厚度较小，能减少对光子的吸收。
本揭示的实施例的低温多晶硅层10节省了遮光层，沟道区域142能提供良好的载流子传输性能，减少沟道区域142的及低掺杂区域144的光生电子-空穴对的生成和降低光生电子空穴对的分离效率，从而降低光生漏电流。
参照图15，本揭示的一实施例提供薄膜晶体管20的结构示意图。
本揭示的实施例的薄膜晶体管20包括前述的低温多晶硅层10及设置在低温多晶硅层10上的栅绝缘层210、栅电极220、层间介电绝缘层230、两个过孔240、源电极250和漏电极260。过孔240贯穿栅绝缘层210和层间介电绝缘层230，源电极250和漏电极260通过对应的过孔240与低温多晶硅层10的两端接触。
具体地，栅绝缘层210的材料包括氧化硅(SiOx)。栅电极220的材料包括钼(Mo)。层间介电绝缘层230的材料为氮化硅(SiNx)、氧化硅(SiOx)、或二者的组合。源电极250和漏电极260的材料包括铝(Al)。
具体地，源电极250和漏电极260通过对应的过孔240与多晶硅层140的高掺杂区域146接触。
具体地，栅电极220与多晶硅层140的沟道区域142的边缘的距离小于栅电极220与多晶硅层140的沟道区域的其他位置的距离，因此能降低沟道区域142的边缘的电场强度，减少暗电流和抑制光生电子空穴对的分离。
具体地，栅电极220与多晶硅层140的至少部分低掺杂区域144的距离小于栅电极220与多晶硅层140的沟道区域142的其他位置的距离，因此能降低低掺杂区域144的电场强度，减少暗电流和抑制光生电子空穴对的分离。
本揭示的实施例的薄膜晶体管20节省了遮光层，沟道区域142能提供良好的载流子传输性能，减少沟道区域142的及低掺杂区域144的光生电子-空穴对的生成和降低光生电子空穴对的分离效率，因此能降低沟道区域142的边缘的电场强度，减少暗电流，从而降低光生漏电流及提升产品的光学显示效果，如串扰(crosstalk)、闪烁(flicker)、对比度降低等。
由于本揭示的实施例中的多晶硅层的沟道区域的边缘及至少部分低掺杂区域的厚度小于多晶硅层的其他位置的厚度。多晶硅层是岛状多晶硅层。本揭示的实施例能减少低温多晶硅层对光子的吸收及降低低温多晶硅层的光生漏电流。
尽管已经相对于一个或多个实现方式示出并描述了本揭示，但是本领域技术人员基于对本说明书和附图的阅读和理解将会想到等价变型和修改。本揭示包括所有这样的修改和变型，并且仅由所附权利要求的范围限制。特别地关于由上述组件执行的各种功能，用于描述这样的组件的术语旨在对应于执行所述组件的指定功能(例如其在功能上是等价的)的任意组件(除非另外指示)，即使在结构上与执行本文所示的本说明书的示范性实现方式中的功能的公开结构不等同。此外，尽管本说明书的特定特征已经相对于若干实现方式中的仅一个被公开，但是这种特征可以与如可以对给定或特定应用而言是期望和有利的其他实现方式的一个或多个其他特征组合。而且，就术语“包括”、“具有”、“含有”或其变形被用在具体实施方式或权利要求中而言，这样的术语旨在以与术语“包含”相似的方式包括。
以上仅是本揭示的优选实施方式，应当指出，对于本领域普通技术人员，在不脱离本揭示原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本揭示的保护范围。

Claims (18)

1.一种低温多晶硅层的制作方法，其特征在于，包括:
提供基板；
在所述基板上形成至少一缓冲层；
在所述至少一缓冲层上形成多晶硅层；
图案化所述多晶硅层以形成沟道区域，所述沟道区域的两侧包括对称设置的两个低掺杂区域，所述低掺杂区域的外侧包括对称设置的两个高掺杂区域；
在所述多晶硅层的所述沟道区域、所述低掺杂区域及所述高掺杂区域上沉积岛状光阻层；
去除覆盖所述沟道区域的边缘及所述低掺杂区域的所述岛状光阻层，以暴露出所述沟道区域的所述边缘及所述低掺杂区域；
刻蚀所述沟道区域的所述边缘及至少部分所述低掺杂区域，使得所述沟道区域的所述边缘及至少部分所述低掺杂区域的厚度小于所述多晶硅层的其他位置的厚度，以形成岛状多晶硅层；以及
剥离所述岛状光阻层。
2.如权利要求1所述的低温多晶硅层的制作方法，其特征在于，还包括在所述至少一缓冲层上形成非晶硅层，对所述非晶硅层进行准分子镭射，使所述非晶硅层成为所述多晶硅层，通过蚀刻去除未被所述岛状光阻层覆盖的所述多晶硅层。
3.如权利要求1所述的低温多晶硅层的制作方法，其特征在于，所述低掺杂区域是N低掺杂区域，所述高掺杂区域是N高掺杂区域。
4.如权利要求1所述的低温多晶硅层的制作方法，其特征在于，所述岛状光阻层具有第一厚度及第二厚度，所述第一厚度小于所述第二厚度，具有所述第一厚度的所述岛状光阻层覆盖所述沟道区域的所述边缘及所述低掺杂区域。
5.如权利要求4所述的低温多晶硅层的制作方法，其特征在于，通过半色调掩膜对所述岛状光阻层进行曝光及显影以形成所述岛状光阻层，所述半色调掩膜具有不透光区域及透光区域，所述半色调掩膜的所述透光区域对应于所述沟道区域的所述边缘及所述低掺杂区域，以及所述半色调掩膜的所述不透光区域对应于所述多晶硅层的所述其他位置。
6.如权利要求1所述的低温多晶硅层的制作方法，其特征在于，通入氧气对覆盖所述沟道区域的所述边缘及所述低掺杂区域的所述岛状光阻层进行光阻灰化处理以去除覆盖所述沟道区域的所述边缘及所述低掺杂区域的所述岛状光阻层。
7.如权利要求1所述的低温多晶硅层的制作方法，其特征在于，所述多晶硅层的所述沟道区域具有不同的厚度，所述多晶硅层的所述沟道区域的所述边缘及至少部分所述低掺杂区域的所述厚度小于所述多晶硅层的所述沟道区域的其他位置的厚度。
8.如权利要求1所述的低温多晶硅层的制作方法，其特征在于，所述多晶硅层的所述高掺杂区域具有不同的厚度，所述多晶硅层的所述高掺杂区域的边缘接触所述低掺杂区域且所述高掺杂区域的所述边缘的厚度等于所述多晶硅层的所述沟道区域的所述边缘及至少部分所述低掺杂区域的所述厚度，以及所述高掺杂区域的其他位置的厚度等于所述多晶硅层的所述沟道区域的其他位置的厚度。
9.一种薄膜晶体管的制作方法，其特征在于，包括:提供低温多晶硅层及在所述低温多晶硅层上形成栅绝缘层、栅电极、层间介电绝缘层、两个过孔、源电极和漏电极，所述过孔贯穿所述栅绝缘层和所述层间介电绝缘层，所述源电极和所述漏电极通过对应的过孔与所述低温多晶硅层的两端接触，所述低温多晶硅层是通过如权利要求1-8中任一项所述的低温多晶硅层的制作方法制得。
10.如权利要求9所述的薄膜晶体管的制作方法，其特征在于，所述栅电极与所述多晶硅层的所述沟道区域的所述边缘的距离小于所述栅电极与所述多晶硅层的所述沟道区域的其他位置的距离。
11.如权利要求10所述的薄膜晶体管的制作方法，其特征在于，所述栅电极与所述多晶硅层的至少部分所述低掺杂区域的距离小于所述栅电极与所述多晶硅层的所述沟道区域的所述其他位置的距离。
12.一种低温多晶硅层，其特征在于，包括:
基板；
至少一缓冲层，设置在所述基板上；以及
多晶硅层，设置在所述至少一缓冲层上，所述多晶硅层包括沟道区域、设置在所述沟道区域的两侧的两个低掺杂区域以及设置在所述低掺杂区域的外侧的两个高掺杂区域，所述沟道区域的边缘及至少部分所述低掺杂区域的厚度小于所述多晶硅层的其他位置的厚度。
13.如权利要求12所述的低温多晶硅层，其特征在于，所述低掺杂区域是N低掺杂区域，所述高掺杂区域是N高掺杂区域。
14.如权利要求12所述的低温多晶硅层，其特征在于，所述多晶硅层的所述沟道区域具有不同的厚度，所述多晶硅层的所述沟道区域的所述边缘及至少部分所述低掺杂区域的所述厚度小于所述多晶硅层的所述沟道区域的其他位置的厚度。
15.如权利要求12所述的低温多晶硅层，其特征在于，所述多晶硅层的所述高掺杂区域具有不同的厚度，所述多晶硅层的所述高掺杂区域的边缘接触所述低掺杂区域且所述高掺杂区域的所述边缘的厚度等于所述多晶硅层的所述沟道区域的所述边缘及至少部分所述低掺杂区域的所述厚度，以及所述高掺杂区域的其他位置的厚度等于所述多晶硅层的所述沟道区域的其他位置的厚度。
16.一种薄膜晶体管，其特征在于，所述薄膜晶体管包括:
如权利要求12-15中任一项所述的低温多晶硅层及设置在所述低温多晶硅层上的栅绝缘层、栅电极、层间介电绝缘层、两个过孔、源电极和漏电极，所述过孔贯穿所述栅绝缘层和所述层间介电绝缘层，所述源电极和所述漏电极通过对应的过孔与所述低温多晶硅层的两端接触。
17.如权利要求16所述的薄膜晶体管，其特征在于，所述栅电极与所述多晶硅层的所述沟道区域的所述边缘的距离小于所述栅电极与所述多晶硅层的所述沟道区域的其他位置的距离。
18.如权利要求17所述的薄膜晶体管，其特征在于，所述栅电极与所述多晶硅层的至少部分所述低掺杂区域的距离小于所述栅电极与所述多晶硅层的所述沟道区域的所述其他位置的距离。
CN201811134009.6A 2018-09-27 2018-09-27 低温多晶硅层、薄膜晶体管及其制作方法 Active CN109037037B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201811134009.6A CN109037037B (zh) 2018-09-27 2018-09-27 低温多晶硅层、薄膜晶体管及其制作方法
US16/344,018 US11101387B2 (en) 2018-09-27 2018-11-19 Low temperature polysilicon layer, thin film transistor, and method for manufacturing same
PCT/CN2018/116173 WO2020062497A1 (zh) 2018-09-27 2018-11-19 低温多晶硅层、薄膜晶体管及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811134009.6A CN109037037B (zh) 2018-09-27 2018-09-27 低温多晶硅层、薄膜晶体管及其制作方法

Publications (2)

Publication Number Publication Date
CN109037037A CN109037037A (zh) 2018-12-18
CN109037037B true CN109037037B (zh) 2023-09-01

Family

ID=64614723

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811134009.6A Active CN109037037B (zh) 2018-09-27 2018-09-27 低温多晶硅层、薄膜晶体管及其制作方法

Country Status (3)

Country Link
US (1) US11101387B2 (zh)
CN (1) CN109037037B (zh)
WO (1) WO2020062497A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109975904A (zh) * 2019-03-22 2019-07-05 无锡中微掩模电子有限公司 一种高精度反射式doe衍射器件及其制备方法
CN111276546B (zh) * 2020-02-20 2022-07-29 武汉华星光电技术有限公司 显示面板及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050031249A (ko) * 2003-09-29 2005-04-06 엘지.필립스 엘시디 주식회사 다결정 실리콘 박막 트랜지스터 및 그 제조 방법
CN105047567A (zh) * 2015-08-19 2015-11-11 武汉华星光电技术有限公司 一种薄膜晶体管及其制作方法
CN105576034A (zh) * 2015-12-15 2016-05-11 武汉华星光电技术有限公司 薄膜晶体管元件及其制造方法
CN107046003A (zh) * 2017-06-02 2017-08-15 武汉华星光电技术有限公司 低温多晶硅tft基板及其制作方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8058652B2 (en) * 2004-10-28 2011-11-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device used as electro-optical device having channel formation region containing first element, and source or drain region containing second element
JP5111802B2 (ja) * 2006-07-20 2013-01-09 三菱電機株式会社 薄膜トランジスタ基板、及びその製造方法
US8581260B2 (en) * 2007-02-22 2013-11-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a memory
JP5331389B2 (ja) * 2007-06-15 2013-10-30 株式会社半導体エネルギー研究所 表示装置の作製方法
US8334537B2 (en) * 2007-07-06 2012-12-18 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
US7738050B2 (en) * 2007-07-06 2010-06-15 Semiconductor Energy Laboratory Co., Ltd Liquid crystal display device
JP5395382B2 (ja) * 2007-08-07 2014-01-22 株式会社半導体エネルギー研究所 トランジスタの作製方法
KR101559055B1 (ko) * 2014-07-22 2015-10-12 엘지디스플레이 주식회사 유기발광 표시패널 및 그 제조방법
CN104681628A (zh) * 2015-03-17 2015-06-03 京东方科技集团股份有限公司 多晶硅薄膜晶体管和阵列基板及制造方法与一种显示装置
CN105514116B (zh) * 2015-12-03 2018-08-14 深圳市华星光电技术有限公司 Tft背板结构及其制作方法
US10756118B2 (en) * 2016-11-30 2020-08-25 Semiconductor Energy Laboratory Co., Ltd. Display device, display module, and electronic device
CN107393830A (zh) * 2017-07-21 2017-11-24 京东方科技集团股份有限公司 薄膜晶体管的制备方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050031249A (ko) * 2003-09-29 2005-04-06 엘지.필립스 엘시디 주식회사 다결정 실리콘 박막 트랜지스터 및 그 제조 방법
CN105047567A (zh) * 2015-08-19 2015-11-11 武汉华星光电技术有限公司 一种薄膜晶体管及其制作方法
CN105576034A (zh) * 2015-12-15 2016-05-11 武汉华星光电技术有限公司 薄膜晶体管元件及其制造方法
CN107046003A (zh) * 2017-06-02 2017-08-15 武汉华星光电技术有限公司 低温多晶硅tft基板及其制作方法

Also Published As

Publication number Publication date
US20210184050A1 (en) 2021-06-17
WO2020062497A1 (zh) 2020-04-02
CN109037037A (zh) 2018-12-18
US11101387B2 (en) 2021-08-24

Similar Documents

Publication Publication Date Title
KR101621635B1 (ko) 어레이 기판과 그 제조 방법 및 디스플레이 디바이스
KR100351777B1 (ko) 반도체장치
US10224416B2 (en) Method for manufacturing low-temperature poly-silicon thin film transistor, low-temperature poly-silicon thin film transistor and display device
TW201721720A (zh) 陣列基板、顯示裝置及陣列基板的製備方法陣列基板
US10409115B2 (en) Liquid crystal display panel, array substrate and manufacturing method thereof
US20220262834A1 (en) Light detection substrate, manufacturing method thereof and light detection apparatus
KR20140148296A (ko) 박막 트랜지스터
US6274400B1 (en) Tri-layer process for forming TFT matrix of LCD with reduced masking steps
KR101600475B1 (ko) 박막 트랜지스터와 능동형 유기 발광 다이오드 어셈블리 및 제조 방법
CN109037037B (zh) 低温多晶硅层、薄膜晶体管及其制作方法
CN107170756B (zh) 阵列基板、显示装置以及制备阵列基板的方法
US20210408063A1 (en) Array substrate and method of manufacturing same
CN108511464B (zh) Cmos型ltps tft基板的制作方法
US20220320269A1 (en) Display device, array substrate, thin film transistor and fabrication method thereof
WO2021041060A1 (en) Hydrogen trap layer for display device and the same
US20180211978A1 (en) Low temperature polysilicon array substrate and method for manufacturing the same
KR20110058356A (ko) 어레이 기판 및 이의 제조방법
TW201413825A (zh) 薄膜電晶體的製作方法
US10916641B2 (en) Thin film transistor, method of manufacturing thin film transistor, and manufacturing system
CN109860107B (zh) 阵列基板及其制作方法
KR102235421B1 (ko) 어레이 기판 및 그 제조방법
CN114530413B (zh) 阵列基板及其制作方法
CN108766935B (zh) 阵列基板及其制备方法、显示装置
CN110600424B (zh) 阵列基板的制备方法及阵列基板
CN112018212B (zh) 一种平板探测器及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant