KR101600475B1 - 박막 트랜지스터와 능동형 유기 발광 다이오드 어셈블리 및 제조 방법 - Google Patents

박막 트랜지스터와 능동형 유기 발광 다이오드 어셈블리 및 제조 방법 Download PDF

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Abstract

박막 트랜지스터는 소스 영역, 드레인 영역, 채널 영역, 상기 채널 영역에 인접하는 제1 저 도핑 드레인 영역, 상기 제1 저 도핑 드레인 영역에 인접하는 제2 저 도핑 드레인 영역을 가지는 반도체층을 포함하며, 상기 제2 저 도핑 드레인 영역의 도핑농도는 상기 제1 저 도핑 드레인 영역의 도핑농도보다 낮다.

Description

박막 트랜지스터와 능동형 유기 발광 다이오드 어셈블리 및 제조 방법{THIN FILM TRANSISTOR AND ACTIVE MATRIX ORGANIC LIGHT EMITTING DIODE ASSEMBLY AND METHOD FOR MANUFACTURING THE SAME}
본 출원은 출원일이 2013년6월21일이고 출원번호가 201310251969.1인 중국 특허 출원의 우선권을 주장하며 그 전부 내용을 인입한다.
본 발명은 능동형 유기 발광 표시 장치에 관한 것으로, 더욱 상세하게는 박막 트랜지스터, 당해 박막 트랜지스터를 포함하는 능동형 유기 발광 다이오드（AMOLED） 어셈블리 및 박막 트랜지스터 제조 방법에 관한것이다.
능동형 유기 발광 다이오드（Active Matrix Organic Light Emitting Diode：AMOLED)는 차세대 표시 장치 기술로서 자기발광, 광시야각, 높은 콘트라스트, 낮은 전력소비, 높은 응답속도, 고해상도, 풀 컬러, 박형화 등 장점이 있다. 따라서, AMOLED는 미래의 주류적인 표시 장치 기술 중의 하나로 될 희망이 있다.
AMOLED의 박막 트랜지스터（TFT） 배열 어셈블리 부분은, 일반적으로 저온 폴리실리콘（LTPS：Low Temperature Poly Silicon) 공정을 채용한다. AMOLED의 최종 표시 품질은 박막 트랜지스터 및 박막 트랜지스터를 포함하는 배열 어셈블리의 품질에 의해 결정된다.
AMOLED 또는 기타 전자 어셈블리에 사용되는 박막 트랜지스터는 일반적으로 저 도핑 드레인 영역（LDD）을 갖고 있다. 저 도핑 드레인 영역（LDD）은 쇼트 채널 효과(Short Channel Effect)와 핫-캐리어 효과 (Hot Carrier Effect)를 감소시킬 수 있다. 또한, 높은 전압하에서 어셈블리를 조작할 때, 어셈블리의 고장/크래시(crash)와 심각한 누설전류 현상이 발생하지 않는다. 하지만, 예를 들어 고해상도 표시 장치 어셈블리에서는 TFT의 크기가 작아짐에 따라 누설전류 영향을 진일보 피하여야 한다.
상기 배경기술 부분에서 개시된 상기 내용은 단지 본 발명의 배경기술에 대한 이해를 강화하기 위한 것으로서, 당업자들이 알고 있는 기존기술이 아닌 내용을 포함할 수 있다.
본 발명은 박막 트랜지스터 및 당해 박막 트랜지스터를 포함하는 능동형 유기 발광 다이오드（AMOLED） 어셈블리 및 그 제조 방법을 개시하고 있다. 따라서 Ioff（셧다운 전류）를 진일보 낮출 수 있다.
본 발명의 기타 특성과 장점은 하기 상세한 설명을 통해 알수 있으며 또는 부분적으로 본 발명의 실천을 통해 알수 있다.
본 발명의 박막 트랜지스터는 소스 영역, 드레인 영역, 채널 영역, 상기 채널 영역에 인접하는 제1 저 도핑 드레인 영역, 상기 제1 저 도핑 드레인 영역에 인접하는 제2 저 도핑 드레인 영역을 가지는 반도체층을 포함하며, 상기 제2 저 도핑 드레인 영역 중의 하나는 상기 소스 영역에 인접하고 상기 제2 저 도핑 드레인 영역 중의 다른 하나는 상기 드레인 영역에 인접하며, 상기 제2 저 도핑 드레인 영역의 도핑농도는 상기 제1 저 도핑 드레인 영역의 도핑농도보다 낮다.
박막 트랜지스터는 기질; 위에 상기 반도체층이 형성되어 있는 기질 위에 위치한 완충층; 상기 반도체층을 커버하는 제1 게이트 절연층; 상기 제1 게이트 절연층 위에 위치하며, 상기 제1 게이트 절연층의 폭보다 작은 폭을 가지는 제2 게이트 절연층 푸트; 상기 제2 게이트 절연층 푸트 위에 위치하는 게이트 전극을 더 포함해도 된다.
제1 게이트 절연층은 산화 실리콘층이여도 된다.
제2 게이트 절연층 푸트는 질화 실리콘을 포함해도 된다.
반도체층은 저온 폴리실리콘을 포함해도 된다.
게이트 전극은 몰리브덴, 알루미늄, 알루미늄-니켈 합금, 몰리브덴-텅스텐 합금, 크롬, 동 중의 적어도 하나의 재료로 형성되어도 된다.
제2 게이트 절연층 푸트의 가장자리에는 상기 가장자리의 두께가 상기 제2 게이트 절연층 푸트의 기타 부분의 두께보다 두껍도록 돌출부가 형성되어 있어도 된다.
게이트 전극의 폭은 상기 제2 게이트 절연층 푸트의 폭보다 작아도 된다.
본 발명의 박막 트랜지스터 제조방법은, 기질, 상기 기질 위에 위치하는 반도체층, 상기 반도체층을 커버하는 제1 게이트 절연층, 상기 제1 게이트 절연층 위에 위치하는 제2 게이트 절연층 푸트 및 상기 제2 게이트 절연층 푸트 위에 위치하는 게이트 전극을 포함하며, 상기 제2 게이트 절연층 푸트의 가장자리에 상기 제2 게이트 절연층 푸트의 가장자리의 두께가 기타 부분의 두께보다 두껍도록 돌출부가 형성되어 있는 구조를 형성하는 단계; 상기 게이트 전극과 상기 제2 게이트 절연층을 마스크로 하여, 불순물을 상기 반도체층에 이온주입하여, 소스 영역, 드레인 영역, 상기 소스 영역/드레인 영역에 인접하는 제2 저 도핑 드레인 영역과 상기 제2 저 도핑 드레인 영역에 인접하는 제1 저 도핑 드레인 영역을 형성하는 단계를 포함하며, 상기 제2 저 도핑 드레인 영역 중의 하나는 상기 소스 영역에 인접하고 상기 제2 저 도핑 드레인 영역 중의 다른 하나는 상기 드레인 영역에 인접하며, 상기 제2 저 도핑 드레인 영역의 도핑농도가 상기 제1 저 도핑 드레인 영역의 도핑농도 보다 낮다.
상기 제1 게이트 절연층을 커버하게끔 제1 포토 레지스트층을 형성하고 패터닝하여 상기 반도체층의 중간부분을 노출시키기 위한 개구를 포함하는 제1 포토 레지스트 패턴을 형성하는 단계; 상기 제1 포토 레지스트 패턴에 상기 제1 포토 레지스트 패턴의 상면과 상기 개구 내부에 위치한 측벽표면 및 상기 반도체층의 노출표면을 커버하게끔 제2 게이트 절연층을 형성하는 단계; 상기 제2 게이트 절연층에 상기 개구를 완전히 충전하지 않게끔 게이트 금속층을 침적하는 단계; 상기 게이트 금속층에 제2 포토 레지스트층을 도포하고 베이크하는 단계; 상기 제2 포토 레지스트층의 일 부분을 제거하여 정 상부 표면이 상기 게이트 금속층의 정 상부 표면보다 낮게끔 제2 포토 레지스트 패턴을 상기 개구 내부에 남기는 단계; 상기 제2 포토 레지스트 패턴을 마스크로 하여 웨트 에칭을 통해 상기 게이트 금속층의 일 부분을 선택적으로 제거하여 게이트 금속 패턴을 형성하는 단계; 상기 제2 포토 레지스트 패턴과 상기 게이트 금속 패턴을 마스크로 하여 웨트 에칭을 통해 상기 제2 게이트 절연층의 일 부분을 선택적으로 제거하여 제2 게이트 절연층 푸트를 형성하는 단계를 통해 상기 제2 게이트 절연층 푸트를 형성해도 된다.
상기 제2 게이트 절연층 푸트를 형성한 후, 제2 포토 레지스트 패턴을 마스크로 하여 웨트 에칭을 통해 상기 게이트 금속 패턴을 2차 에칭하여 게이트 전극을 형성한다.
제2 포토 레지스트층은 상기 개구를 완전히 충전하고 상기 게이트 금속층의 정 상부를 커버해도 된다.
게이트 금속 패턴의 노출된 상면은 상기 제2 포토 레지스트 패턴 의 아래에 위치하는 게이트 금속 패턴의 상면과 일치해도 된다.
본 발명의 능동형 유기 발광 다이오드 어셈블리는 상술한 어느 하나의 박막 트랜지스터를 포함한다.
본 발명의 기술방안에 따르면 액티브층에 직렬식LDD를 형성할 수 있다. 직렬LDD는 TFT의 Ioff（셧다운 전류）를 진일보 낮출수 있다.
도면을 참조하여 예시된 실시 형태를 상세하게 설명한다. 따라서 본 발명의 상기와 기타특징 및 장점은 더욱 분명하게 된다.
도1은 본 발명의 예시 실시 형태에 따른 TFT 반도체층을 나타내는 단면도이다.
도2는 본 발명의 예시 실시 형태에 따른 TFT구성 및 형성방법을 나타내는 단면도이다.
도3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14와 15는 본 발명의 예시 실시 형태에 따라 AMOLED 배열 기판을 제조하는 방법의 각 단계를 나타내는 도이다.
도면을 참조하여 더욱 전면적으로 예시 실시 형태를 설명한다. 그러나, 예시 실시 형태는 다양한 형태로 실시할 수 있으며 하기 실시 형태에 제한된 것으로 이해해서는 안된다. 반대로 제공된 이러한 실시 형태는 본 발명을 전면적이고 완전하게끔 하며, 예시 실시 형태의 사상을 당업자에게 전면적으로 전달할 수 있게 한다. 도면에서, 영역과 층의 두께를 과장 표시하여 선명성을 도모한다. 도면에서 동일한 부호는 동일하거나 유사한 구성을 나타내며, 따라서 이들의 상세한 설명은 생략한다.
또한, 설명하고자 하는 특징, 구성 또는 특성은 임의의 적합한 형태로 하나 또는 그 이상의 실시예에 결합될 수 있다. 아래 설명에서는 많은 구체적인 세부사항을 제공하여 본 발명의 실시예에 대한 충분한 이해를 돕는다. 그러나 당업자는 상기 특정 세부사항 중의 하나 또는 하나 이상이 없어도 또는 기타 방법, 요소, 재료 등을 사용하여도 본 발명의 기술방안을 실행할 수 있다는 것을 의식하게 된다. 기타 경우에는, 본 발명의 불명확함을 피하기 위하여 공지의 구성, 재료 또는 조작에 대하여 상세하게 나타내거나 설명하지 않는다.
도1은 본 발명의 예시 실시 형태에 따른 TFT 반도체층을 나타내는 단면도이다.
도1을 참조하면, 본 발명의 예시 실시 형태의 TFT 반도체층은 소스 영역(100a)과 드레인 영역(100b), 채널 영역(100c), 제1 저 도핑 드레인 영역(100d, 100e) 및 제2 저 도핑 드레인 영역(100f, 100g)을 포함한다.
제1 저 도핑 드레인 영역（LDD）(100d, 100e)은 채널 영역(100c)에 인접한다. 제2 저 도핑 드레인 영역(100f, 100g)은 제1 저 도핑 드레인 영역(100d, 100e)에 인접한다. 제2 저 도핑 드레인 영역(100f, 100g)의 도핑농도는 제1 저 도핑 드레인 영역(100d, 100e)보다 낮다. 제2 저 도핑 드레인 영역（100f, 100g）과 제1 저 도핑 드레인 영역(100d, 100e)이 인접하여 직렬식 저 도핑 드레인 영역을 형성한다.
제2 저 도핑 드레인 영역(100f, 100g)은 보다 낮은 도핑농도를 갖고 있기에 보다 높은 저항을 갖는다. 직렬식 저 도핑 드레인 영역은 어셈블리의 리크전류（leak current）를 진일보 개선할 수 있다. 본 발명의 실시 형태에 따른 TFT의AMOLED 어셈블리를 사용하면, 보다 좋은 전기적 특성 조건을 가질 수 있어 보다 우수한 표시 품질에 도달할 수 있다.
도2는 본 발명의 예시 실시 형태에 따른 TFT의 구성 및 형성방법을 나타내는 단면도이다.
도2를 참조하면, 기질(200), 기질(200)위에 위치하는 완충층(202, 204), 완충층위에 위치하는 반도체층(206P), 반도체층(206P)을 커버하는 제1 게이트 절연층(216), 제1 게이트 절연층(216)위에 위치하는 제2 게이트 절연층 푸트(218a) 및 제2 게이트 절연층 푸트(218a) 위에 위치하는 게이트 전극(220b)을 포함하는 구조를 형성한다. 반도체층은 저온 폴리 실리콘층（LTPS）을 포함할 수 있다. 제2 게이트 절연층 푸트(218a)의 폭은 제1 게이트 절연층(216)의 폭보다 작다. 제1 게이트 절연층(216)은 예를 들면 산화 실리콘층일 수 있다. 제2 게이트 절연층 푸트(218a)는 예를 들면 질화 실리콘일 수 있다. 제2 게이트 절연층 푸트의 가장자리에는 돌출부가 형성되어, 제2 게이트 절연층 푸트의 가장자리 두께가 기타 부분의 두께보다 크게 할 수 있다. 게이트 전극(220b)의 폭은 제2 게이트 절연층 푸트(218a)의 폭보다 작다.
게이트 전극(220b)과 질화 실리콘 푸트(218a)를 포함하는 게이트 구조를 마스크로 하여, 불순물을 반도체층에 이온주입하여 소스 영역(206Pa)과 드레인 영역(206Pb)을 형성한다. 질화 실리콘 푸트의 구조에 의해, 제1 저 도핑 드레인 영역(206Pd, 206Pe) 및 도핑농도가 제1 저 도핑 드레인 영역(206Pd, 206Pe)보다 낮은 제2 저 도핑 드레인 영역(206Pf, 206Pg)을 자기정렬 방식으로 형성할 수 있다. 제1 저 도핑 드레인 영역(206Pd, 206Pe)과 제2 저 도핑 드레인 영역(206Pf, 206Pg)이 인접하여 직렬식 저 도핑 드레인 영역을 형성한다. 게이트 전극(220b)의 아래에 위치하는 반도체 영역이 바로 채널 영역이다. 이렇게 직렬식 저 도핑 드레인 영역을 가진 박막 트랜지스터를 얻을 수 있다. 직렬 LDD는 TFT의 Ioff（셧다운 전류）를 진일보 낮출 수 있다. 이후, 당업자들이 숙지한 기타 후속공정을 실행할 수 있으며, 여기서 상술하지 않는다.
도3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14와 15는 본 발명의 예시 실시 형태에 따라 AMOLED 배열 기판을 제조하는 방법의 각 단계를 나타내는 도이다. 도시한 제조 방법에 의하여, 본 발명의 예시 실시 형태에 따른 AMOLED 배열 기판에 사용되는 직렬식 LDD를 가진 PMOS TFT 및/또는 NMOS TFT를 기질위에 형성할 수 있다. 그러나, 본 발명은 이에 제한되지 않으며 본 발명의 방법을 이용하여 기타 어셈블리에 사용되는 TFT를 제조하여도 된다.
도3을 참조하면, 본 발명의 제1 예시 실시 형태에 따른 능동형 유기 발광 다이오드 어셈블리의 제조 방법에 있어서, 우선 위에 완충층을 가지는 기질(200)을 준비한다. 기질(200)은 유리기질이거나 가요성 기질일 수 있고 기타 적합한 기질일 수도 있다. 완충층은 질화 실리콘층(202)과 질화 실리콘층 위에 위치하는 산화 실리콘층(204)을 포함할 수 있지만 본 발명은 이에 제한되지 않는다.
옵션으로, O2, N2, NH3, H2중의 하나를 이용하여 상기 산화 실리콘층의 상면을 처리하여 댕글링 본드(Dangling Bond) 등 결함수량을 감소하는 것을 통해 계면의 누설전류를 개선한다.
그 다음, 기질에 반도체층(206P, 206N)을 형성한다. 반도체층은 저온 폴리실리콘층（LTPS）을 포함할 수 있다.
예를 들면, 플라즈마 강화 화학증착（PEVCD） 방법 등을 통해 기질에 비정질 실리콘 박막（a-Si）을 형성한 후, 예를 들면, 엑시머 레이저 어닐링（ELA） 등 방법을 통해 비정질 실리콘을 결정화시켜 폴리 실리콘（Poly-Si）막을 얻는다. 그 다음, 기질에 포토 레지스트를 형성하고 포토 에칭을 이용하여 패터닝를 통해 포토 레지스트 패턴을 얻는다. 포토 레지스트 패턴을 마스크로 하여 폴리 실리콘 막에 대하여 패터닝를 실행하여 복수 개의 반도체층(206P, 206N)을 형성한다. 그 후, 포토 레지스트 패턴을 박리시킨다.
계속하여 반도체층(206P, 206N)에 대하여 채널 표면 도핑을 실행하여 역치 전압(Vth)을 조절하도록 한다. 예를 들면, BF3을 이용하여 반도체층(206P)과 반도체층(206N)에 대하여 동시에 채널 표면 도핑을 진행한다. 그 후, 상기 얻어진 구조에 포토 레지스트를 형성하고 패터닝를 실행하여 NMOS TFT를 형성하고자 하는 영역을 노출시켜, 예를 들면 BF3과 같은 P형 도펀트를 이용하여 NMOS TFT반도체층에 대하여 2차 채널 주입을 진행한다. 포토 레지스트 패턴을 제거한 후, 상기 얻어진 구조에 포토 레지스트 패턴을 형성하여 NMOS TFT의 예정 소스/드레인 영역을 노출시킨다. 소스 영역과 드레인 영역을 형성하도록 P, As와 같은 N형 불순물을 이용하여 NMOS TFT 반도체층의 예정 소스/드레인 영역에 대하여 도핑을 진행한다. 그 다음, 포토 레지스트 패턴을 박리시킨다. 상기 얻어진 구조는 도4에 도시된 바와 같이, NMOS TFT 반도체 액티브층이 소스 영역(206Na), 드레인 영역(206Nb) 및 소스 영역(206Na)과 드레인 영역(206Nb) 사이에 위치하는 중간부분(206Nc)을 포함한다.
도5에 도시된 바와 같이, 예를 들면 화학증착（CVD） 방법을 이용하여 반도체층을 커버하는 제1 게이트 절연층(216)을 형성한다. 제1 게이트 절연층(216)은 예를 들면 산화 실리콘 층일 수 있다.
도6을 참조하면, 제1 게이트 절연층(216)을 커버하는 포토 레지스트층을 형성하고 패터닝하여 포토 레지스트 패턴(260)을 형성한다. 포토 레지스트 패턴(260)은 반도체층(206N)과 반도체층(206P)의 중간부분을 노출시키는 개구(2602)를 가지고 있다.
도7을 참조하면, 제2 게이트 절연층(218)을 상기 얻어진 구조에 침적한다. 제2 게이트 절연층(218)은 예를 들면 질화 실리콘 재료층일 수 있다. 게이트 금속층(220)을 제2 게이트 절연층(218)에 침적한다. 게이트 금속층에는 통상적으로 몰리브덴, 알루미늄, 알루미늄-니켈 합금, 몰리브덴-텅스텐 합금, 크롬 또는 동 등 금속을 사용한다. 상기 몇 가지 재료 박막의 조합을 사용하여도 된다. 본 예시 실시 형태에서는 Mo를 게이트 금속층(220)으로 사용한다. 제2 게이트 절연층(218)과 게이트 금속층(220)은 포토 레지스트 패턴(260)의 상면 및 개구(2602) 내부에 위치하는 측벽표면을 커버한다.
도8을 참조하면, 포토 레지스트층(262)을 상기 얻어진 구조에 도포하고 베이크한다. 포토 레지스트층(262)은 개구(2602)를 충전하고 게이트 금속층(220)의 상부를 커버한다.
도9를 참조하면, 예를 들어 회분화（ashing） 공정을 통해 포토 레지스트층(262)의 일 부분을 제거하여 포토 레지스트 패턴(262a)을 개구(2602) 내부에 남긴다. 포토 레지스트 패턴(262a)의 정 상부 표면은 게이트 금속층(220)의 정 상부 표면보다 낮아야 한다. 포토 레지스트 패턴(262a)의 정 상부 표면이 게이트 금속층(220)의 정 상부 표면보다 높을 경우, 그 후의 웨트 에칭으로 게이트 금속층(220)의 일 부분을 제거하는 공정에서, 게이트 금속층 위에 포토 레지스트가 존재하므로 웨트 에칭으로 게이트 금속층을 제거하지 못할 수 있다.
도10을 참조하면, 포토 레지스트 패턴(262a)을 마스크로 하여 웨트 에칭을 통해 게이트 금속층(220)의 일 부분을 선택적으로 제거하여 게이트 금속 패턴(220a)을 형성한다. 게이트 금속 패턴(220a)의 노출된 상면은 포토 레지스트 패턴(262a)의 하면에 위치하는 게이트 금속 패턴(220a)의 상면과 기본적으로 일치한다.
도11을 참조하면 웨트 에칭을 통해 제2 게이트 절연층(218)의 일 부분을 선택적으로 제거하여 제2 게이트 절연층 푸트（foot）(218a)를 형성한다. 제2 게이트 절연층 푸트(218a)의 노출된 상면은 게이트 금속 패턴(220a)의 하면에 위치한 제2 게이트 절연층 푸트(218a)의 상면보다 높다. 즉, 제2 게이트 절연층 푸트(218a)의 가장자리에는 돌출부가 형성되어 있다.
도12를 참조하면, 포토 레지스트 패턴(262a)을 마스크로 하여 웨트 에칭을 통해 게이트 금속 패턴(220a)을 2차 에칭하여 게이트 전극(220b)을 얻는다. 게이트 전극(220b)의 폭은 채널 영역의 폭과 대응된다. 게이트 전극(220b)의 아래에 위치한 반도체 영역이 바로 채널 영역이다.
그 다음 포토 레지스트 패턴(260)과 포토 레지스트 패턴(262a)을 박리시켜, 도 13에 도시된 바와 같이 제1 게이트 절연층이 손실되지 않은 구조를 얻게 된다. 도 13에 도시된 링부분을 참조하면 산화 실리콘의 손실이 없다.
계속하여 도14를 참조하면, 게이트 전극(220b)과 질화 실리콘 푸트(218a)를 포함하는 게이트 구조를 마스크로 하여, 예를 들어 P, As등 도펀트를 사용하여 NMOS반도체층에 대하여 자기정렬방식으로 N-도핑을 진행하여, NMOS TFT의 제1 저 도핑 드레인 영역（LDD）(206Nd, 206Ne)을 얻는다. 제1 저 도핑 드레인 영역（LDD）(206Nd, 206Ne)은 채널 영역에 인접한다. 동시에, 도핑농도가 제1 저 도핑 드레인 영역（LDD）(206Nd, 206Ne)보다 낮은 제2 저 도핑 드레인 영역（LDD）(206Nf, 206Ng)도 얻을 수 있다. 제2 저 도핑 드레인 영역（LDD）(206Nf, 206Ng)과 제1 저 도핑 드레인 영역（LDD）(206Nd, 206Ne)이 인접하여 직렬식 저 도핑 드레인 영역을 형성한다.
계속하여 도 15를 참조하면, 상기 얻어진 구조위에 포토 레지스트를 형성하고 패터닝하여 포토 레지스트 패턴(224)를을 형성한다. 포토 레지스트 패턴(224)은 PMOS영역을 노출시키고 NMOS영역을 커버한다. 게이트 전극(220b)과 질화 실리콘 푸트(218a)를 포함하는 게이트 구조를 마스크로 하여 예를 들어 BF3와 같은 P형 도펀트를 PMOS TFT 반도체층에 이온주입하여 PMOS TFT의 소스 영역(206Pa)과 드레인 영역(206Pa, 206Pb)을 형성한다. 질화 실리콘 푸트의 구조에 의해 당해 공정에서는 P형 저 도핑 드레인 영역(206Pd, 206Pe), 및 도핑농도가 제1 저 도핑 드레인 영역（LDD）(206Pd, 206Pe)보다 낮은 제2 저 도핑 드레인 영역（LDD）(206Pf, 206Pg)을 자기정렬방식으로 형성할 수 있다. 제1 저 도핑 드레인 영역（LDD）(206Pd, 206Pe)과 제2 저 도핑 드레인 영역（LDD）(206Pf, 206Pg)이 인접하여 직렬식 저 도핑 드레인 영역을 형성한다. 게이트 전극(220b)의 아래에 위치한 반도체 영역이 바로 채널 영역이다.
계속하여, 상기 얻어진 구조에 대하여 후속공정을 실행할 수 있다. 이러한 후속공정은 일반적인 공정과 유사하며 여기서 상술하지 않는다. 예를 들면, 상기 얻어진 구조에 층간유전제층을 형성한다. 층간유전제층에 에칭 마스크 패턴을 형성한다. 에칭을 통해 상기 박막 트랜지스터의 소스 영역과 드레인 영역을 노출시키는 접촉구멍을 형성한다. 상기 얻어진 구조에 데이터선층을 침적하여 상기 접촉 구멍을 충전한다. 패터닝을 통해 소스 전극/드레인 전극을 포함하는 데이터 배선을 형성한다. 소스 전극/드레인 전극은 접촉구멍을 통해 박막 트랜지스터의 소스 영역/드레인 영역에 전기적 연결된다. 그 후, 상기 데이터 배선을 커버하는 패시베이션층을 형성하는 공정 및 기타 후속공정을 진행할 수 있다.
예시 실시 형태에 의하면, SiN에 대한 에칭을 통해 그 가장자리에 돌출부가 형성되게 할 때, 이온주입 공정에서 액티브층에 직렬식 LDD를 형성할 수도 있다. 직렬 LDD는 TFT의 Ioff（셧다운 전류）를 진일보 하강시킬 수 있다.
예시 실시 형태에 따르면, 본 발명의 방법에 따라 제조된 TFT의 AMOLED 배열 기판에서 스위칭 트랜지스터의 누설 전류가 감소될 수 있고, 누설 전류의 과대로 인한 어셈블리 조작의 불온정, 심지어 실효를 면할 수 있다. 또한, 보다 우수한 TFT 균일성을 얻을 수 있으므로, 표시 장치의 영상 품질을 제고할 수 있다. 본 발명의 기술방안은 LTPS-LCD 등 차세대 표시 장치에도 적용될 수 있다는 것을 쉽게 알수 있다.
이상, 본 발명의 예시 실시 형태를 구체적으로 나타내어 설명하였다. 본 발명은 개시된 실시 형태에 제한되지 아니하며, 반대로 본 발명은 당해 특허청구항의 범위의 사상과 범위내에 포함되는 각종 수정과 균등배치를 포괄한다.

Claims (16)

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  6. 기질, 상기 기질 위에 위치하는 반도체층, 상기 반도체층을 커버하는 제1 게이트 절연층, 상기 반도체층의 중간부분을 노출시키기 위한 개구를 포함하는 제1 포토 레지스트 패턴, 제2 게이트 절연층을 생성하는 단계;
    상기 제2 게이트 절연층에 상기 개구를 완전히 충전하지 않게끔 게이트 금속층을 침적하는 단계;
    상기 게이트 금속층에 제2 포토 레지스트층을 도포하고 베이크하는 단계;
    상기 제2 포토 레지스트층의 일 부분을 제거하여 정 상부 표면이 상기 게이트 금속층의 정 상부 표면보다 낮게끔 제2 포토 레지스트 패턴을 상기 개구 내부에 남기는 단계;
    상기 제2 포토 레지스트 패턴을 마스크로 하여 웨트 에칭을 통해 상기 게이트 금속층의 일 부분을 선택적으로 제거하여 게이트 금속 패턴을 형성하는 단계;
    상기 제2 포토 레지스트 패턴과 상기 게이트 금속 패턴을 마스크로 하여 웨트 에칭을 통해 상기 제2 게이트 절연층의 일 부분을 선택적으로 제거하여, 가장자리의 두께가 기타 부분의 두께보다 두껍도록 돌출부가 형성되어 있는 제2 게이트 절연층 푸트 및 상기 제2 게이트 절연층 푸트 위에 위치하는 게이트 전극을 형성하는 단계;
    상기 게이트 전극과 상기 제2 게이트 절연층을 마스크로 하여, 불순물을 상기 반도체층에 이온주입하여 소스 영역, 드레인 영역, 상기 소스 영역/드레인 영역에 인접하는 제2 저 도핑 드레인 영역, 상기 제2 저 도핑 드레인 영역에 인접하는 제1 저 도핑 드레인 영역을 형성하는 단계를 포함하며;
    상기 제2 저 도핑 드레인 영역 중의 하나는 상기 소스 영역에 인접하고 상기 제2 저 도핑 드레인 영역 중의 다른 하나는 상기 드레인 영역에 인접하며,
    상기 제2 저 도핑 드레인 영역의 도핑농도가 상기 제1 저 도핑 드레인 영역의 도핑농도 보다 낮은 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  7. 제6항에 있어서, 상기 기질, 상기 기질 위에 위치하는 반도체층, 상기 반도체층을 커버하는 제1 게이트 절연층, 상기 반도체층의 중간부분을 노출시키기 위한 개구를 포함하는 제1 포토 레지스트 패턴, 제2 게이트 절연층을 생성하는 단계는,
    상기 제1 게이트 절연층을 커버하게끔 제1 포토 레지스트층을 형성하고 패터닝하여 상기 반도체층의 중간부분을 노출시키기 위한 개구를 포함하는 제1 포토 레지스트 패턴을 형성하는 단계; 및
    상기 제1 포토 레지스트 패턴에 상기 제1 포토 레지스트 패턴의 상면과 상기 개구 내부에 위치한 측벽표면 및 상기 반도체층의 노출표면을 커버하게끔 제2 게이트 절연층을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  8. 제6항에 있어서, 상기 제2 게이트 절연층 푸트 및 상기 제2 게이트 절연층 푸트 위에 위치하는 게이트 전극을 형성하는 단계는,
    상기 제2 게이트 절연층 푸트를 형성한 후, 상기 제2 포토 레지스트 패턴을 마스크로 하여 웨트 에칭을 통해 상기 게이트 금속 패턴을 2차 에칭하여 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  9. 제6항에 있어서,
    상기 게이트 전극은 몰리브덴, 알루미늄, 알루미늄-니켈 합금, 몰리브덴-텅스텐 합금, 크롬, 동 중의 적어도 하나의 재료로 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  10. 제6항에 있어서,
    상기 제2 포토 레지스트층은 상기 개구를 완전히 충전하고 상기 게이트 금속층의 정 상부를 커버하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  11. 제6항에 있어서,
    상기 게이트 금속 패턴의 노출된 상면은 상기 제2 포토 레지스트 패턴의 아래에 위치하는 게이트 금속 패턴의 상면과 일치한 것을 특징으로 하는 박막 트랜지스터의 제조방법.
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