JP6503459B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP6503459B2
JP6503459B2 JP2017515494A JP2017515494A JP6503459B2 JP 6503459 B2 JP6503459 B2 JP 6503459B2 JP 2017515494 A JP2017515494 A JP 2017515494A JP 2017515494 A JP2017515494 A JP 2017515494A JP 6503459 B2 JP6503459 B2 JP 6503459B2
Authority
JP
Japan
Prior art keywords
region
insulating layer
concentration impurity
semiconductor layer
low concentration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017515494A
Other languages
English (en)
Other versions
JPWO2016175086A1 (ja
Inventor
広西 相地
広西 相地
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Publication of JPWO2016175086A1 publication Critical patent/JPWO2016175086A1/ja
Application granted granted Critical
Publication of JP6503459B2 publication Critical patent/JP6503459B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H01L29/78627—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile with a significant overlap between the lightly doped drain and the gate electrode, e.g. GOLDD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1251—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs comprising TFTs having a different architecture, e.g. top- and bottom gate TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Thin Film Transistor (AREA)

Description

本発明は、半導体装置及びその製造方法に関する。
液晶表示装置等に用いられるアクティブマトリクス基板は、画素毎に薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）などのスイッチング素子を備えている。一般に、結晶質シリコン膜の電界効果移動度は非晶質シリコン膜の電界効果移動度よりも高いため、結晶質シリコンＴＦＴは、非晶質シリコンＴＦＴよりも高速に動作することが可能である。従って、結晶質シリコン膜を用いると、スイッチング素子として画素毎に設けられるＴＦＴ（「画素用ＴＦＴ」と呼ぶ。）のみでなく、表示領域周辺（額縁領域）に形成される駆動回路や種々の機能回路などの周辺回路を構成するＴＦＴ（「駆動回路用ＴＦＴ」と呼ぶ。）をも同一基板上に形成することが可能になる。
画素用ＴＦＴには、オフリーク電流が極めて小さいことが要求される。オフリーク電流が大きいと、フリッカー、クロストーク等が生じて表示品位を低下させる可能性がある。このため、画素用ＴＦＴとして、ＬＤＤ構造を有するＴＦＴ（以下、「ＬＤＤ構造ＴＦＴ」と略する。）が用いられている。
「ＬＤＤ構造ＴＦＴ」は、ＴＦＴのチャネル領域とソース領域・ドレイン領域との間の少なくとも一方に低濃度不純物領域（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ、以下「ＬＤＤ領域」と略すことがある）を有している。この構造では、ゲート電極のエッジと低抵抗なソース・ドレイン領域との間に、ソース・ドレイン領域よりも高抵抗なＬＤＤ領域を存在させるので、ＬＤＤ領域を有していない（「シングルドレイン構造」）ＴＦＴと比べてオフリーク電流を大幅に低減できる。
アクティブマトリクス基板では、製造工程の簡略化のため、画素用ＴＦＴだけでなく、駆動回路用ＴＦＴにＬＤＤ構造ＴＦＴを採用する場合がある。しかしながら、駆動回路用ＴＦＴとしてＬＤＤ構造ＴＦＴを用いると、次のような問題がある。駆動回路用ＴＦＴには、電流駆動力が大きい、すなわちオン電流が大きいことが要求されるが、ＬＤＤ構造ＴＦＴでは、ＬＤＤ領域が抵抗となるので、シングルドレイン構造のＴＦＴよりも電流駆動力が低下してしまう。また、ＬＤＤ領域のチャネル長方向の長さ（ＬＤＤ長）を最適化するために、回路の設計が煩雑になったり、額縁領域のサイズが増大する可能性がある。さらに、高速動作を行う駆動回路用ＴＦＴには、より高い信頼性が要求される。
そこで、駆動回路用ＴＦＴとして、ＬＤＤ領域がゲート電極によってオーバーラップされた構造を有するＴＦＴを用いることが提案されている。このような構造は、「ＧＯＬＤ（Ｇａｔｅ Ｏｖｅｒｌａｐｐｅｄ ＬＤＤ）構造」と称されている。ＧＯＬＤ構造を有するＴＦＴ（以下、「ＧＯＬＤ構造ＴＦＴ」と略する。）では、ゲート電極に電圧を印加すると、ゲート電極がオーバーラップしたＬＤＤ領域にキャリアとなる電子が蓄積されるので、ＬＤＤ領域の抵抗を小さくできる。このため、ＴＦＴの電流駆動力の低下を抑えることができる。また、ゲートの下に電界緩和領域を形成する事により、ＬＤＤ構造ＴＦＴよりも高い信頼性を確保できる。
なお、本明細書では、ＬＤＤ領域全体がゲート電極でオーバーラップされていない構造を「ＬＤＤ構造」、ＬＤＤ領域の少なくとも一部がゲート電極でオーバーラップされている構造を「ＧＯＬＤ構造」と称している。
しかしながら、ＬＤＤ構造ＴＦＴに加えて、駆動回路用ＴＦＴとしてＧＯＬＤ構造ＴＦＴを同一基板上に形成すると、製造プロセスで使用するフォトマスクの枚数が増加するという問題がある。フォトマスクは、フォトリソグラフィにより、エッチング工程やイオン注入工程でマスクとなるレジストパターンを形成するために使用される。従って、フォトマスクの枚数が１枚増えることは、エッチングやイオン注入などの工程の他に、フォトリソグラフィによるレジストパターンの形成、レジストパターンの剥離、洗浄および乾燥工程が増加することを意味する。従って、フォトマスクの枚数が増加すると、製造コストが増大し、リードタイムも長くなり、生産性を大幅に低下させてしまう。また、歩留まりが低下するおそれがある。
これに対し、フォトマスクを１枚でも減らすための種々のプロセスが提案されている。
例えば特許文献１は、ハーフトーンマスクを使用することにより、フォトマスクの枚数を増やすことなく、ＧＯＬＤ構造ＴＦＴを製造する方法を開示している。特許文献１では、ハーフトーンマスクを使用したフォトリソグラフィ工程により、部分的に厚さが異なるレジストパターンを形成して、これをエッチングマスクとして半導体膜のエッチングを行う。次いで、レジストパターンの凹部を除去した後、ＬＤＤ領域形成のための不純物ドープを行う。従って、１回のフォトリソグラフィ工程で、半導体膜のエッチングおよびＬＤＤ領域の形成を行うことが可能であり、フォトマスクの枚数を１枚削減できる。
特開２００２−１３４７５６号公報
特許文献１の方法によると、ハーフトーンマスクの解像度が低いために、十分な精度でレジストパターンの線幅を制御することが難しい。このため、高精細なＴＦＴの製造に適用できない場合がある。このように、従来の方法では、良好な線幅制御性を確保しつつ、フォトマスクの枚数を削減して生産性を向上させることは困難であった。
本発明の一実施形態は、上記事情に鑑みてなされたものであり、その主な目的は、ＬＤＤ領域を有するＴＦＴを備えた、生産性に優れ、かつ高精細な半導体装置を提供することにある。
本発明による一実施形態の半導体装置は、基板上に少なくとも１つの薄膜トランジスタを備えた半導体装置であって、前記少なくとも１つの薄膜トランジスタは、チャネル領域と、第１導電型の不純物を含む高濃度不純物領域と、前記チャネル領域と前記高濃度不純物領域との間に位置し、前記高濃度不純物領域よりも低く、かつ、前記チャネル領域よりも高い濃度で前記第１導電型の不純物を含む低濃度不純物領域とを有する半導体層と、前記半導体層の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に設けられ、少なくとも前記チャネル領域と重なるように配置されたゲート電極と、前記ゲート電極および前記ゲート絶縁層上に形成された層間絶縁層と、前記半導体層に接続されたソース電極およびドレイン電極とを備え、前記層間絶縁層および前記ゲート絶縁層には、前記半導体層に達するコンタクトホールが設けられており、前記ソース電極およびドレイン電極の少なくとも一方は、前記層間絶縁層上および前記コンタクトホール内に形成され、前記コンタクトホール内で前記高濃度不純物領域と接し、前記コンタクトホールの側壁において、前記ゲート絶縁層および前記層間絶縁層の側面は整合しており、前記半導体層の上面において、前記コンタクトホールの縁部と、前記高濃度不純物領域の縁部とは整合している。
ある実施形態において、前記基板の法線方向から見たとき、前記高濃度不純物領域は、前記低濃度不純物領域の内部に位置している。
ある実施形態において、前記少なくとも１つの薄膜トランジスタは、第１薄膜トランジスタを含み、前記第１薄膜トランジスタでは、前記低濃度不純物領域の一部は、前記ゲート絶縁層を介して前記ゲート電極で覆われている。
ある実施形態において、前記少なくとも１つの薄膜トランジスタは、第２薄膜トランジスタを含み、前記第２薄膜トランジスタでは、前記低濃度不純物領域の前記チャネル領域側の端部は、前記ゲート電極の端部と整合している。
ある実施形態において、前記第１薄膜トランジスタにおいて、前記低濃度不純物領域は、前記ゲート絶縁層を介して前記ゲート電極と重ならない第１低濃度不純物領域と、前記ゲート電極と重なる第２低濃度不純物領域とを含み、前記第１低濃度不純物領域は、前記第２低濃度不純物領域よりも高い濃度で前記第１導電型の不純物を含む。
ある実施形態において、前記少なくとも１つの薄膜トランジスタは、第２薄膜トランジスタをさらに含み、前記第２薄膜トランジスタでは、前記低濃度不純物領域の前記チャネル領域側の端部は、前記ゲート電極の端部と整合しており、前記第２薄膜トランジスタにおいて、前記低濃度不純物領域は、前記高濃度不純物領域と接する第３低濃度不純物領域と、前記第３低濃度不純物領域よりも前記チャネル領域側に位置する第４低濃度不純物領域とを含み、前記第３低濃度不純物領域は、前記第４低濃度不純物領域よりも高い濃度で前記第１導電型の不純物を含む。
ある実施形態において、前記第１薄膜トランジスタの前記第１低濃度不純物領域と、前記第２薄膜トランジスタの前記第３低濃度不純物領域とは同一の不純物元素を含み、前記第１および第３低濃度不純物領域の厚さ方向における前記第１導電型の不純物の濃度プロファイルは略等しい。
ある実施形態において、前記少なくとも１つの薄膜トランジスタとは異なる導電型を有する他の薄膜トランジスタをさらに含み、前記他の薄膜トランジスタは、チャネル領域と、コンタクト領域と、前記チャネル領域と前記コンタクト領域との間に位置し、第２導電型の不純物を含む他の高濃度不純物領域とを有する半導体層であって、前記コンタクト領域は、前記他の高濃度不純物と同じ濃度で前記第２導電型の不純物を含み、かつ、前記他の高濃度不純物よりも高い濃度で前記第１導電型の不純物を含む、他の半導体層と、前記他の半導体層上に延設された前記ゲート絶縁層と、前記ゲート絶縁層の上に設けられた他のゲート電極と前記他のゲート電極および前記ゲート絶縁層上に延設された前記層間絶縁層と、前記他の半導体層に接続された他のソース電極および他のドレイン電極とを備え、前記層間絶縁層および前記ゲート絶縁層には、前記他の半導体層に達する他のコンタクトホールが設けられており、前記他のソース電極および他のドレイン電極の少なくとも一方は、前記層間絶縁層上および前記他のコンタクトホール内に形成され、前記他のコンタクトホール内で前記コンタクト領域と接し、前記他のコンタクトホールの側壁において、前記ゲート絶縁層および前記層間絶縁層の側面は整合しており、前記他の半導体層の上面において、前記他のコンタクトホールの縁部と、前記コンタクト領域の縁部とは整合している。
本発明の一実施形態の半導体装置に製造方法は、少なくとも１つ薄膜トランジスタを基板上に備えた半導体装置の製造方法であって、（ａ）基板上に、チャネル領域と、前記チャネル領域よりも高い濃度で第１導電型の不純物を含む低濃度不純物領域とを含む島状の半導体層、前記半導体層を覆うゲート絶縁層、および前記ゲート絶縁層上に配置されたゲート電極を形成する工程と、（ｂ）前記ゲート絶縁層および前記ゲート電極上に層間絶縁層を形成する工程と、（ｃ）前記層間絶縁層上にマスクを形成し、前記マスクを用いて前記ゲート絶縁層および前記層間絶縁層を同時にエッチングすることによって、前記ゲート絶縁層および前記層間絶縁層に、前記低濃度不純物領域の一部を露出するコンタクトホールを形成する工程と、（ｄ）前記コンタクトホールを介して、前記半導体層における前記低濃度不純物領域の前記一部に第１導電型の不純物を注入することによって、高濃度不純物領域を形成する工程と、（ｅ）前記層間絶縁層上および前記コンタクトホール内に、前記高濃度不純物領域と接するように電極を形成する工程とを包含する。
ある実施形態において、前記工程（ｄ）よりも前に、前記低濃度不純物領域に対して、第１の活性化アニールを行い、前記工程（ｄ）よりも後に、前記高濃度不純物領域に対して、第２の活性化アニールを行う。
ある実施形態において、前記第２の活性化アニールは、前記第１の活性化アニールよりも低い温度で行う。
ある実施形態において、前記工程（ａ）は、前記半導体層の一部に、前記第１導電型の不純物を注入する第１のイオン注入工程を含み、前記工程（ｄ）では、前記第１のイオン注入工程よりも低いドーズ量または低い加速電圧で、前記第１導電型の不純物の注入を行う。
ある実施形態において、前記工程（ａ）において、前記低濃度不純物領域の少なくとも一部は、前記ゲート絶縁層を介して前記ゲート電極と重なっている。
本発明の他の実施形態の半導体装置の製造方法は、少なくとも第１薄膜トランジスタおよび第２薄膜トランジスタを基板上に備えた半導体装置の製造方法であって、（ａ）基板上に、第１薄膜トランジスタの活性層となる第１半導体層と、第２薄膜トランジスタの活性層となる第２半導体層とを形成し、前記第１および第２半導体層を覆うゲート絶縁層を形成する工程と、（ｂ）前記第１半導体層の一部および前記第２半導体層の一部に、第１導電型の不純物を注入する第１の注入工程と、（ｃ）前記第１半導体層のうち前記第１の注入工程で不純物が注入された領域の一部およびチャネル領域となる部分の上に第１ゲート電極を形成し、前記第２半導体層のうち前記第１の注入工程で不純物が注入されなかった領域の一部上に第１ゲート電極を形成する工程と、（ｄ）前記第１および第２ゲート電極をマスクとして、前記第１および第２半導体層に第１導電型の不純物を注入する第２の注入工程であって、これにより、前記第１半導体層のうち前記第１および第２の注入工程の両方で不純物が注入された領域が第１低濃度不純物領域、前記第１の注入工程で不純物が注入され、かつ、前記第２ゲート電極で覆われていたために前記第２の注入工程で不純物が注入されなかった領域が第２低濃度不純物領域となり、前記第２半導体層のうち前記第１および第２の注入工程の両方で不純物が注入された領域が第３低濃度不純物領域、前記第２の注入工程で不純物が注入され、前記第１の注入工程で不純物が注入されなかった領域が第４低濃度不純物領域となる、第２のイオン注入工程と、（ｅ）前記ゲート絶縁層、前記第１ゲート電極および第２ゲート電極上に層間絶縁層を形成する工程と、（ｆ）前記層間絶縁層上にマスクを形成し、前記マスクを用いて前記ゲート絶縁層および前記層間絶縁層を同時にエッチングすることによって、前記ゲート絶縁層および前記層間絶縁層に、前記第１低濃度不純物領域の一部を露出する第１コンタクトホールと、前記第３低濃度不純物領域の一部を露出する第２コンタクトホールとを形成する工程と、（ｇ）前記第１および第２コンタクトホールを介して、前記第１および第３低濃度不純物領域の前記一部に第１導電型の不純物を注入することによって、前記第１半導体層に第１高濃度不純物領域を形成し、前記第２半導体層に第２高濃度不純物領域を形成する工程と、（ｈ）前記層間絶縁層上および前記第１コンタクトホール内に、前記第１高濃度不純物領域と接する第１の電極を形成し、前記層間絶縁層上および前記第２コンタクトホール内に、前記第２高濃度不純物領域と接する第２の電極を形成する工程とを包含する。
ある実施形態において、前記工程（ｇ）よりも前に、前第１、第２、第３および第４低濃度不純物領域に対して、第１の活性化アニールを行い、前記工程（ｇ）よりも後に、前記第１および第２高濃度不純物領域に対して、第２の活性化アニールを行う。
ある実施形態において、前記第２の活性化アニールは、前記第１の活性化アニールよりも低い温度で行う。
ある実施形態において、前記工程（ｇ）では、前記第１および第２のイオン注入工程よりも低いドーズ量または低い加速電圧で、前記第１導電型の不純物の注入を行う。
ある実施形態において、前記第１および第２薄膜トランジスタとは導電型の異なる第３薄膜トランジスタをさらに備え、前記工程（ａ）は、前記基板上に第３半導体層を形成する工程を含み、前記ゲート絶縁層は前記第３半導体層上にも延設され、前記工程（ｃ）は、前記第３半導体層上に第３ゲート電極を形成する工程を含み、前記工程（ｃ）の後、前記工程（ｅ）の前に、前記第３ゲート電極をマスクとして第２導電型の不純物を前記第３半導体層に注入することによって、前記第３半導体層に第３高濃度不純物領域を形成する工程をさらに含み、前記工程（ｅ）において前記層間絶縁層は、前記第３ゲート電極上にも延設され、前記工程（ｆ）は、前記ゲート絶縁層および前記層間絶縁層に、前記第３高濃度不純物領域の一部を露出する第３コンタクトホールを形成する工程を含み、前記工程（ｇ）は、前記第３コンタクトホールを介して、前記第３高濃度不純物領域の前記一部に第１導電型の不純物を注入することによって、前記第３半導体層にコンタクト領域を形成する工程を含み、前記工程（ｈ）は、前記層間絶縁層上および前記第３コンタクトホール内に、前記コンタクト領域と接する第３の電極を形成する工程を含む。
ある実施形態において、前記工程（ｂ）の前記第１の注入工程は、前記第１、第２および第３半導体層上にそれぞれ配置された第１、第２および第３マスクを用いて行い、前記第３マスクは多階調マスクであり、前記第１の注入工程の後、前記工程（ｃ）の前に、前記第１および第２マスクを除去するとともに、前記第３マスクの一部を除去する工程と、前記第３マスクの一部を用いて、前記第１および第２半導体層のチャネル領域となる部分を含む領域に不純物を注入する工程とをさらに包含する。
本発明による一実施形態によると、ＬＤＤ領域を有するＴＦＴを備えた、生産性に優れ、かつ高精細な半導体装置を提供できる。
また、ＬＤＤ領域を有するＴＦＴを備えた半導体装置の製造方法において、フォトマスクの使用枚数を削減できる。
（ａ）および（ｂ）は、それぞれ、第１の本実施形態の半導体装置におけるＬＤＤ構造ＴＦＴ１００およびＧＯＬＤ構造ＴＦＴ２００を例示する模式的な断面図である。 （ａ）および（ｂ）は、それぞれ、ＬＤＤ構造ＴＦＴ１００およびＧＯＬＤ構造ＴＦＴ２００における半導体層３Ａ、３Ｂを例示する模式的な平面図である。 （ａ）〜（ｄ）は、ＬＤＤ構造ＴＦＴ１００を製造する方法の一例を示す模式的な断面工程図である。 （ａ）〜（ｄ）は、ＧＯＬＤ構造を有するＴＦＴ２００を製造する方法の一例を示す模式的な断面工程図である。 （ａ）は、第２の実施形態の半導体装置におけるＬＤＤ構造ＴＦＴ１０１およびＧＯＬＤ構造ＴＦＴ２０１を例示する断面図であり、（ｂ）および（ｃ）は、それぞれ、ＬＤＤ構造ＴＦＴ１０１およびＧＯＬＤ構造ＴＦＴ２０１の半導体層３Ａ、３Ｂを例示する平面図である。 （ａ）〜（ｅ）は、第２の実施形態の半導体装置を製造する方法を示す模式的な工程断面図である。 （ａ）は、参考例のＧＯＬＤ構造ＴＦＴ２０００を製造するプロセスフローであり、（ｂ）は、ＧＯＬＤ構造ＴＦＴ２００、２０１を製造するプロセスフローである。 （ａ）は、第３の実施形態におけるｐ型ＴＦＴ３０２の断面図であり、（ｂ）はｐ型ＴＦＴ３０２の半導体層３Ｃの平面図である。 （ａ）〜（ｆ）は、第３の実施形態の半導体装置を製造する方法を示す模式的な工程断面図である。 （ａ）は、参考例のＬＤＤ構造ＴＦＴ１０００およびＧＯＬＤ構造ＴＦＴ２０００を例示する断面図であり、（ｂ）および（ｃ）は、それぞれ、ＬＤＤ構造ＴＦＴ１０００およびＧＯＬＤ構造ＴＦＴ２０００の半導体層３Ｄ、３Ｅの上面図である。
（第１の実施形態）
以下、図面を参照しながら、本発明による半導体装置の実施形態を説明する。本明細書では、「半導体装置」は、機能回路が形成された基板やアクティブマトリクス基板、および、液晶表示装置や有機ＥＬ表示装置などの表示装置を広く含むものとする。
本実施形態の半導体装置は、基板と、基板上に形成された複数のＴＦＴとを備えている。複数のＴＦＴは、ＬＤＤ領域を有するＴＦＴを少なくとも１つ含んでいる。ＬＤＤ領域を有するＴＦＴは、ＬＤＤ構造ＴＦＴであってもよいし、ＧＯＬＤ構造ＴＦＴであってもよい。あるいは、共通の半導体膜を用いて形成されたＧＯＬＤ構造ＴＦＴおよびＬＤＤ構造ＴＦＴの両方を含んでいてもよい。
図１（ａ）および（ｂ）は、本実施形態の半導体装置におけるＬＤＤ領域を有するＴＦＴを例示する模式的な断面図であり、図１（ａ）はＬＤＤ構造ＴＦＴ１００、図１（ｂ）はＧＯＬＤ構造ＴＦＴ２００を例示している。また、図２（ａ）および（ｂ）は、それぞれ、ＬＤＤ構造ＴＦＴ１００およびＧＯＬＤ構造ＴＦＴ２００における半導体層を例示する模式的な平面図である。図１および図２では、同様の構成要素には同じ参照符号を付しているか、同じ数字を用いた参照符号を付している。ＬＤＤ構造ＴＦＴ１００の構成要素の一部には、数字の後に「Ａ」を付した参照符号を用い、ＧＯＬＤ構造ＴＦＴ２００の構成要素の一部には、数字の後に「Ｂ」を付した参照符号を用いている。
図１（ａ）に示すように、ＬＤＤ構造ＴＦＴ１００は、基板１上に形成された半導体層３Ａと、半導体層３Ａを覆うゲート絶縁層５と、ゲート絶縁層５上に形成されたゲート電極７Ａと、ゲート電極７Ａおよび半導体層３Ａを覆う層間絶縁層１１と、半導体層３Ａに電気的に接続されたソース電極８Ａおよびドレイン電極９Ａとを有している。
半導体層３Ａは、チャネル領域３１Ａ、ソース領域３３ｓＡ、ドレイン領域３３ｄＡ、およびＬＤＤ領域３２Ａとを有している。チャネル領域３１Ａは、ソース領域３３ｓＡとドレイン領域３３ｄＡとの間に位置している。ＬＤＤ領域３２Ａは、チャネル領域３１Ａとソース領域３３ｓＡおよびドレイン領域３３ｄＡの少なくとも一方とに挟まれている。この例では、ソース領域３３ｓＡ及びドレイン領域３３ｄＡは、第１導電型不純物（例えばｎ型不純物）を含む第１導電型領域（例えばｎ+型領域）である。ＬＤＤ領域３２Ａは、チャネル領域３１Ａよりも高く、かつ、ソース領域３３ｓＡ及びドレイン領域３３ｄＡよりも低い濃度で第１導電型不純物（例えばｎ型不純物）を含む第１導電型領域（例えばｎ-型領域）である。本明細書では、ソース領域３３ｓＡ及びドレイン領域３３ｄＡを「高濃度不純物領域」または「ｎ+型領域」と総称し、ＬＤＤ領域３２Ａを「低濃度不純物領域」または「ｎ-型領域」と呼ぶことがある。
ゲート電極７Ａは、ゲート絶縁層５を介して、半導体層３Ａの少なくともチャネル領域３１Ａと重なるように配置されている。この例では、基板１の法線方向から見たとき、ゲート電極７Ａは、チャネル領域３１Ａと重なり、ソース領域３３ｓＡ、ドレイン領域３３ｄＡおよびＬＤＤ領域３２Ａとは重なっていない。また、基板１の法線方向から見たとき、ゲート電極７Ａの端部と、ＬＤＤ領域３２Ａのチャネル領域３１Ａ側の端部とが整合している。
ゲート絶縁層５および層間絶縁層１１には、半導体層３Ａのソース領域３３ｓＡに達するソースコンタクトホール１３Ａ、および、半導体層３Ａのドレイン領域３３ｄＡに達するドレインコンタクトホール１４Ａが設けられている。これらのコンタクトホール１３Ａ、１４Ａは、ゲート絶縁層５および層間絶縁層１１を同時にエッチングすることによって形成されている。このため、ソースコンタクトホール１３Ａおよびドレインコンタクトホール１４Ａの側壁において、ゲート絶縁層５の側面と層間絶縁層１１の側面とは整合している。
ソース電極８Ａは、層間絶縁層１１上およびソースコンタクトホール１３Ａ内に設けられ、ソースコンタクトホール１３Ａ内でソース領域３３ｓＡと接している。ドレイン電極９Ａは、層間絶縁層１１上およびドレインコンタクトホール１４Ａ内に設けられ、ドレインコンタクトホール１４Ａ内でドレイン領域３３ｄＡと接している。
本実施形態では、ソース領域３３ｓＡおよびドレイン領域３３ｄＡは、コンタクトホール１３Ａ、１４Ａを介して半導体層３Ａに第１導電型不純物を注入することによって形成されている。本明細書では、コンタクトホールを介した注入工程を、「コンタクトドーピング工程」と称する。このため、半導体層３Ａの上面において、ソースコンタクトホール１３Ａの縁部と、半導体層３Ａのソース領域３３ｓＡとは整合している。同様に、ドレインコンタクトホール１４Ａの縁部と、半導体層３Ａのドレイン領域３３ｄＡとは整合している。ここでいう「整合している」とは、上記のようなコンタクトホールを介した注入で形成されていればよく、例えば半導体層３Ａに注入された第１導電型不純物が活性化アニールによって周囲に拡散した場合をも含む。このような構成により、ソース電極８Ａのうち半導体層３Ａと接する面（コンタクト面）とソース領域３３ｓＡとが整合し、ドレイン電極９Ａのうち半導体層３Ａと接する面とドレイン領域３３ｄＡとが整合することになる。
一方、図１（ｂ）に示すＧＯＬＤ構造ＴＦＴ２００は、基板１上に形成された半導体層３Ｂと、半導体層３Ｂを覆うゲート絶縁層５と、ゲート絶縁層５上に形成されたゲート電極７Ｂと、ゲート電極７Ｂおよび半導体層３Ｂを覆う層間絶縁層１１と、半導体層３Ｂに電気的に接続されたソース電極８Ｂおよびドレイン電極９Ｂとを有している。半導体層３Ｂは、チャネル領域３１Ｂ、ソース領域３３ｓＢ、ドレイン領域３３ｄＢ、およびＬＤＤ領域３２Ｂを有している。ＬＤＤ領域３２Ｂは、チャネル領域３１Ｂと、ソース領域３３ｓＢおよびドレイン領域３３ｄＢの少なくとも一方との間に位置している。ＬＤＤ領域３２Ｂは、チャネル領域３１Ｂよりも高く、かつ、ソース領域３３ｓＢ及びドレイン領域３３ｄＢ（以下、「高濃度不純物領域」）よりも低い濃度で第１導電型不純物を含む。
ＧＯＬＤ構造ＴＦＴ２００は、ゲート電極７Ｂが、ゲート絶縁層５を介して、半導体層３Ｂのチャネル領域３１Ｂだけでなく、ＬＤＤ領域３２Ｂの一部とも重なるように配置されている点で、ＬＤＤ構造ＴＦＴ１００と異なっている。ＬＤＤ領域３２Ｂは、ゲート電極７Ｂと重なっていない部分、すなわち基板１の法線方向から見たとき、ソース領域３３ｓＢおよびドレイン領域３３ｄＢとゲート電極７Ｂとの間に位置する部分（「ＬＤＤ部分」）３２（１）と、ゲート電極７Ｂと重なる部分（以下、「ＧＯＬＤ部分」）３２（２）とを含む。ＧＯＬＤ部分３２（２）は、ＧＯＬＤ領域またはＮＭ領域と呼ばれることもある。ＬＤＤ部分３２（１）およびＧＯＬＤ部分３２（２）は、不純物元素を同じ濃度で含んでいてもよいし、異なる濃度で含んでいてもよい。後述するように、ＬＤＤ部分３２（１）は、ＧＯＬＤ部分３２（２）よりも高い濃度で第１導電型不純物を含んでいてもよい。
その他の構造は、図１（ａ）に示すＬＤＤ構造ＴＦＴ１００と同様であるため、説明を省略する。
ＧＯＬＤ構造ＴＦＴ２００でも、ＬＤＤ構造ＴＦＴ１００と同様に、ソース領域３３ｓＢおよびドレイン領域３３ｄＢは、それぞれ、ソースコンタクトホール１３Ｂおよびドレインコンタクトホール１４Ｂを介して半導体層３Ｂに第１導電型不純物を注入することによって形成されている（コンタクトドーピング工程）。このため、半導体層３Ｂの上面において、コンタクトホール１３Ｂ、１４Ｂの縁部は、それぞれ、半導体層３Ｂのソース領域３３ｓＢおよびドレイン領域３３ｄＢの縁部と整合している。
本実施形態の半導体装置は、ＬＤＤ構造ＴＦＴ１００およびＧＯＬＤ構造ＴＦＴ２００の両方を備えていてもよい。例えば、画素用ＴＦＴとして複数のＬＤＤ構造ＴＦＴ１００、駆動回路用ＴＦＴとして複数のＧＯＬＤ構造ＴＦＴ２００を同一基板１上に有していてもよい。このような場合、半導体層３Ａ、３Ｂは同じ半導体膜から形成され、ゲート電極７Ａ、７Ｂは同じ導電膜から形成され得る。ゲート絶縁層５および層間絶縁層１１は、各ＴＦＴ１００、２００に共通であってもよい。また、ＴＦＴ１００、２００のソース領域３３ｓＡ、３３ｓＢおよびドレイン領域３３ｄＡ、３３ｄＢを共通のコンタクトドーピング工程で形成してもよい。これにより、半導体装置の製造プロセスで使用するフォトマスクの枚数を削減できる。
なお、本実施形態の半導体装置では、ＬＤＤ領域を有するＴＦＴの少なくとも１つの高濃度不純物領域が、コンタクトドーピング工程によって形成され、その高濃度不純物領域とコンタクトホール内で接するように電極（ソースまたはドレイン電極）が配置されていればよい。従って、ソースおよびドレイン領域のいずれか一方のみがコンタクトドーピング工程で形成されていてもよい。
本明細書において、「ＬＤＤ領域」は、その不純物濃度が例えば１×１０18ａｔｏｍｓ／ｃｍ3以上であり、かつ、ソース・ドレイン領域の不純物濃度よりも低い領域を指す。従って、半導体層のうち極めて低濃度（１×１０18ａｔｏｍｓ／ｃｍ3未満）で不純物を含む領域を含まない。例えばＬＤＤ領域に注入された不純物の一部がゲート電極の下にあるチャネル領域まで拡散する場合もあるが、不純物が拡散した部分の不純物濃度は極めて低いと考えられるため、そのような部分は「ＬＤＤ領域」には含まれない。
次いで、本実施形態におけるＬＤＤ構造ＴＦＴ１００、ＧＯＬＤ構造ＴＦＴ２００の製造方法の一例を順に説明する。
図３（ａ）〜（ｄ）は、ＬＤＤ構造ＴＦＴ１００を製造する方法の一例を示す模式的な断面工程図である。
まず、図３（ａ）に示すように、基板１上に、公知の方法で、半導体層（例えばポリシリコン層）３Ａ、ゲート絶縁層５およびゲート電極７Ａをこの順で形成する。
次いで、図３（ｂ）に示すように、ゲート電極７Ａをマスクとして、半導体層３Ａに第１導電型（ここではｎ型）の不純物イオンを低濃度で注入し、半導体層３Ａに低濃度注入領域３０Ａを形成する。不純物イオンが注入されなかった領域はチャネル領域３１Ａとなる。この後、第１の温度で活性化アニールを行い、低濃度注入領域３０Ａに注入された不純物イオンを活性化させるとともに、低濃度注入領域３０Ａの結晶性を回復させる。
続いて、図３（ｃ）に示すように、半導体層３Ａを覆うように層間絶縁層１１を形成した後、層間絶縁層１１上に、開口部を有するレジストマスク４１を形成する。次いで、レジストマスク４１を用いて、ゲート絶縁層５および層間絶縁層１１にソースコンタクトホール１３Ａ、ドレインコンタクトホール１４Ａを形成する。
続いて、図３（ｄ）に示すように、ソースコンタクトホール１３Ａおよびドレインコンタクトホール１４Ａを介して、低濃度注入領域３０Ａの一部に第１導電型の不純物イオンを高濃度で注入する。これにより、半導体層３Ａにソース領域３３ｓＡおよびドレイン領域３３ｄＡが形成される。低濃度注入領域３０Ａのうち高濃度で不純物イオンが注入されなかった領域がＬＤＤ領域３２Ａとなる。この後、レジストマスク４１を剥離する。なお、レジストマスク４１の剥離は、不純物イオンの注入の前に行ってもよい。
次いで、第２の温度で活性化アニールを行い、ソース領域３３ｓＡおよびドレイン領域３３ｄＡに注入された不純物イオンを活性化させる。第２の温度は、例えば第１の温度よりも低い温度に設定される。このようにして、ＬＤＤ構造ＴＦＴ１００を得る。
図４（ａ）〜（ｄ）は、ＧＯＬＤ構造を有するＴＦＴ２００を製造する方法の一例を示す模式的な断面工程図である。
まず、図４（ａ）に示すように、基板１上に、公知の方法で、半導体層３Ｂおよびゲート絶縁層５を形成する。次いで、ゲート絶縁層５上にレジストマスク４２を形成し、これを用いて、半導体層３Ｂに第１導電型（ここではｎ型）の不純物イオンを低濃度で注入し、半導体層３Ｂに低濃度注入領域３０Ｂを形成する。不純物イオンが注入されなかった領域はチャネル領域３１Ｂとなる。
レジストマスク４２を剥離した後、図４（ｂ）に示すように、ゲート絶縁層５上に、低濃度注入領域３０Ｂの一部およびチャネル領域３１Ｂと重なるようにゲート電極７Ｂを形成する。この後、第１の温度で活性化アニールを行い、低濃度注入領域３０Ｂに注入された不純物イオンを活性化させる。なお、活性化アニールを、ゲート電極７Ｂの形成前に行ってもよい。
続いて、図４（ｃ）に示すように、図３（ｃ）を参照しながら前述した方法と同様の方法で、層間絶縁層１１を形成し、ゲート絶縁層５および層間絶縁層１１のパターニングを行ってソースコンタクトホール１３Ｂおよびドレインコンタクトホール１４Ｂを得る。
続いて、図４（ｄ）に示すように、図３（ｄ）を参照しながら前述した方法と同様の方法で、低濃度注入領域３０Ｂの一部に第１導電型の不純物イオンを高濃度で注入し、ソース領域３３ｓＢおよびドレイン領域３３ｄＢを得る。低濃度注入領域３０Ｂのうち高濃度で不純物イオンが注入されなかった領域がＬＤＤ領域３２Ｂとなる。次いで、第１の温度よりも低い第２の温度で活性化アニールを行い、ＧＯＬＤ構造ＴＦＴ２００を得る。
本実施形態によると、ＬＤＤ構造ＴＦＴ１００を製造する際に、ゲート電極７ＡをマスクとしてＬＤＤ領域３２Ａとなる低濃度注入領域（Ｎ-領域）を形成し、コンタクトホール１３Ａ、１４Ａが形成された絶縁層をマスクとしてソース領域またはドレイン領域となる高濃度注入領域（Ｎ+領域）を形成する。また、ＧＯＬＤ構造ＴＦＴ２００を製造する場合でも、コンタクトホール１３Ｂ、１４Ｂが形成された絶縁層をマスクとして高濃度注入領域（Ｎ+領域）を形成する。このため、フォトマスクの使用枚数を従来よりも１枚削減することが可能である。
上記方法では、コンタクトドーピングを行う前に低濃度注入領域に対する活性化アニールを行い、コンタクトドーピング後に高濃度注入領域に対する活性化アニールを行っている。なお、活性化アニールは、コンタクトドーピング後に１回だけ行っても構わない。ただし、上記方法のように、コンタクトドーピングを行う前にも活性化アニールを行うことが好ましい。この理由は次のとおりである。
一般に、不純物イオンが注入された領域には、イオン注入時に生じた結晶の損傷を回復し、注入されたイオンを活性化するためにアニール（活性化アニール）が行われる。しかしながら、コンタクトドーピング後に、高温で活性化アニールを行うと、コンタクトホールからゲート絶縁層と半導体層との界面において終端している水素が離脱し、ＴＦＴ特性を悪化させる可能性がある。これに対し、上記方法では、ＬＤＤ領域３２Ａ、３２Ｂとなる低濃度注入領域（Ｎ-領域）を形成した後、コンタクトドーピング工程を行う前に、第１の温度で活性化アニールを行い、低濃度注入領域３０Ａ、３０Ｂの結晶を一旦回復させている。第１の温度は、例えば５００℃以上７００℃以下であってもよい。次いで、コンタクトドーピング後、第２の温度で高濃度注入領域（Ｎ+領域）の活性化アニールを行う。第２の温度は、第１の温度よりも低く設定され得る。第２の温度は例えば２００℃以上３００℃未満であってもよい。このように、コンタクトドーピング前後に活性化アニールを行うことにより、ＴＦＴ特性を確保しつつ、低濃度不純物領域および高濃度不純物領域の結晶性の回復をより確実に行うことができる。
コンタクトドーピングを行う際の加速エネルギーは、低濃度注入領域３０Ａ、３０Ｂを形成する際の加速エネルギーよりも低くてもよく、例えば５ｋｅＶ以上３０ｋｅＶ以下であってもよい。これにより、コンタクトドーピング後の活性化アニールにおいて、終端水素の離脱をより効果的に抑制できる。
なお、ＴＦＴ１００、２００の導電型はｎ型に限定されず、ｐ型であってもよい。この場合には、半導体層３Ａ、３Ｂに注入される第１導電型不純物として、ボロンなどのｐ型不純物を用いる。
なお、特開２００７−１４１９９２号公報には、ゲート絶縁層に設けたコンタクトホールを介して半導体層に不純物イオンを注入することによって、ソース・ドレイン領域を形成する方法が記載されている。この方法では、ソース・ドレイン領域の形成後、層間絶縁層の形成およびパターニングが行われる。この方法によると、ゲート絶縁層および層間絶縁層を別個にパターニングする必要があり、フォトマスクの枚数を低減できない。また、ゲート絶縁層が薄い場合には、ゲート絶縁層をドーピングマスクとして利用できない場合もある。これに対し、本実施形態では、ゲート絶縁層であるゲート絶縁層５および層間絶縁層１１を一括してエッチングするので、フォトマスクの枚数を低減できる。また、エッチングマスクとして、ゲート絶縁層５および層間絶縁層１１を用いるので、ゲート絶縁層５の厚さにかかわらず適用できる。前述したように、コンタクトドーピングの前後に、活性化アニールを２回に分けて行うと、さらに有利である。
（第２の実施形態）
以下、図面を参照しながら、本発明による第２の実施形態の半導体装置を説明する。
本実施形態の半導体装置は、同一基板上に、ＬＤＤ構造ＴＦＴおよびＧＯＬＤ構造ＴＦＴを備えている。これらのＴＦＴは、同一の半導体膜を用いて、共通の工程で形成される。ＬＤＤ構造ＴＦＴは画素用ＴＦＴとして表示領域に形成され、ＧＯＬＤ構造ＴＦＴは駆動回路用ＴＦＴとして額縁領域に形成され得る。
図５（ａ）は、本実施形態の半導体装置におけるＬＤＤ構造ＴＦＴ１０１およびＧＯＬＤ構造ＴＦＴ２０１を例示する断面図であり、図５（ｂ）および（ｃ）は、それぞれ、ＬＤＤ構造ＴＦＴ１０１およびＧＯＬＤ構造ＴＦＴ２０１の半導体層３Ａ、３Ｂを例示する平面図である。
ＬＤＤ構造ＴＦＴ１０１では、ＬＤＤ領域３２Ａは、ソース領域３３ｓＡおよびドレイン領域３３ｄＡにそれぞれ接する第３ＬＤＤ領域（「高濃度ＬＤＤ領域」ともいう。）３６と、第３ＬＤＤ領域３６とチャネル領域３１Ａとの間に位置する第４ＬＤＤ領域（「低濃度ＬＤＤ領域」ともいう。）３７とを含む。第３ＬＤＤ領域３６は、第４ＬＤＤ領域３７よりも高い濃度で、第１導電型の不純物を含む。この例では、第４ＬＤＤ領域３７は、チャネル領域３１Ａと接している。図示する例では、基板１の法線方向から見たとき、ソース領域３３ｓＡおよびドレイン領域３３ｄＡは、それぞれ、第３ＬＤＤ領域３６の内部に配置されている。その他の構成は、図１に示すＬＤＤ構造ＴＦＴ１００と同様であるので、説明を省略する。
また、ＧＯＬＤ構造ＴＦＴ２０１では、ＬＤＤ領域３２Ｂは、ソース領域３３ｓＢおよびドレイン領域３３ｄＢにそれぞれ接する第１ＬＤＤ領域（「高濃度ＬＤＤ領域」ともいう）３４と、第１ＬＤＤ領域３４とチャネル領域３１Ｂとの間に位置する第２ＬＤＤ領域（「低濃度ＬＤＤ領域」ともいう。）３５とを含む。第２ＬＤＤ領域３５は、ゲート電極７Ｂによってオーバーラップされている。基板１の法線方向から見たとき、ソース領域３３ｓＢおよびドレイン領域３３ｄＢは、それぞれ、第１ＬＤＤ領域３４の内部に配置されている。その他の構成は、図１に示すＧＯＬＤ構造ＴＦＴ２００と同様であるので、説明を省略する。
次いで、本実施形態の半導体装置の製造方法の一例を説明する。
図６（ａ）〜（ｅ）は、本実施形態の半導体装置を製造する方法を示す模式的な工程断面図である。簡単のため、ここでは、ＬＤＤ構造ＴＦＴ１０１およびＧＯＬＤ構造ＴＦＴ２０１を１個ずつ形成する方法を示しているが、典型的には、各ＴＦＴは複数個形成される。
まず、図６（ａ）に示すように、基板１のＬＤＤ構造ＴＦＴを形成しようとする領域に島状の半導体層３Ａ、ＧＯＬＤ構造ＴＦＴを形成しようとする領域に島状の半導体層３Ｂを形成する。続いて、これらの半導体層３Ａ、３Ｂを覆うゲート絶縁層５を形成する。
基板１は絶縁性の表面を有する基板であればよく、石英基板、ガラス基板の他、表面が絶縁層で覆われたＳｉ基板や金属基板を用いてもよい。
半導体層３Ａ、３Ｂは、結晶質シリコン膜を用いて形成される。具体的には、まず、プラズマＣＶＤ法やスパッタ法などの公知の方法を用いて、非晶質構造を有する半導体膜（ここでは、非晶質シリコン膜）を堆積する。非晶質半導体膜の厚さは２０ｎｍ以上７０ｎｍ以下、好ましくは４０ｎｍ以上６０ｎｍ以下である。この後、非晶質半導体膜を結晶化させて結晶質半導体膜（ここではポリシリコン膜）を形成し、これをパターニングすることによって、半導体層３Ａ、３Ｂを得る。非晶質半導体膜の結晶化は、レーザー結晶化によって行うことができる。あるいは、非晶質半導体膜に触媒元素を添加した後、アニール処理を行うことにより、結晶化させてもよい。
ゲート絶縁層５は、例えばＣＶＤ法を用いて形成される。ここでは、厚さが例えば５０ｎｍ以上２００ｎｍ以下の酸化ケイ素（ＳｉＯ2）層を形成する。
次いで、公知のフォトリソグラフィにより、半導体層３Ａの一部を覆うレジストマスク４５と、半導体層３Ｂのチャネル領域となる部分を覆うレジストマスク４７とを形成する。レジストマスク４５は、半導体層３Ａのうち高濃度不純物領域が形成される領域を露出し、かつ、チャネル領域およびＬＤＤ領域が形成される領域を覆うように配置される。
この後、レジストマスク４５、４７を用いて、半導体層３Ａ、３Ｂに、ｎ型の不純物イオンを低濃度で注入し、低濃度注入領域５０Ａ、５０Ｂを得る（第１のイオン注入工程）。ここでは、不純物イオンとしてリンイオンを注入する。注入の際の加速電圧は例えば６０ｋＶ、ドーズ量は１×１０13／ｃｍ2とする。半導体層３Ｂのうち不純物イオンが注入されなかった領域はチャネル領域３１Ｂとなる。
続いて、レジストマスク４５、４７を除去し、図６（ｂ）に示すように、半導体層３Ａ、３Ｂ上にそれぞれゲート電極７Ａ、７Ｂを形成する。ゲート電極７Ａは、低濃度注入領域５０Ａのうちチャネル領域となる部分上に配置される。ゲート電極７Ｂは、半導体層３Ｂの低濃度注入領域５０Ｂの一部およびチャネル領域３１Ｂを覆うように配置される。
ゲート電極７Ａ、７Ｂは、例えば、スパッタ法により、ゲート絶縁層５上にタングステン（Ｗ）膜（厚さ：例えば４００ｎｍ）を形成した後、Ｗ膜をエッチングすることによって行うことができる。ゲート電極７Ａ、７Ｂの材料は特に限定されない。例えばＴａＮ膜およびＷ膜からなる積層膜であってもよい。
次に、図６（ｃ）に示すように、ゲート電極７Ａ、７Ｂをマスクとして、半導体層３Ａ、３Ｂに、ｎ型の不純物イオンを低濃度で注入する（第２のイオン注入工程）。ここでは、不純物イオンとしてリンイオンを注入する。注入の際の加速電圧は例えば５０ｋＶ、ドーズ量は１×１０13／ｃｍ2とする。これにより、半導体層３Ａのうちゲート電極７Ａで覆われ、不純物が注入されなかった部分はチャネル領域３１Ａとなる。また、第１および第２のイオン注入工程の両方で不純物イオンが注入された部分３６は、第３ＬＤＤ領域となる。第１のイオン注入工程で不純物イオンが注入されず、第２のイオン注入工程で不純物イオンが注入された部分３７は、第４ＬＤＤ領域となる。第３ＬＤＤ領域３６は、第４ＬＤＤ領域３７よりも高い濃度で第１導電型不純物を含む。
この後、活性化アニール（第１の活性化アニール）を行う。アニール温度は、特に限定しないが、例えば５００℃以上７００℃以下であってもよい。
続いて、図６（ｄ）に示すように、半導体層３Ａ、３Ｂ、ゲート電極７Ａ、７Ｂおよびゲート絶縁層５を覆うように、層間絶縁層１１を形成する。層間絶縁層１１は、例えば、厚さが３００ｎｍ以上９００ｎｍ以下のＳｉＯ2膜であってもよい、あるいは、例えばＳｉＮ膜およびＳｉＯ2膜からなる積層膜であってもよい。この後、必要に応じて、半導体層３Ａ、３Ｂを水素化するための熱処理（水素化アニール）、例えば１気圧の窒素雰囲気あるいは水素混合雰囲気中で３５０〜５５０℃のアニールを行ってもよい。
次いで、図６（ｅ）に示すように、層間絶縁層１１上に、開口部を有するレジストマスク４９を形成し、レジストマスク４９を用いて、層間絶縁層１１のパターニングを行う。これにより、層間絶縁層１１に、半導体層３Ａの第３ＬＤＤ領域３６の一部に達するソースコンタクトホール１３Ａ、ドレインコンタクトホール１４Ａと、半導体層３Ｂの第１ＬＤＤ領域３４の一部に達するソースコンタクトホール１３Ｂ、ドレインコンタクトホール１４Ｂとを形成する。
次いで、これらのコンタクトホール１３Ａ、１４Ａ、１３Ｂ、１４Ｂを介して、半導体層３Ａ、３Ｂに不純物イオンを注入する（コンタクトドーピング工程）。これにより、半導体層３Ａの第３ＬＤＤ領域３６にソースおよびドレイン領域３３ｓＡ、３３ｄＡを形成する。また、半導体層３Ｂの第１ＬＤＤ領域３４にソースおよびドレイン領域３３ｓＢ、３３ｄＢを形成する。この後、レジストマスク４９を除去する。なお、レジストマスク４９を除去した後で、コンタクトドーピングを行っても構わない。
コンタクトドーピング工程におけるイオン注入条件を説明する。ここでは、不純物イオンとしてリンイオンを注入する。注入の際の加速電圧は、第１および第２のイオン注入工程の加速電圧よりも低く設定されることが好ましく、例えば２０ｋＶ未満に設定される。また、既に２回のイオン注入を行った後の領域に対してイオン注入を行うため、本工程におけるドーズ量は、従来の高濃度注入領域を形成する際のドーズ量よりも低い値に設定され得る。また、第１および第２のイオン注入工程におけるドーズ量よりも低くなるように設定されてもよい。好ましくは、ドーズ量は１０13／ｃｍ2以上１０14／ｃｍ2以下に設定される。このように、コンタクトドーピング工程では、第１および第２のイオン注入工程よりも低いエネルギーでイオン注入を行うことが可能になるので、注入時の結晶の損傷を小さくできる。従って、注入後に行う活性化アニールの温度を低く設定しても、結晶性を十分に回復できる。
この後、第２の活性化アニールを行い、ソースおよびドレイン領域３３ｓＡ、３３ｄＡ、３３ｓＢ、３３ｄＢの結晶性を回復し、注入されたイオンを活性化させる。この後、図示しないが、コンタクトホール１３Ａ、１３Ｂ、１４Ａ、１４Ｂにそれぞれソース電極およびドレイン電極を形成する。このようにして、ＬＤＤ構造ＴＦＴ１０１およびＧＯＬＤ構造ＴＦＴ２０１が製造される。
第２の活性化アニールは、上記の第１の活性化アニールよりも低い温度で行ってもよく、例えば３００℃未満に設定されてもよい。これにより、コンタクトホール１３Ａ、１４Ａ、１３Ｂ、１４Ｂからの水素の離脱を低減できるので、ＴＦＴ特性の低下を抑制できる。
上記方法では、コンタクトドーピングを利用して、ＴＦＴ１０１、２０１の高濃度注入領域を形成するので、高濃度注入領域を形成するためのドーピングマスクをフォトプロセスで形成する必要がない。従って、フォトマスクの使用枚数を従来よりも低減できる。
本実施形態では、ＬＤＤ構造ＴＦＴ１０１の第４ＬＤＤ領域３７の不純物濃度および注入プロファイルは、第２のイオン注入工程の注入条件によって決まる。ＧＯＬＤ構造ＴＦＴ２０１の第２ＬＤＤ領域３５の不純物濃度および注入プロファイルは、第１のイオン注入工程の注入条件によって決まる。第１および第３ＬＤＤ領域３４、３６は、第１および第２のイオン注入工程の両方で不純物イオンが注入された領域である。このため、第１および第３ＬＤＤ領域３４、３６の不純物濃度および注入プロファイルは実質的に同じになる。また、高濃度不純物領域であるソースおよびドレイン領域３３ｓＡ、３３ｄＡ、３３ｓＢ、３３ｄＢの不純物濃度および注入プロファイルは実質的に同じになる。
従って、第１〜第４ＬＤＤ領域３４、３５、３６、３７の不純物濃度を、それぞれ、ｃ１、ｃ２、ｃ３、ｃ４とし、高濃度不純物領域の不純物濃度をｃ５とすると、下式（１）〜（３）に示す関係が成り立つ。
ｃ２＜ｃ１＜ｃ５ （１）
ｃ４＜ｃ３＜ｃ５ （２）
ｃ１＝ｃ３ （３）
上記では、不純物濃度の異なる２つのＬＤＤ領域を有するＬＤＤ構造ＴＦＴ１０１およびＧＯＬＤ構造ＴＦＴ２０１を製造する方法を説明するが、代わりに、図１に示すＬＤＤ構造ＴＦＴ１００、ＧＯＬＤ構造２００を製造してもよい。
ここで、比較のため、コンタクトドーピングを行わずに製造された参考例の半導体装置を説明する。参考例の半導体装置は、同一基板上に、ＬＤＤ構造ＴＦＴ１０００およびＧＯＬＤ構造ＴＦＴ２０００を有している。
図１０（ａ）は、ＬＤＤ構造ＴＦＴ１０００およびＧＯＬＤ構造ＴＦＴ２０００を例示する断面図である。図１０（ｂ）および（ｃ）は、それぞれ、ＬＤＤ構造ＴＦＴ１０００およびＧＯＬＤ構造ＴＦＴ２０００の半導体層３Ｄ、３Ｅの上面図である。図１０では、簡単のため、図１〜図５と同様の構成要素には同じ参照符号を付している。
図７（ａ）は、ＬＤＤ構造ＴＦＴ１０００およびＧＯＬＤ構造ＴＦＴ２０００を備えた参考例の半導体装置のプロセスフローであり、図７（ｂ）は、ＬＤＤ構造ＴＦＴ１０１およびＧＯＬＤ構造ＴＦＴ２０１を備えた本実施形態の半導体装置のプロセスフローである。なお、図７（ａ）および（ｂ）は、それぞれ、ＧＯＬＤ構造ＴＦＴ２０００、およびＧＯＬＤ構造ＴＦＴ２０１のみを製造する場合のプロセスフローと同様である。
参考例の半導体装置では、各ＴＦＴ１０００、２０００の高濃度注入領域（ソース領域３３ｓＡ、３３ｓＢおよびドレイン領域３３ｄＡ、３３ｄＢ）と、ＬＤＤ構造ＴＦＴ１０００のＬＤＤ領域３２Ａとを作り分けるために、高濃度注入領域を形成するためのマスク（Ｎ+フォト）を用いている。高濃度注入領域を形成した後、これらの一部を露出するコンタクトホール１３Ａ、１３Ｂ、１４Ａ、１４Ｂを設けて、その内部にソースおよびドレイン電極８Ａ、８Ｂ、９Ａ、９Ｂを形成する。従って、基板１の法線方向から見たとき、半導体層上面において、ソース領域３３ｓＡ、３３ｓＢおよびドレイン領域３３ｄＡ、３３ｄＢの縁部と、コンタクトホール１３Ａ、１３Ｂ、１４Ａ、１４Ｂの縁部とは整合しない。これに対し、本実施形態では、コンタクトドーピングによってソース領域３３ｓＡ、３３ｓＢおよびドレイン領域３３ｄＡ、３３ｄＢを形成するので、Ｎ+領域形成用マスクは不要である。従って、参考例の半導体装置よりもフォトマスクの枚数を削減できる。このように、本実施形態によると、フォトマスクの使用枚数を増加させることなく、ＬＤＤ構造ＴＦＴとＧＯＬＤ構造ＴＦＴとを同一基板上に形成できるので有利である。
図７から分かるように、本実施形態によると、参考例のプロセスフローで必須であったフォト工程を１回分削減できる、すなわちフォトマスクを１枚削減できることが分かる。フォトマスクを１枚減らすことができれば、フォトリソグラフィによるレジストパターンの形成（レジスト塗布、プレベーク、露光、現像、ポストベークなどを含む）、レジストパターンの剥離、洗浄および乾燥工程を省略できるので、製造工程数および製造コストを大幅に低減できる。
（第３の実施形態）
以下、図面を参照しながら、本発明による第３の実施形態の半導体装置を説明する。本実施形態の半導体装置は、同一基板上に、ＬＤＤ構造を有する第１導電型のＴＦＴ、ＧＯＬＤ構造を有する第１導電型のＴＦＴ、および第２導電型のＴＦＴを備えている。また、本実施形態では、ＬＤＤ構造およびＧＯＬＤ構造ＴＦＴのチャネル領域に閾値電圧を調整するためのドーピング（チャネルドーピング）が施されている。
以下では、第１導電型はｎ型、第２導電型はｐ型であるとして説明するが、第１導電型はｐ型、第２導電型はｎ型であってもよい。ＬＤＤ構造ＴＦＴは画素用ＴＦＴとして表示領域に形成され、ＧＯＬＤ構造ＴＦＴおよびｐ型ＴＦＴは駆動回路用ＴＦＴとして額縁領域に形成され得る。ｐ型ＴＦＴは、例えばシングルドレイン構造を有する。
本実施形態の半導体装置は、同一基板上に、ｎ型のＬＤＤ構造ＴＦＴ１０２、ｎ型のＧＯＬＤ構造ＴＦＴ２０２およびｐ型ＴＦＴ３０２を備えている。
ＬＤＤ構造ＴＦＴ１０２およびＧＯＬＤ構造ＴＦＴ２０２の構造は、チャネル領域３１Ａ、３１Ｂに不純物が注入されている点以外は、それぞれ、図５を参照しながら前述したＬＤＤ構造ＴＦＴ１０１およびＧＯＬＤ構造ＴＦＴ２０１と同様である。また、これらのＴＦＴ１０２、２０２のＬＤＤ領域および高濃度不純物領域の配置、不純物濃度、注入プロファイルなども前述の実施形態と同様であるので、ここでは説明を省略する。
図８（ａ）は、ｐ型ＴＦＴ３０２の断面図であり、図８（ｂ）はｐ型ＴＦＴ３０２の半導体層３Ｃの平面図である。ｐ型ＴＦＴ３０２は、例えばシングルドレイン構造を有している。ｐ型ＴＦＴ３０２は、基板１上に形成された半導体層３Ｃと、半導体層３Ｃを覆うゲート絶縁層５と、ゲート絶縁層５上に形成されたゲート電極７Ｃと、ゲート電極７Ｃおよび半導体層３Ｃを覆う層間絶縁層１１と、ソース電極８Ｃおよびドレイン電極９Ｃとを有している。
半導体層３Ｃは、チャネル領域３１Ｃ、ソース領域３８ｓ、ドレイン領域３８ｄ、ソースコンタクト領域３９ｓおよびドレインコンタクト領域３９ｄを有している。ソース領域３８ｓは、ソースコンタクト領域３９ｓとチャネル領域３１Ｃとに挟まれている。同様に、ドレイン領域３８ｄは、ドレインコンタクト領域３９ｄとチャネル領域３１Ｃとに挟まれている。この例では、ソース領域３８ｓ、ドレイン領域３８ｄ、ソースコンタクト領域３９ｓおよびドレインコンタクト領域３９ｄは、いずれも、高濃度で第２導電型不純物（例えばｐ型不純物）を含む第２導電型領域（例えばｐ+型領域）である。
ソース電極８Ｃは、ゲート絶縁層５および層間絶縁層１１に形成されたソースコンタクトホール内で、半導体層３Ｃのソースコンタクト領域３９ｓと接している。ドレイン電極９Ｃは、ゲート絶縁層５および層間絶縁層１１に形成されたドレインコンタクトホール内で、半導体層３Ｃのドレインコンタクト領域３９ｄと接している。半導体層３Ｃの上面において、ソースコンタクトホールの縁部と、ソースコンタクト領域３９ｓの縁部とは整合している。同様に、ドレインコンタクトホールの縁部と、ドレインコンタクト領域３９ｄの縁部とは整合している。
この例では、ソースコンタクト領域３９ｓおよびドレインコンタクト領域３９ｄは、コンタクトドーピングによって形成されている。ソースコンタクト領域３９ｓおよびドレインコンタクト領域３９ｄの第２導電型の不純物濃度は、ソース領域３８ｓおよびドレイン領域３８ｄの第２導電型（例えばｐ型）の不純物濃度と同じである。また、ソースコンタクト領域３９ｓおよびドレインコンタクト領域３９ｄの第１導電型（例えばｎ型）の不純物濃度は、ソース領域３８ｓおよびドレイン領域３８ｄの第１導電型の不純物濃度よりも、コンタクトドーピングで注入された分だけ高い。
次いで、本実施形態の半導体装置の製造方法の一例を説明する。
図９（ａ）〜（ｆ）は、本実施形態の半導体装置を製造する方法を示す模式的な工程断面図である。簡単のため、ここでは、ＬＤＤ構造ＴＦＴ１０２、ＧＯＬＤ構造ＴＦＴ２０２およびｐ型ＴＦＴ３０２を１個ずつ形成する方法を示しているが、典型的には、各ＴＦＴは複数個形成される。
まず、図９（ａ）に示すように、基板１のＬＤＤ構造ＴＦＴを形成しようとする領域に島状の半導体層３Ａ、ＧＯＬＤ構造ＴＦＴを形成しようとする領域に島状の半導体層３Ｂ、ｐ型ＴＦＴを形成しようとする領域に島状の半導体層３Ｃを形成する。続いて、これらの半導体層３Ａ、３Ｂ、３Ｃを覆うゲート絶縁層５を形成する。これらの形成方法は、図６（ａ）を参照しながら前述した方法と同様の方法である。
次いで、公知のフォトリソグラフィにより、半導体層３Ａの一部を覆うレジストマスク４５と、半導体層３Ｂのチャネル領域となる部分を覆うレジストマスク４７と、半導体層３Ｃのチャネル領域となる部分を覆うレジストマスク４８とを形成する。レジストマスク４５は、半導体層３Ａのうち高濃度不純物領域が形成される領域を露出し、かつ、チャネル領域およびＬＤＤ領域が形成される領域を覆うように配置される。ここでは、レジストマスク４８として、ハーフトーンマスクなどの多階調マスクを用いる。
この後、レジストマスク４５、４７、４８を用いて、半導体層３Ａ、３Ｂ、３Ｃに、ｎ型の不純物イオンを低濃度で注入し、低濃度注入領域５０Ａ、５０Ｂ、５０Ｃを得る（第１のイオン注入工程）。ここでは、不純物イオンとしてリンイオンを注入する。注入の際の加速電圧は例えば６０ｋＶ、ドーズ量は１×１０13／ｃｍ2とする。
続いて、図９（ｂ）に示すように、レジストマスク４５、４７を除去するとともに、レジストマスク４８に対してアッシング処理（ハーフアッシング）を行い、レジストマスク４８の高さを低減する。この後、高さが低減されたレジストマスク４８をマスクとして、半導体層３Ａ、３Ｂ、３Ｃにｐ型不純物を注入する。ｐ型不純物は、半導体層３Ａ、３Ｂにおけるチャネル領域となる部分に注入される（チャネルドーピング）。ここでは、例えば、加速電圧：３０ｋＶ、ドーズ量：１×１０12／ｃｍ2でボロンイオンを注入する。
次いで、図９（ｃ）に示すように、半導体層３Ａ、３Ｂ、３Ｃ上にそれぞれゲート電極７Ａ、７Ｂ、７Ｃを形成する。ゲート電極７Ｃは、半導体層３Ｃの低濃度注入領域５０Ｃのうちチャネル領域となる部分上に配置される。ゲート電極７Ａ、７Ｂ、７Ｃの形成方法、およびゲート電極７Ａ、７Ｂの配置は、図６（ｂ）を参照しながら前述した工程と同様であってもよい。
次に、ゲート電極７Ａ、７Ｂ、７Ｃをマスクとして、半導体層３Ａ、３Ｂ、３Ｃに、ｎ型の不純物イオンを低濃度で注入する（第２のイオン注入工程）。注入条件は、図６（ｃ）に示す第２のイオン注入工程の条件と同様であってもよい。れにより、図６（ｃ）を参照しながら前述したように、半導体層３Ａに第３および第４ＬＤＤ領域３６、３７が形成され、半導体層３Ｂに第１および第２ＬＤＤ領域３４、３５が形成される。
続いて、図９（ｄ）に示すように、ＬＤＤ構造形成領域およびＧＯＬＤ構造形成領域を覆い、ｐ型ＴＦＴ形成領域を露出するレジストマスク４４を設け、半導体層３Ｃのゲート電極７Ｃで覆われていない部分に、ゲート絶縁層５越しにｐ型の不純物イオンを高濃度で注入する。これにより、半導体層３Ｃに、ソース領域３８ｓおよびドレイン領域３８ｄを形成する。注入条件は特に限定しないが、例えば、加速電圧：５０ｋＶ以上９０ｋＶ以下、ドーズ量：５×１０14／ｃｍ2以上５×１０15／ｃｍ2以下でボロンイオンを注入する。
レジストマスク４４を除去した後、活性化アニール（第１の活性化アニール）を行う。これにより、第１のイオン注入工程、チャネルドーピングおよびｐ型不純物ドーピングによって半導体層３Ａ、３Ｂ、３Ｃに注入されたイオンが活性化され、かつ、半導体層３Ａ、３Ｂ、３Ｃの結晶性を回復させる。アニール温度は、特に限定しないが、例えば５００℃以上７００℃以下であってもよい。
続いて、図９（ｅ）に示すように、半導体層３Ａ、３Ｂ、３Ｃ、ゲート電極７Ａ、７Ｂ、７Ｃおよびゲート絶縁層５を覆うように、層間絶縁層１１を形成する。この後、必要に応じて、水素化を行ってもよい。層間絶縁層１１の形成および水素化アニールの方法は、図３（ｄ）を参照しながら前述した方法と同様であってもよい。
次いで、図９（ｆ）に示すように、層間絶縁層１１上に、開口部を有するレジストマスク４９を形成し、レジストマスク４９を用いて、層間絶縁層１１のパターニングを行う。これにより、層間絶縁層１１に、半導体層３Ａの第３ＬＤＤ領域３６の一部に達するソースコンタクトホール１３Ａ、ドレインコンタクトホール１４Ａと、半導体層３Ｂの第１ＬＤＤ領域３４の一部に達するソースコンタクトホール１３Ｂ、ドレインコンタクトホール１４Ｂと、半導体層３Ｃのソース領域３８ｓおよびドレイン領域３８ｄにそれぞれ達するソースコンタクトホール１３Ｃおよびドレインコンタクトホール１４Ｃを形成する。
次いで、これらのコンタクトホール１３Ａ、１３Ｂ、１３Ｃ、１４Ａ、１４Ｂ、１４Ｃを介して、半導体層３Ａ、３Ｂ、３Ｃに不純物イオンを注入する（コンタクトドーピング工程）。イオン注入条件は、図３（ｅ）に示すコンタクトドーピング工程の条件と同じであってもよい。これにより、半導体層３Ａ、３Ｂにソース領域３３ｓＡ、３３ｓＢ、ドレイン領域３３ｄＡ、３３ｄＢを形成する。このとき、ｐ型ＴＦＴとなる半導体層３Ｃにもｎ型不純物イオンが注入され、ソースコンタクト領域３９ｓ、ドレインコンタクト領域３９ｄが得られる。この後、レジストマスク４９を除去する。なお、本コンタクトドーピング工程では、図９（ｄ）に示す工程において高濃度でｐ型不純物が注入されたソースおよびドレイン領域３８ｓ、３８ｄに、低ドーズでｎ型不純物を注入する。このため、ｎ型不純物が注入された領域（ソースコンタクト領域３９ｓ、ドレインコンタクト領域３９ｄ）がｎ型化することはない。なお、レジストマスク４９を除去した後で、コンタクトドーピングを行っても構わない。
この後、第２の活性化アニールを行い、半導体層３Ａ、３Ｂのソース・ドレイン領域および半導体層３Ｃのコンタクト領域３９ｓ、３９ｄの結晶性を回復し、注入されたイオンを活性化させる。次いで、図示しないが各ＴＦＴにソース電極およびドレイン電極を形成する。このようにして、ＴＦＴ１０２、２０２、３０２を備えた半導体装置が製造される。第２の活性化アニールの温度は、上記の第１の活性化アニールよりも低い温度で行ってもよく、例えば３００℃未満に設定されてもよい。
上記方法では、コンタクトドーピングを利用して、ＴＦＴ１０２、２０２の高濃度注入領域を形成する。また、ハーフトーンマスクを利用してチャネルドーピングを行う。このため高濃度注入領域を形成するためのドーピングマスク、およびチャネルドーピング用のマスクをフォトプロセスで形成する必要がない。従って、フォトマスクの使用枚数を従来よりも２枚低減できる。
特許文献１、特開２００１−８５６９５号公報などでは、ハーフトーンマスクを用いてフォトマスク枚数を削減する方法が開示されている。しかしながら、これらの方法では、エッチングによってレジストパターンの線幅を制御する必要がある。これに対し、上記方法では、ドーピングの打ち分けのためにハーフトーンマスクを適用しており、線幅の制御を行う必要がない。従って、精幅制御性を低下させることなく、フォトマスク枚数を削減できる。
なお、本実施形態の方法は上記方法に限定されない。チャネルドーピングのためのハーフトーンマスクを使用しなくてもよい。あるいは、チャネルドーピングを行わなくてもよい。
本発明は、酸化物半導体ＴＦＴおよび酸化物半導体ＴＦＴを有する種々の半導体装置に広く適用され得る。例えばアクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置、ＭＥＭＳ表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置、指紋読み取り装置、半導体メモリ等の種々の電子装置にも適用される。
１ 基板
３Ａ、３Ｂ，３Ｃ 半導体層
５ ゲート絶縁層
７Ａ、７Ｂ、７Ｃ ゲート電極
８Ａ、８Ｂ、８Ｃ ソース電極
９Ａ、９Ｂ、９Ｃ ドレイン電極
１１ 層間絶縁層
１３Ａ、１３Ｂ、１３Ｃ ソースコンタクトホール
１４Ａ、１４Ｂ、１４Ｃ ドレインコンタクトホール
３０Ａ、３０Ｂ 低濃度注入領域
３１Ａ、３１Ｂ、３１Ｃ チャネル領域
３２Ａ、３２Ｂ ＬＤＤ領域（低濃度不純物領域）
３３ｓＡ、３３ｓＢ、３８ｓ ソース領域（高濃度不純物領域）
３３ｄＡ、３３ｄＢ、３８ｄ ドレイン領域（高濃度不純物領域）
３４ 第１ＬＤＤ領域（高濃度ＬＤＤ領域）
３５ 第２ＬＤＤ領域（低濃度ＬＤＤ領域、ＮＭ領域）
３６ 第３ＬＤＤ領域（高濃度ＬＤＤ領域）
３７ 第４ＬＤＤ領域（低濃度ＬＤＤ領域）
３９ｓ ソースコンタクト領域
３９ｄ ドレインコンタクト領域
４１、４２、４４、４５、４７、４９ レジストマスク
５０Ａ、５０Ｂ、５０Ｃ 低濃度注入領域
２００、２０１、２０２ ＧＯＬＤ構造ＴＦＴ
１００、１０１、１０２ ＬＤＤ構造ＴＦＴ

Claims (8)

  1. 基板上に少なくとも１つの薄膜トランジスタを備えた半導体装置であって、前記少なくとも１つの薄膜トランジスタは、
    チャネル領域と、第１導電型の不純物を含む高濃度不純物領域と、前記チャネル領域と前記高濃度不純物領域との間に位置し、前記高濃度不純物領域よりも低く、かつ、前記チャネル領域よりも高い濃度で前記第１導電型の不純物を含む低濃度不純物領域とを有する半導体層と、
    前記半導体層の上に形成されたゲート絶縁層と、
    前記ゲート絶縁層の上に設けられ、少なくとも前記チャネル領域と重なるように配置されたゲート電極と
    前記ゲート電極および前記ゲート絶縁層上に形成された層間絶縁層と、
    前記半導体層に接続されたソース電極およびドレイン電極と
    を備え、
    前記基板の法線方向から見たとき、前記高濃度不純物領域は、前記低濃度不純物領域の内部に位置しており、
    前記層間絶縁層および前記ゲート絶縁層には、前記半導体層に達するコンタクトホールが設けられており、前記ソース電極およびドレイン電極の少なくとも一方は、前記層間絶縁層上および前記コンタクトホール内に形成され、前記コンタクトホール内で前記高濃度不純物領域と接し、
    前記コンタクトホールの側壁において、前記ゲート絶縁層および前記層間絶縁層の側面は整合しており、
    前記半導体層の上面において、前記コンタクトホールの縁部と、前記高濃度不純物領域の縁部とは整合しており、
    前記少なくとも１つの薄膜トランジスタは、第１薄膜トランジスタおよび第２薄膜トランジスタを含み、
    前記第１薄膜トランジスタでは、前記低濃度不純物領域の一部は、前記ゲート絶縁層を介して前記ゲート電極で覆われており、
    前記第２薄膜トランジスタでは、前記低濃度不純物領域の前記チャネル領域側の端部は、前記ゲート電極の端部と整合しており、
    前記第１薄膜トランジスタにおいて、前記低濃度不純物領域は、前記ゲート絶縁層を介して前記ゲート電極と重ならない第１低濃度不純物領域と、前記ゲート電極と重なる第２低濃度不純物領域とを含み、前記第１低濃度不純物領域は、前記第２低濃度不純物領域よりも高い濃度で前記第１導電型の不純物を含んでおり、
    前記第２薄膜トランジスタにおいて、前記低濃度不純物領域は、前記高濃度不純物領域と接する第３低濃度不純物領域と、前記第３低濃度不純物領域よりも前記チャネル領域側に位置する第４低濃度不純物領域とを含み、前記第３低濃度不純物領域は、前記第４低濃度不純物領域よりも高い濃度で前記第１導電型の不純物を含み、
    前記第１薄膜トランジスタの前記第１低濃度不純物領域と、前記第２薄膜トランジスタの前記第３低濃度不純物領域とは同一の不純物元素を含み、前記第１および第３低濃度不純物領域の厚さ方向における前記第１導電型の不純物の濃度プロファイルは略等しい、半導体装置。
  2. 前記少なくとも１つの薄膜トランジスタとは異なる導電型を有する他の薄膜トランジスタをさらに含み、
    前記他の薄膜トランジスタは、
    チャネル領域と、コンタクト領域と、前記チャネル領域と前記コンタクト領域との間に位置し、第２導電型の不純物を含む他の高濃度不純物領域とを有する半導体層であって、前記コンタクト領域は、前記他の高濃度不純物領域と同じ濃度で前記第２導電型の不純物を含み、かつ、前記他の高濃度不純物領域よりも高い濃度で前記第１導電型の不純物を含む、他の半導体層と、
    前記他の半導体層上に延設された前記ゲート絶縁層と、
    前記ゲート絶縁層の上に設けられた他のゲート電極と
    前記他のゲート電極および前記ゲート絶縁層上に延設された前記層間絶縁層と、
    前記他の半導体層に接続された他のソース電極および他のドレイン電極と
    を備え、
    前記層間絶縁層および前記ゲート絶縁層には、前記他の半導体層に達する他のコンタクトホールが設けられており、前記他のソース電極および他のドレイン電極の少なくとも一方は、前記層間絶縁層上および前記他のコンタクトホール内に形成され、前記他のコンタクトホール内で前記コンタクト領域と接し、
    前記他のコンタクトホールの側壁において、前記ゲート絶縁層および前記層間絶縁層の側面は整合しており、
    前記他の半導体層の上面において、前記他のコンタクトホールの縁部と、前記コンタクト領域の縁部とは整合している、請求項１に記載の半導体装置。
  3. 少なくとも第１薄膜トランジスタおよび第２薄膜トランジスタを基板上に備えた半導体装置の製造方法であって、
    （ａ）基板上に、第１薄膜トランジスタの活性層となる第１半導体層と、第２薄膜トランジスタの活性層となる第２半導体層とを形成し、前記第１および第２半導体層を覆うゲート絶縁層を形成する工程と、
    （ｂ）前記第１半導体層の一部および前記第２半導体層の一部に、第１導電型の不純物を注入する第１の注入工程と、
    （ｃ）前記第１半導体層のうち前記第１の注入工程で不純物が注入された領域の一部およびチャネル領域となる部分の上に第１ゲート電極を形成し、前記第２半導体層のうち前記第１の注入工程で不純物が注入されなかった領域の一部上に第２ゲート電極を形成する工程と、
    （ｄ）前記第１および第２ゲート電極をマスクとして、前記第１および第２半導体層に第１導電型の不純物を注入する第２の注入工程であって、これにより、前記第１半導体層のうち前記第１および第２の注入工程の両方で不純物が注入された領域が第１低濃度不純物領域、前記第１の注入工程で不純物が注入され、かつ、前記第２ゲート電極で覆われていたために前記第２の注入工程で不純物が注入されなかった領域が第２低濃度不純物領域となり、前記第２半導体層のうち前記第１および第２の注入工程の両方で不純物が注入された領域が第３低濃度不純物領域、前記第２の注入工程で不純物が注入され、前記第１の注入工程で不純物が注入されなかった領域が第４低濃度不純物領域となる、第２のイオン注入工程と、
    （ｅ）前記ゲート絶縁層、前記第１ゲート電極および第２ゲート電極上に層間絶縁層を形成する工程と、
    （ｆ）前記層間絶縁層上にマスクを形成し、前記マスクを用いて前記ゲート絶縁層および前記層間絶縁層を同時にエッチングすることによって、前記ゲート絶縁層および前記層間絶縁層に、前記第１低濃度不純物領域の一部を露出する第１コンタクトホールと、前記第３低濃度不純物領域の一部を露出する第２コンタクトホールとを形成する工程と、
    （ｇ）前記第１および第２コンタクトホールを介して、前記第１および第３低濃度不純物領域の前記一部に第１導電型の不純物を注入することによって、前記第１半導体層に第１高濃度不純物領域を形成し、前記第２半導体層に第２高濃度不純物領域を形成する工程と、
    （ｈ）前記層間絶縁層上および前記第１コンタクトホール内に、前記第１高濃度不純物領域と接する第１の電極を形成し、前記層間絶縁層上および前記第２コンタクトホール内に、前記第２高濃度不純物領域と接する第２の電極を形成する工程と
    を包含する半導体装置の製造方法。
  4. 前記工程（ｇ）よりも前に、前記第１、第２、第３および第４低濃度不純物領域に対して、第１の活性化アニールを行い、
    前記工程（ｇ）よりも後に、前記第１および第２高濃度不純物領域に対して、第２の活性化アニールを行う、請求項３に記載の半導体装置の製造方法。
  5. 前記第２の活性化アニールは、前記第１の活性化アニールよりも低い温度で行う、請求項４に記載の半導体装置の製造方法。
  6. 前記工程（ｇ）では、前記第１および第２のイオン注入工程よりも低いドーズ量または低い加速電圧で、前記第１導電型の不純物の注入を行う、請求項３から５のいずれかに記載の半導体装置の製造方法。
  7. 前記第１および第２薄膜トランジスタとは導電型の異なる第３薄膜トランジスタをさらに備え、
    前記工程（ａ）は、前記基板上に第３半導体層を形成する工程を含み、前記ゲート絶縁層は前記第３半導体層上にも延設され、
    前記工程（ｃ）は、前記第３半導体層上に第３ゲート電極を形成する工程を含み、
    前記工程（ｃ）の後、前記工程（ｅ）の前に、前記第３ゲート電極をマスクとして第２導電型の不純物を前記第３半導体層に注入することによって、前記第３半導体層に第３高濃度不純物領域を形成する工程をさらに含み、
    前記工程（ｅ）において前記層間絶縁層は、前記第３ゲート電極上にも延設され、
    前記工程（ｆ）は、前記ゲート絶縁層および前記層間絶縁層に、前記第３高濃度不純物領域の一部を露出する第３コンタクトホールを形成する工程を含み、
    前記工程（ｇ）は、前記第３コンタクトホールを介して、前記第３高濃度不純物領域の前記一部に第１導電型の不純物を注入することによって、前記第３半導体層にコンタクト領域を形成する工程を含み、
    前記工程（ｈ）は、前記層間絶縁層上および前記第３コンタクトホール内に、前記コンタクト領域と接する第３の電極を形成する工程を含む、請求項３から６のいずれかに記載の半導体装置の製造方法。
  8. 前記工程（ｂ）の前記第１の注入工程は、前記第１、第２および第３半導体層上にそれぞれ配置された第１、第２および第３マスクを用いて行い、前記第３マスクは多階調マスクであり、
    前記第１の注入工程の後、前記工程（ｃ）の前に、
    前記第１および第２マスクを除去するとともに、前記第３マスクの一部を除去する工程と、
    前記第３マスクの一部を用いて、前記第１および第２半導体層のチャネル領域となる部分を含む領域に不純物を注入する工程と
    をさらに包含する、請求項７に記載の半導体装置の製造方法。
JP2017515494A 2015-04-28 2016-04-19 半導体装置及びその製造方法 Active JP6503459B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2015091063 2015-04-28
JP2015091063 2015-04-28
PCT/JP2016/062369 WO2016175086A1 (ja) 2015-04-28 2016-04-19 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JPWO2016175086A1 JPWO2016175086A1 (ja) 2018-02-01
JP6503459B2 true JP6503459B2 (ja) 2019-04-17

Family

ID=57199157

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017515494A Active JP6503459B2 (ja) 2015-04-28 2016-04-19 半導体装置及びその製造方法

Country Status (4)

Country Link
US (1) US10468533B2 (ja)
JP (1) JP6503459B2 (ja)
CN (1) CN107533981B (ja)
WO (1) WO2016175086A1 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105428243B (zh) * 2016-01-11 2017-10-24 京东方科技集团股份有限公司 一种薄膜晶体管及制作方法、阵列基板和显示装置
CN108198754B (zh) * 2017-12-04 2021-01-29 武汉华星光电半导体显示技术有限公司 一种多晶硅tft基板的制作方法及多晶硅tft基板
JP7071841B2 (ja) * 2018-02-28 2022-05-19 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
CN108899301A (zh) * 2018-06-20 2018-11-27 矽力杰半导体技术(杭州)有限公司 形成导电插塞的方法
CN109148366A (zh) * 2018-09-18 2019-01-04 武汉华星光电半导体显示技术有限公司 阵列基板及其制作方法
CN109638067A (zh) * 2018-12-19 2019-04-16 武汉华星光电半导体显示技术有限公司 薄膜晶体管的制作方法以及薄膜晶体管
CN112635571A (zh) * 2019-09-24 2021-04-09 乐金显示有限公司 薄膜晶体管及其制造方法及包括该薄膜晶体管的显示设备
CN112103245B (zh) * 2020-09-22 2023-08-11 成都京东方显示科技有限公司 阵列基板的制造方法、阵列基板及显示面板
JP2022083170A (ja) * 2020-11-24 2022-06-03 株式会社ジャパンディスプレイ 表示装置及びその製造方法
WO2023243073A1 (ja) * 2022-06-17 2023-12-21 シャープディスプレイテクノロジー株式会社 半導体装置、半導体装置の製造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03184372A (ja) 1989-12-13 1991-08-12 Olympus Optical Co Ltd 半導体装置の製造方法
JP3362467B2 (ja) 1993-08-12 2003-01-07 セイコーエプソン株式会社 薄膜半導体装置の製造方法
JP2796047B2 (ja) 1993-10-26 1998-09-10 松下電器産業株式会社 Ｃｍｏｓトランジスタの製造方法
JP3428143B2 (ja) 1994-06-03 2003-07-22 セイコーエプソン株式会社 不純物の活性化方法ならびに薄膜トランジスタの製造方法
JPH09232583A (ja) 1996-02-27 1997-09-05 Fujitsu Ltd 薄膜トランジスタ及びその製造方法、並びに薄膜トランジスタマトリクス装置
JP4536187B2 (ja) * 1998-11-17 2010-09-01 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
EP1031873A3 (en) * 1999-02-23 2005-02-23 Sel Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
JP4038309B2 (ja) 1999-09-10 2008-01-23 セイコーエプソン株式会社 半導体装置の製造方法、アクティブマトリクス基板の製造方法
JP4127466B2 (ja) * 2000-07-31 2008-07-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6613620B2 (en) 2000-07-31 2003-09-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP2002134756A (ja) 2000-10-26 2002-05-10 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US6773944B2 (en) * 2001-11-07 2004-08-10 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
CN1549230A (zh) * 2003-05-07 2004-11-24 Pt普拉斯有限公司 用于lcd或oeld的具有多栅极结构的结晶硅tft板
US6963083B2 (en) * 2003-06-30 2005-11-08 Lg.Philips Lcd Co., Ltd. Liquid crystal display device having polycrystalline TFT and fabricating method thereof
JP2005333107A (ja) * 2004-04-21 2005-12-02 Mitsubishi Electric Corp 半導体装置、画像表示装置および半導体装置の製造方法
KR101108369B1 (ko) * 2004-12-31 2012-01-30 엘지디스플레이 주식회사 폴리 실리콘형 액정 표시 장치용 어레이 기판 및 그 제조방법
JP2007103418A (ja) * 2005-09-30 2007-04-19 Seiko Epson Corp 半導体装置、半導体装置の製造方法、並びに電気光学装置
JP2007109868A (ja) * 2005-10-13 2007-04-26 Sanyo Electric Co Ltd 薄膜トランジスタ及び有機エレクトロルミネッセンス表示装置
JP2007141992A (ja) 2005-11-16 2007-06-07 Hitachi Displays Ltd 表示装置とその製造方法
CN101925988A (zh) * 2008-01-29 2010-12-22 夏普株式会社 半导体装置及其制造方法
JP2011187500A (ja) * 2010-03-04 2011-09-22 Sharp Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
CN107533981B (zh) 2020-12-15
JPWO2016175086A1 (ja) 2018-02-01
US20180122955A1 (en) 2018-05-03
CN107533981A (zh) 2018-01-02
WO2016175086A1 (ja) 2016-11-03
US10468533B2 (en) 2019-11-05

Similar Documents

Publication Publication Date Title
JP6503459B2 (ja) 半導体装置及びその製造方法
US7387920B2 (en) Method of manufacturing thin film transistor array panel
US20060071211A1 (en) Bottom gate thin film transistor, flat panel display having the same and method of fabricating the same
JP2002313810A (ja) 表示装置およびその製造方法
JP2009124159A (ja) 薄膜トランジスタ
EP3602614A1 (en) Thin film transistor and display substrate, fabrication method thereof, and display device
KR100307457B1 (ko) 박막 트랜지스터의 제조 방법
KR100776362B1 (ko) 비정질 실리콘 박막의 결정화 방법 및 이를 이용한 다결정 실리콘 박막 트랜지스터의 제조방법
KR100585873B1 (ko) 폴리실리콘 액정표시소자 및 그 제조방법
US7157321B2 (en) Semiconductor device and method for manufacturing the same
JP2009086667A (ja) 画像表示システム及びその製造方法
JP2004327979A (ja) 薄膜トランジスター及びこれを利用した表示装置
KR101518851B1 (ko) 어레이 기판의 제조방법
JP4441299B2 (ja) 表示装置の製造方法
JP4514862B2 (ja) 半導体装置の作製方法
JP4467901B2 (ja) 薄膜トランジスタ装置の製造方法
KR101475411B1 (ko) 폴리 실리콘 박막 트랜지스터 및 그 제조방법
JP3949650B2 (ja) アクティブマトリクス型表示装置の作製方法
KR100934328B1 (ko) 하부 게이트를 갖는 다결정 실리콘 박막 트랜지스터 및 그제조방법
KR101018757B1 (ko) 박막 트랜지스터 표시판의 제조 방법
JP2009147153A (ja) 薄膜トランジスタ構造、表示装置及びその製造方法
KR20030047185A (ko) 다결정 실리콘 박막트랜지스터의 제조 방법
KR101447998B1 (ko) 표시 장치의 제조 방법
KR20040058699A (ko) 박막 트랜지스터 어레이 기판의 제조 방법
JP2001189461A (ja) 薄膜トランジスタ及びそれを用いた液晶表示装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171006

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20171006

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181106

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181214

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190226

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190325

R150 Certificate of patent or registration of utility model

Ref document number: 6503459

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150