JP2002313810A - 表示装置およびその製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】 開口率の向上、薄膜トランジスタの周辺の段
差の抑制を図る。 【解決手段】 絶縁性基板に薄膜トランジスタが形成さ
れ、この薄膜トランジスタは、チャネル領域、このチャ
ネル領域の両脇側に濃度の高い不純物がドープされたド
レインおよびソース領域、ドレイン領域とチャネル領域
との間およびソース領域とチャネル領域との間のうち少
なくとも一方に濃度の低い不純物がドープされたＬＤＤ
領域を有するポリシリコンからなる半導体層と、この半
導体層の上面に形成され、チャネル領域、ＬＤＤ領域、
ドレインおよびソース領域に到ってそれぞれ段階的に順
次膜厚が小さくなる絶縁膜と、前記チャネル領域上に前
記絶縁膜を介して形成されるゲート電極とを備える。
差の抑制を図る。 【解決手段】 絶縁性基板に薄膜トランジスタが形成さ
れ、この薄膜トランジスタは、チャネル領域、このチャ
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レインおよびソース領域、ドレイン領域とチャネル領域
との間およびソース領域とチャネル領域との間のうち少
なくとも一方に濃度の低い不純物がドープされたＬＤＤ
領域を有するポリシリコンからなる半導体層と、この半
導体層の上面に形成され、チャネル領域、ＬＤＤ領域、
ドレインおよびソース領域に到ってそれぞれ段階的に順
次膜厚が小さくなる絶縁膜と、前記チャネル領域上に前
記絶縁膜を介して形成されるゲート電極とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は表示装置に係り、ア
クティブ・マトリクス型の表示装置に関する。
クティブ・マトリクス型の表示装置に関する。
【０００２】
【従来の技術】この種の表示装置の代表として知られる
液晶表示装置は、液晶を介して対向配置される透明基板
のうち一方の透明基板の液晶側の面に、ｘ方向に延在し
ｙ方向に並設されるゲート信号線とｙ方向に延在しｘ方
向に並設されるドレイン信号線とが形成され、これら信
号線によって囲まれた各領域を画素領域としている。各
画素領域には、少なくとも、片側のゲート信号線からの
走査信号によって作動する薄膜トランジスタと、この薄
膜トランジスタを介して片側のドレイン信号線からの映
像信号が供給される画素電極とが形成されている。この
画素電極は対向電極との間に電界を発生せしめ、これに
より液晶の透過率を制御するようになっている。また、
前記薄膜トランジスタとして、いわゆる低温ポリシリコ
ン（ｐ−Ｓｉ）と称される半導体層を用いるものが知ら
れている。このような薄膜トランジスタは約４５０℃以
下の低温プロセスで形成することができる。そして、前
記ゲート信号線に走査信号を供給する走査駆動回路、お
よびドレイン信号線に映像信号を供給する映像駆動回路
も前記一方の基板上に形成するものが知られている。各
駆動回路は多数の相補型のＭＩＳトランジスタから構成
され、これらＭＩＳトランジスタは前記薄膜トランジス
タと並行して形成できるからである。このような薄膜ト
ランジスタの構成としては、たとえば特開平１１−１６
３３６６号公報に示したものが知られている。
液晶表示装置は、液晶を介して対向配置される透明基板
のうち一方の透明基板の液晶側の面に、ｘ方向に延在し
ｙ方向に並設されるゲート信号線とｙ方向に延在しｘ方
向に並設されるドレイン信号線とが形成され、これら信
号線によって囲まれた各領域を画素領域としている。各
画素領域には、少なくとも、片側のゲート信号線からの
走査信号によって作動する薄膜トランジスタと、この薄
膜トランジスタを介して片側のドレイン信号線からの映
像信号が供給される画素電極とが形成されている。この
画素電極は対向電極との間に電界を発生せしめ、これに
より液晶の透過率を制御するようになっている。また、
前記薄膜トランジスタとして、いわゆる低温ポリシリコ
ン（ｐ−Ｓｉ）と称される半導体層を用いるものが知ら
れている。このような薄膜トランジスタは約４５０℃以
下の低温プロセスで形成することができる。そして、前
記ゲート信号線に走査信号を供給する走査駆動回路、お
よびドレイン信号線に映像信号を供給する映像駆動回路
も前記一方の基板上に形成するものが知られている。各
駆動回路は多数の相補型のＭＩＳトランジスタから構成
され、これらＭＩＳトランジスタは前記薄膜トランジス
タと並行して形成できるからである。このような薄膜ト
ランジスタの構成としては、たとえば特開平１１−１６
３３６６号公報に示したものが知られている。
【０００３】
【発明が解決しようとする課題】このような構成の薄膜
トランジスタは、そのチャネル領域とこのチャネル領域
の両脇に形成されるドレインおよびソース領域との間に
それぞれいわゆるＬＤＤ（LIGHTLY DOPED DRAIN）領域
を形成し、これら各ＬＤＤの幅を均一にしてオン電流の
大きさを均一にしたものである。なお、このＬＤＤ領域
はドレインおよびソース領域にドープされる不純物より
も濃度の低い不純物がドープされた領域で、ここの部分
における電界集中を緩和させるために形成されるもので
ある。しかしながら、このような薄膜トランジスタは、
そのチャネル領域、ＬＤＤ領域、ドレインおよびソース
領域を被う絶縁膜（ゲート絶縁膜として機能するもの）
の膜厚に考慮が払われていないために、コンタクトホー
ルのテーパ面を小さくできず開口率の向上が図れない、
薄膜トランジスタのゲート電極の周辺に形成される段差
のため層間絶縁膜の被覆性に不都合が生じる等の指摘が
なされるに到った。本発明は、このような事情に基づく
ものであり、その目的は、開口率の向上が図れ、薄膜ト
ランジスタのゲート電極の周辺による不都合を解消した
表示装置を提供することにある。また、本発明の他の目
的は、該薄膜トランジスタの形成の際における不純物の
イオン打ち込みのための電圧を低減できる表示装置の製
造方法を提供することにある。
トランジスタは、そのチャネル領域とこのチャネル領域
の両脇に形成されるドレインおよびソース領域との間に
それぞれいわゆるＬＤＤ（LIGHTLY DOPED DRAIN）領域
を形成し、これら各ＬＤＤの幅を均一にしてオン電流の
大きさを均一にしたものである。なお、このＬＤＤ領域
はドレインおよびソース領域にドープされる不純物より
も濃度の低い不純物がドープされた領域で、ここの部分
における電界集中を緩和させるために形成されるもので
ある。しかしながら、このような薄膜トランジスタは、
そのチャネル領域、ＬＤＤ領域、ドレインおよびソース
領域を被う絶縁膜（ゲート絶縁膜として機能するもの）
の膜厚に考慮が払われていないために、コンタクトホー
ルのテーパ面を小さくできず開口率の向上が図れない、
薄膜トランジスタのゲート電極の周辺に形成される段差
のため層間絶縁膜の被覆性に不都合が生じる等の指摘が
なされるに到った。本発明は、このような事情に基づく
ものであり、その目的は、開口率の向上が図れ、薄膜ト
ランジスタのゲート電極の周辺による不都合を解消した
表示装置を提供することにある。また、本発明の他の目
的は、該薄膜トランジスタの形成の際における不純物の
イオン打ち込みのための電圧を低減できる表示装置の製
造方法を提供することにある。
【０００４】
【課題を解決するための手段】本発明において開示され
る発明のうち、代表的なものの概要を簡単に説明すれ
ば、以下のとおりである。すなわち、本発明による表示
装置は、たとえば、液晶を介して対向配置される各基板
のうち少なくとも一方の基板に薄膜トランジスタが形成
され、この薄膜トランジスタは、チャネル領域、このチ
ャネル領域の両脇側に濃度の高い不純物がドープされた
ドレインおよびソース領域、ドレイン領域とチャネル領
域との間およびソース領域とチャネル領域との間あるい
はドレイン領域とチャネル領域の間に濃度の低い不純物
がドープされたＬＤＤ領域を有するポリシリコンからな
る半導体層と、この半導体層の上面に形成され、チャネ
ル領域、ＬＤＤ領域、ドレインおよびソース領域あるい
はドレイン領域に到ってそれぞれ段階的に順次膜厚が小
さくなる絶縁膜と、前記チャネル領域上に前記絶縁膜を
介して形成されるゲート電極とを備えることを特徴とす
るものである。
る発明のうち、代表的なものの概要を簡単に説明すれ
ば、以下のとおりである。すなわち、本発明による表示
装置は、たとえば、液晶を介して対向配置される各基板
のうち少なくとも一方の基板に薄膜トランジスタが形成
され、この薄膜トランジスタは、チャネル領域、このチ
ャネル領域の両脇側に濃度の高い不純物がドープされた
ドレインおよびソース領域、ドレイン領域とチャネル領
域との間およびソース領域とチャネル領域との間あるい
はドレイン領域とチャネル領域の間に濃度の低い不純物
がドープされたＬＤＤ領域を有するポリシリコンからな
る半導体層と、この半導体層の上面に形成され、チャネ
ル領域、ＬＤＤ領域、ドレインおよびソース領域あるい
はドレイン領域に到ってそれぞれ段階的に順次膜厚が小
さくなる絶縁膜と、前記チャネル領域上に前記絶縁膜を
介して形成されるゲート電極とを備えることを特徴とす
るものである。
【０００５】このように構成された表示装置は、ドレイ
ンおよびソース領域上の絶縁膜の膜厚はチャネル領域上
の絶縁膜のそれよりも大幅に小さく形成される。このた
め、ドレインおよびソース電極用に形成される前記絶縁
膜のコンタクト孔はその内側面のテーパに占める面積を
小さくでき、該各電極の面積を小さくできる。このた
め、開口率の向上が図れる。また、該絶縁膜はチャネル
領域からドレインおよびソース領域に到るまで２段階に
段差を分割させているため、ほぼ滑らかな斜面として形
成され段差による不都合が解消される。
ンおよびソース領域上の絶縁膜の膜厚はチャネル領域上
の絶縁膜のそれよりも大幅に小さく形成される。このた
め、ドレインおよびソース電極用に形成される前記絶縁
膜のコンタクト孔はその内側面のテーパに占める面積を
小さくでき、該各電極の面積を小さくできる。このた
め、開口率の向上が図れる。また、該絶縁膜はチャネル
領域からドレインおよびソース領域に到るまで２段階に
段差を分割させているため、ほぼ滑らかな斜面として形
成され段差による不都合が解消される。
【０００６】また、本発明による表示装置の製造方法
は、たとえば、絶縁性基板に薄膜トランジスタが形成さ
れるものであって、前記薄膜トランジスタは、前記基板
側にポリシリコンからなる半導体層、絶縁膜、導電層を
形成させる工程と、前記導電層をチャネル領域、ＬＤＤ
領域上にて残存させ、残存された該導電層をマスクとし
て高濃度の不純物をイオン打ち込みする工程と、前記導
電層はチャネル領域上にて残存させ、残存された該導電
層をマスクとし低濃度の不純物をイオン打ち込みする工
程とを経て形成し、かつ、チャネル領域上に残存させる
導電層のパターン化に用いるレジスト膜はチャネル領域
およびＬＤＤ領域上に残存させた導電層のパターン化に
用いたレジスト膜の周辺を除去したものを用いるととも
に、前記導電膜をチャネル領域およびＬＤＤ領域上に、
さらにチャネル領域上に残存させる際に、それをマスク
としてこのマスクから露出された前記絶縁膜の表面を若
干エッチングすることを特徴とするものである。
は、たとえば、絶縁性基板に薄膜トランジスタが形成さ
れるものであって、前記薄膜トランジスタは、前記基板
側にポリシリコンからなる半導体層、絶縁膜、導電層を
形成させる工程と、前記導電層をチャネル領域、ＬＤＤ
領域上にて残存させ、残存された該導電層をマスクとし
て高濃度の不純物をイオン打ち込みする工程と、前記導
電層はチャネル領域上にて残存させ、残存された該導電
層をマスクとし低濃度の不純物をイオン打ち込みする工
程とを経て形成し、かつ、チャネル領域上に残存させる
導電層のパターン化に用いるレジスト膜はチャネル領域
およびＬＤＤ領域上に残存させた導電層のパターン化に
用いたレジスト膜の周辺を除去したものを用いるととも
に、前記導電膜をチャネル領域およびＬＤＤ領域上に、
さらにチャネル領域上に残存させる際に、それをマスク
としてこのマスクから露出された前記絶縁膜の表面を若
干エッチングすることを特徴とするものである。
【０００７】このように構成された表示装置の製造方法
は、高濃度の不純物、低濃度の不純物をそれぞれイオン
打ち込みの際に、スルー膜となる絶縁膜の膜厚はチャネ
ル領域に形成されている絶縁膜よりも小さくなっている
ため、該イオン打ち込みに要する電圧を小さくすること
ができ、該絶縁膜の損傷を小さく抑えることができる。
は、高濃度の不純物、低濃度の不純物をそれぞれイオン
打ち込みの際に、スルー膜となる絶縁膜の膜厚はチャネ
ル領域に形成されている絶縁膜よりも小さくなっている
ため、該イオン打ち込みに要する電圧を小さくすること
ができ、該絶縁膜の損傷を小さく抑えることができる。
【０００８】
【発明の実施の形態】以下、本発明による表示装置の実
施例を図面を用いて説明する。 実施例１． 《全体構成図》図２は、本発明による表示装置の内の液
晶表示装置の一実施例を示す全体構成図である。同図に
おいて、まず、透明基板ＳＵＢ１があり、この透明基板
ＳＵＢ１は液晶を介して透明基板ＳＵＢ２と対向配置さ
れるようになっている。透明基板ＳＵＢ２は透明基板Ｓ
ＵＢ１よりも若干小さな面積で形成され、たとえば図面
下側の面で面一になるようになっている。このため、図
面下側の辺を除く他の辺の周辺部においては、透明基板
ＳＵＢ２が形成されていない領域が存在する。この領域
における透明基板ＳＵＢ１の液晶側の面には後述する走
査駆動回路Ｖおよび映像駆動回路Ｈｅが形成されるよう
になっている。
施例を図面を用いて説明する。 実施例１． 《全体構成図》図２は、本発明による表示装置の内の液
晶表示装置の一実施例を示す全体構成図である。同図に
おいて、まず、透明基板ＳＵＢ１があり、この透明基板
ＳＵＢ１は液晶を介して透明基板ＳＵＢ２と対向配置さ
れるようになっている。透明基板ＳＵＢ２は透明基板Ｓ
ＵＢ１よりも若干小さな面積で形成され、たとえば図面
下側の面で面一になるようになっている。このため、図
面下側の辺を除く他の辺の周辺部においては、透明基板
ＳＵＢ２が形成されていない領域が存在する。この領域
における透明基板ＳＵＢ１の液晶側の面には後述する走
査駆動回路Ｖおよび映像駆動回路Ｈｅが形成されるよう
になっている。
【０００９】透明基板ＳＵＢ１の液晶側の面には、図中
ｘ方向に延在されｙ方向に並設されるゲート信号線ＧＬ
が形成され、その一端（図中左側）は前記走査駆動回路
Ｖに接続され、また、図中ｙ方向に延在されｘ方向に並
設されるドレイン信号線ＤＬが形成され、その一端（図
面上側）は前記映像駆動回路Ｈｅに接続されている。
ｘ方向に延在されｙ方向に並設されるゲート信号線ＧＬ
が形成され、その一端（図中左側）は前記走査駆動回路
Ｖに接続され、また、図中ｙ方向に延在されｘ方向に並
設されるドレイン信号線ＤＬが形成され、その一端（図
面上側）は前記映像駆動回路Ｈｅに接続されている。
【００１０】各ゲート信号線ＧＬと各ドレイン信号線Ｄ
Ｌとで囲まれた各領域はそれぞれ画素領域を構成し、こ
の各画素領域には片側のゲート信号線ＧＬからの走査信
号によって作動する薄膜トランジスタＴＦＴと、この薄
膜トランジスタＴＦＴを介して片側のドレイン信号線Ｄ
Ｌからの映像信号が供給される画素電極ＰＸが備えられ
ている。この画素電極ＰＸは透明基板ＳＵＢ２の液晶側
の面に各画素領域に共通に形成された対向電極ＣＴとの
間に電界を生じせしめ、この電界によって液晶の光透過
率を制御するようになっている。
Ｌとで囲まれた各領域はそれぞれ画素領域を構成し、こ
の各画素領域には片側のゲート信号線ＧＬからの走査信
号によって作動する薄膜トランジスタＴＦＴと、この薄
膜トランジスタＴＦＴを介して片側のドレイン信号線Ｄ
Ｌからの映像信号が供給される画素電極ＰＸが備えられ
ている。この画素電極ＰＸは透明基板ＳＵＢ２の液晶側
の面に各画素領域に共通に形成された対向電極ＣＴとの
間に電界を生じせしめ、この電界によって液晶の光透過
率を制御するようになっている。
【００１１】ここで、前記薄膜トランジスタＴＦＴはそ
の半導体層がたとえばいわゆる低温ポリシリコンで形成
されている。また、前記走査駆動回路Ｖおよび映像駆動
回路Ｈｅは、前記薄膜トランジスタＴＦＴとほぼ同様の
構成からなる多数のトランジスタから構成されている。
これら各トランジスタも低温ポリシリコンを半導体層と
するもので、前記薄膜トランジスタＴＦＴの形成と並行
して形成されるようになっている。なお、透明基板ＳＵ
Ｂ１に対する透明基板ＳＵＢ２の固定は液晶の封入を兼
ねるシール材ＳＬによってなされている。
の半導体層がたとえばいわゆる低温ポリシリコンで形成
されている。また、前記走査駆動回路Ｖおよび映像駆動
回路Ｈｅは、前記薄膜トランジスタＴＦＴとほぼ同様の
構成からなる多数のトランジスタから構成されている。
これら各トランジスタも低温ポリシリコンを半導体層と
するもので、前記薄膜トランジスタＴＦＴの形成と並行
して形成されるようになっている。なお、透明基板ＳＵ
Ｂ１に対する透明基板ＳＵＢ２の固定は液晶の封入を兼
ねるシール材ＳＬによってなされている。
【００１２】《画素の構成》図３は、前記各画素領域の
うち一の画素領域の構成の一実施例を示した平面図であ
る。また、同図のＩ−Ｉ線における断面図を図１に示し
ている。透明基板ＳＵＢ１の液晶側の面に、まず、ポリ
シリコンからなる半導体層ＡＳが形成されている。この
半導体層ＡＳは薄膜トランジスタＴＦＴを構成する半導
体層となり、同図ではたとえばＬ字状のパターンで形成
されている。
うち一の画素領域の構成の一実施例を示した平面図であ
る。また、同図のＩ−Ｉ線における断面図を図１に示し
ている。透明基板ＳＵＢ１の液晶側の面に、まず、ポリ
シリコンからなる半導体層ＡＳが形成されている。この
半導体層ＡＳは薄膜トランジスタＴＦＴを構成する半導
体層となり、同図ではたとえばＬ字状のパターンで形成
されている。
【００１３】半導体層ＡＳは、その一端部が後述のゲー
ト信号線ＧＬとドレイン信号線ＤＬで囲まれる画素領域
内に位置づけられ、また、他の一端部はドレイン信号線
ＤＬと重畳するようにして形成され、各端部は比較的面
積が大きく形成されてコンタクト部を構成するようにな
っている。
ト信号線ＧＬとドレイン信号線ＤＬで囲まれる画素領域
内に位置づけられ、また、他の一端部はドレイン信号線
ＤＬと重畳するようにして形成され、各端部は比較的面
積が大きく形成されてコンタクト部を構成するようにな
っている。
【００１４】そして、このように半導体層ＡＳをも被っ
て透明基板ＳＵＢ１の表面には、たとえばＳｉＯ２から
なる絶縁膜ＧＩが形成されている（図１参照）。この絶
縁膜ＧＩは主として薄膜トランジスタＴＦＴのゲート絶
縁膜として機能するもので、このためゲート絶縁膜とし
て適当な膜厚（約１００ｎｍ）で設定されるようになっ
ている。
て透明基板ＳＵＢ１の表面には、たとえばＳｉＯ２から
なる絶縁膜ＧＩが形成されている（図１参照）。この絶
縁膜ＧＩは主として薄膜トランジスタＴＦＴのゲート絶
縁膜として機能するもので、このためゲート絶縁膜とし
て適当な膜厚（約１００ｎｍ）で設定されるようになっ
ている。
【００１５】また、この絶縁膜ＧＩの表面には図中ｘ方
向に延在されｙ方向に並設されるゲート信号線ＧＬが形
成されている。このゲート信号線ＧＬは前記薄膜トラン
ジスタＴＦＴに近接する部分において前記半導体層ＡＳ
の両端を除く部分の一部を交差して股がるようにして形
成される延在部を有し、この延在部は該半導体層トラン
ジスタＴＦＴのゲート電極ＧＴとして機能するようにな
っている。このゲート電極ＧＴ（ゲート信号線ＧＬ）は
その材料として、この実施例では、たとえばＭｏ、Ｍｏ
合金（ＭｏＷ、ＭｏＣｒ）、Ｔｉ、Ｔｉ合金（ＴｉＷ）
が用いられる。
向に延在されｙ方向に並設されるゲート信号線ＧＬが形
成されている。このゲート信号線ＧＬは前記薄膜トラン
ジスタＴＦＴに近接する部分において前記半導体層ＡＳ
の両端を除く部分の一部を交差して股がるようにして形
成される延在部を有し、この延在部は該半導体層トラン
ジスタＴＦＴのゲート電極ＧＴとして機能するようにな
っている。このゲート電極ＧＴ（ゲート信号線ＧＬ）は
その材料として、この実施例では、たとえばＭｏ、Ｍｏ
合金（ＭｏＷ、ＭｏＣｒ）、Ｔｉ、Ｔｉ合金（ＴｉＷ）
が用いられる。
【００１６】なお、各ゲート信号線ＧＬの間には該ゲー
ト信号線ＧＬと平行して走行する容量信号線ＣＬが形成
されている。この容量信号線ＣＬはたとえば前記ゲート
信号線ＧＬの形成の際に同時に形成されるようになって
おり、したがって該ゲート信号線ＧＬと同一の材料で構
成されるようになっている。
ト信号線ＧＬと平行して走行する容量信号線ＣＬが形成
されている。この容量信号線ＣＬはたとえば前記ゲート
信号線ＧＬの形成の際に同時に形成されるようになって
おり、したがって該ゲート信号線ＧＬと同一の材料で構
成されるようになっている。
【００１７】そして、ゲート信号線ＧＬ、容量信号線Ｃ
Ｌをも被って透明基板ＳＵＢ１の表面にはたとえばＳｉ
Ｏ２からなる第１の層間絶縁膜ＬＧＩ１が形成されてい
る（図１参照）。
Ｌをも被って透明基板ＳＵＢ１の表面にはたとえばＳｉ
Ｏ２からなる第１の層間絶縁膜ＬＧＩ１が形成されてい
る（図１参照）。
【００１８】この第１の層間絶縁膜ＬＧＩ１にはコンタ
クト孔ＣＨ１、ＣＨ２が形成され、該コンタクト孔ＣＨ
１は前記薄膜トランジスタＴＦＴのソース領域ＳＤ１
（後述の画素電極ＰＸと接続される側の領域）の一部を
露出させるようになっており、コンタクト孔ＣＨ２はド
レイン領域ＳＤ２（後述のドレイン信号線ＤＬと接続さ
れる側の領域）の一部を露出させるようになっている。
クト孔ＣＨ１、ＣＨ２が形成され、該コンタクト孔ＣＨ
１は前記薄膜トランジスタＴＦＴのソース領域ＳＤ１
（後述の画素電極ＰＸと接続される側の領域）の一部を
露出させるようになっており、コンタクト孔ＣＨ２はド
レイン領域ＳＤ２（後述のドレイン信号線ＤＬと接続さ
れる側の領域）の一部を露出させるようになっている。
【００１９】この第１の層間絶縁膜ＬＧＩ１の上面には
図中ｙ方向に延在しｘ方向に並設されるドレイン信号線
ＤＬが形成され、このドレイン信号線ＤＬは前記コンタ
クト孔ＣＨ２の部分において薄膜トランジスタＴＦＴの
ドレイン電極ＳＤ２と接続されるようにして形成されて
いる。また、このドレイン信号線ＤＬの形成時におい
て、薄膜トランジスタＴＦＴのソース電極ＳＤ１が前記
コンタクト孔ＣＨ１の部分に形成されるようになってい
る。
図中ｙ方向に延在しｘ方向に並設されるドレイン信号線
ＤＬが形成され、このドレイン信号線ＤＬは前記コンタ
クト孔ＣＨ２の部分において薄膜トランジスタＴＦＴの
ドレイン電極ＳＤ２と接続されるようにして形成されて
いる。また、このドレイン信号線ＤＬの形成時におい
て、薄膜トランジスタＴＦＴのソース電極ＳＤ１が前記
コンタクト孔ＣＨ１の部分に形成されるようになってい
る。
【００２０】そして、このようなドレイン信号線ＤＬ、
ソース電極ＳＤ１をも被って透明基板ＳＵＢ１の表面に
は、たとえばＳｉＮからなる第２の層間絶縁膜ＬＧＩ２
が形成されている。この第２の層間絶縁膜ＬＧＩ２には
コンタクト孔ＣＨ３が形成され、該コンタクト孔ＣＨ３
は前記薄膜トランジスタＴＦＴのソース電極の一部を露
出させるようになっている。
ソース電極ＳＤ１をも被って透明基板ＳＵＢ１の表面に
は、たとえばＳｉＮからなる第２の層間絶縁膜ＬＧＩ２
が形成されている。この第２の層間絶縁膜ＬＧＩ２には
コンタクト孔ＣＨ３が形成され、該コンタクト孔ＣＨ３
は前記薄膜トランジスタＴＦＴのソース電極の一部を露
出させるようになっている。
【００２１】そして、第２の層間絶縁膜ＬＧＩ２の上面
には、たとえばＩＴＯ（INDIUM-TIN-OXIDE）からなる画
素電極ＰＸが形成されている。この画素電極ＰＸはゲー
ト信号線ＧＬおよびドレイン信号線ＤＬに近接して画素
領域の大部分を占めるようにして形成されている。
には、たとえばＩＴＯ（INDIUM-TIN-OXIDE）からなる画
素電極ＰＸが形成されている。この画素電極ＰＸはゲー
ト信号線ＧＬおよびドレイン信号線ＤＬに近接して画素
領域の大部分を占めるようにして形成されている。
【００２２】なお、上述した実施例では、ゲート電極Ｇ
Ｔはゲート信号線ＧＬと一体に形成したものである。し
かし、ゲート信号線ＧＬをゲート電極ＧＴと別の材料で
形成し、これらを電気的に接続させるのようにしてもよ
いことはいうまでもない。
Ｔはゲート信号線ＧＬと一体に形成したものである。し
かし、ゲート信号線ＧＬをゲート電極ＧＴと別の材料で
形成し、これらを電気的に接続させるのようにしてもよ
いことはいうまでもない。
【００２３】《薄膜トランジスタＴＦＴ》図１は前記薄
膜トランジスタＴＦＴの一実施例を示す構成図であり、
図３のＩ−Ｉ線における断面図である。この薄膜トラン
ジスタＴＦＴはその半導体層ＡＳがポリシリコンで形成
されている。
膜トランジスタＴＦＴの一実施例を示す構成図であり、
図３のＩ−Ｉ線における断面図である。この薄膜トラン
ジスタＴＦＴはその半導体層ＡＳがポリシリコンで形成
されている。
【００２４】そして、この半導体層ＡＳは、ゲート電極
ＧＴの直下においてｉ型（真性；INTRINSIC,導電型不純
物からドープされていない）の層からなり、その両脇に
おいてそれぞれ比較的濃度の小さいｎ型不純物がドープ
された層、さらにその両脇においてそれぞれ比較的濃度
の大きなｎ型不純物がドープされた層から形成されてい
る。
ＧＴの直下においてｉ型（真性；INTRINSIC,導電型不純
物からドープされていない）の層からなり、その両脇に
おいてそれぞれ比較的濃度の小さいｎ型不純物がドープ
された層、さらにその両脇においてそれぞれ比較的濃度
の大きなｎ型不純物がドープされた層から形成されてい
る。
【００２５】ｉ型の半導体層ＡＳは薄膜トランジスタＴ
ＦＴのチャネル領域として機能し、濃度の大きなｎ型不
純物がドープされた層はそれぞれドレイン領域（ドレイ
ン信号線ＤＬと接続される側の領域）、ソース領域（画
素電極ＰＸと接続される側の領域）として機能する。
ＦＴのチャネル領域として機能し、濃度の大きなｎ型不
純物がドープされた層はそれぞれドレイン領域（ドレイ
ン信号線ＤＬと接続される側の領域）、ソース領域（画
素電極ＰＸと接続される側の領域）として機能する。
【００２６】そして、濃度の小さいｎ型不純物がドープ
された層ＡＳ０はいわゆるドレインアバランシェホット
キャリア（ＤＡＨＣ）を防止する層として機能し、ＬＤ
Ｄ（LIGHTLY DOPED DRAIN）領域と称される。このＬＤ
Ｄ領域において電界を緩和させて電流が集中するのを防
止し、薄膜トランジスタＴＦＴとしての信頼性を向上さ
せた構成となっている。
された層ＡＳ０はいわゆるドレインアバランシェホット
キャリア（ＤＡＨＣ）を防止する層として機能し、ＬＤ
Ｄ（LIGHTLY DOPED DRAIN）領域と称される。このＬＤ
Ｄ領域において電界を緩和させて電流が集中するのを防
止し、薄膜トランジスタＴＦＴとしての信頼性を向上さ
せた構成となっている。
【００２７】このことから、この実施例では、該層ＡＳ
０のチャネル領域からドレイン領域まで、およびチャネ
ル領域からソース領域までのそれぞれの幅（図中Ｌで示
す）は等しく、しかも精度よい値に設定されたものとな
っている。すなわち、前記幅Ｌが長く設定された場合に
は半導体層ＡＳの抵抗が大きくなってしまい、また小さ
く設定された場合には電界の集中が起きてしまうからで
ある。
０のチャネル領域からドレイン領域まで、およびチャネ
ル領域からソース領域までのそれぞれの幅（図中Ｌで示
す）は等しく、しかも精度よい値に設定されたものとな
っている。すなわち、前記幅Ｌが長く設定された場合に
は半導体層ＡＳの抵抗が大きくなってしまい、また小さ
く設定された場合には電界の集中が起きてしまうからで
ある。
【００２８】さらに、該半導体層ＡＳを被う絶縁膜ＧＩ
は、チャネル領域の直上においてその膜厚が約１００ｎ
ｍ（望ましくは１００ｎｍ以下）、濃度の小さいｎ型不
純物がドープされた層ＡＳ０の直上においてその膜厚が
９０ｎｍ以下、ドレイン領域およびソース領域の直上に
おいてその膜厚が８０ｎｍ以下、望ましくは６０ｎｍ以
下となっている。
は、チャネル領域の直上においてその膜厚が約１００ｎ
ｍ（望ましくは１００ｎｍ以下）、濃度の小さいｎ型不
純物がドープされた層ＡＳ０の直上においてその膜厚が
９０ｎｍ以下、ドレイン領域およびソース領域の直上に
おいてその膜厚が８０ｎｍ以下、望ましくは６０ｎｍ以
下となっている。
【００２９】換言すれば、該絶縁膜ＧＩは、そのチャネ
ル領域の直上、濃度の小さいｎ型不純物がドープされた
層ＡＳ０の直上、ドレイン領域およびソース領域の直上
に到ってそれぞれ段階的に順次膜厚が小さく構成されて
いる。
ル領域の直上、濃度の小さいｎ型不純物がドープされた
層ＡＳ０の直上、ドレイン領域およびソース領域の直上
に到ってそれぞれ段階的に順次膜厚が小さく構成されて
いる。
【００３０】このことから、ドレイン領域およびソース
領域の直上における絶縁膜ＧＩの膜厚はチャネル領域の
直上における絶縁膜ＧＩの膜厚よりも２０ｎｍ以下、望
ましくは４０ｎｍ以上薄くなることになる。
領域の直上における絶縁膜ＧＩの膜厚はチャネル領域の
直上における絶縁膜ＧＩの膜厚よりも２０ｎｍ以下、望
ましくは４０ｎｍ以上薄くなることになる。
【００３１】このことは、ドレイン領域およびソース領
域のそれぞれに形成する電極形成のためのコンタクト孔
ＣＨ１、ＣＨ２の内側面のテーパが占める面積が大きく
ならないことを意味し、画素の開口率の向上に寄与でき
る効果を奏する。
域のそれぞれに形成する電極形成のためのコンタクト孔
ＣＨ１、ＣＨ２の内側面のテーパが占める面積が大きく
ならないことを意味し、画素の開口率の向上に寄与でき
る効果を奏する。
【００３２】この効果は、また、該絶縁膜ＧＩにおい
て、濃度の小さいｎ型不純物がドープされた層ＡＳ０の
直上における膜厚とドレイン領域およびソース領域の直
上における膜厚の差が、チャネル領域の直上における膜
厚と濃度の小さいｎ型不純物がドープされた層ＡＳ０の
直上における膜厚の差よりも、大きく設定することによ
り、顕著となる。
て、濃度の小さいｎ型不純物がドープされた層ＡＳ０の
直上における膜厚とドレイン領域およびソース領域の直
上における膜厚の差が、チャネル領域の直上における膜
厚と濃度の小さいｎ型不純物がドープされた層ＡＳ０の
直上における膜厚の差よりも、大きく設定することによ
り、顕著となる。
【００３３】さらに、絶縁膜ＧＩがこのように構成され
ることにより、ゲート電極ＧＴの近傍における段差が２
つに分配され、それぞれの段差が小さくなることから、
層間絶縁膜ＬＧＩ１、ＬＧＩ２のカバレジが良好になる
効果も奏するようになる。
ることにより、ゲート電極ＧＴの近傍における段差が２
つに分配され、それぞれの段差が小さくなることから、
層間絶縁膜ＬＧＩ１、ＬＧＩ２のカバレジが良好になる
効果も奏するようになる。
【００３４】また、このことは該絶縁膜ＬＧＩ１、ＬＧ
Ｉ２が比較的平坦に形成できることを意味し、これら各
層間絶縁膜ＬＧＩ１、ＬＧＩ２の層上に形成する信号線
あるいは電極の段差による断線等を回避できる効果を奏
する。
Ｉ２が比較的平坦に形成できることを意味し、これら各
層間絶縁膜ＬＧＩ１、ＬＧＩ２の層上に形成する信号線
あるいは電極の段差による断線等を回避できる効果を奏
する。
【００３５】なお、この実施例では、チャネル領域の直
上における絶縁膜ＧＩの膜厚を１００ｎｍ以下、濃度の
小さいｎ型不純物がドープされた層ＡＳ０の直上におけ
る絶縁膜ＧＩの膜厚を９０ｎｍ以下、ドレイン領域およ
びソース領域の直上における絶縁膜ＧＩの膜厚を６０ｎ
ｍ以下としたが、それぞれ、８０ｎｍ以下、７０ｎｍ以
下、４０ｎｍ以下とするようにしてもよいことはいうま
でもない。
上における絶縁膜ＧＩの膜厚を１００ｎｍ以下、濃度の
小さいｎ型不純物がドープされた層ＡＳ０の直上におけ
る絶縁膜ＧＩの膜厚を９０ｎｍ以下、ドレイン領域およ
びソース領域の直上における絶縁膜ＧＩの膜厚を６０ｎ
ｍ以下としたが、それぞれ、８０ｎｍ以下、７０ｎｍ以
下、４０ｎｍ以下とするようにしてもよいことはいうま
でもない。
【００３６】《薄膜トランジスタの製造方法》前記薄膜
トランジスタＴＦＴの製造方法の一実施例を図４を用い
て説明をする。 工程１．（図４（ａ）） 透明基板ＳＵＢ１の液晶側の面に、ポリシリコン（ｐ−
Ｓｉ）からなる半導体層ＡＳ、たとえばＳｉＯ２等から
なる絶縁膜、たとえばＣｒ等からなる金属層を順次積層
させて形成する。ここで、絶縁膜はゲート絶縁膜ＧＩ、
金属層はゲート電極ＧＴとして機能させる材料である。
また、絶縁膜はその層厚が比較的厚く形成され、１００
ｎｍ以下が適当となる。この理由としては、その下層に
ｐ−Ｓｉからなる半導体層ＡＳが形成され、単結晶シリ
コンのような良質の熱酸化膜を形成できず、低温形成し
た絶縁膜を形成せざるを得ず、特性上膜厚を薄くできな
いからである。そして、前記金属層の表面にたとえば塗
布によりフォトレジスト膜ＲＥを形成する。
トランジスタＴＦＴの製造方法の一実施例を図４を用い
て説明をする。 工程１．（図４（ａ）） 透明基板ＳＵＢ１の液晶側の面に、ポリシリコン（ｐ−
Ｓｉ）からなる半導体層ＡＳ、たとえばＳｉＯ２等から
なる絶縁膜、たとえばＣｒ等からなる金属層を順次積層
させて形成する。ここで、絶縁膜はゲート絶縁膜ＧＩ、
金属層はゲート電極ＧＴとして機能させる材料である。
また、絶縁膜はその層厚が比較的厚く形成され、１００
ｎｍ以下が適当となる。この理由としては、その下層に
ｐ−Ｓｉからなる半導体層ＡＳが形成され、単結晶シリ
コンのような良質の熱酸化膜を形成できず、低温形成し
た絶縁膜を形成せざるを得ず、特性上膜厚を薄くできな
いからである。そして、前記金属層の表面にたとえば塗
布によりフォトレジスト膜ＲＥを形成する。
【００３７】工程２．（図４（ｂ）） 前記フォトレジスト膜ＲＥをフォトマスクＭＫを用いて
選択露光をする。フォトマスクＭＫは薄膜トランジスタ
ＴＦＴのチャネル領域およびその両脇の部分に相当する
領域に遮光膜ｍｋが形成されている。この場合、薄膜ト
ランジスタＴＦＴのチャネル領域に相当する遮光膜ｍｋ
０は完全に光を遮光するように構成され、その両脇に相
当する遮光膜ｍｋ１はたとえばメッシュ状に形成されて
一部の光を遮光するように構成されている（以下、この
ような露光を、便宜上、ハーフ露光と称する場合があ
る）。ここで、遮光膜ｍｋ１は、半導体層ＡＳに形成す
る各ＬＤＤ領域に相当する部分で各ＬＤＤ領域の幅に対
応する幅が等しく形成されている。このようなフォトマ
スクＭＫを用いて露光させたフォトレジスト膜ＲＥを現
像することにより、該フォトレジスタ膜ＲＥは薄膜トラ
ンジスタＴＦＴのチャネル領域およびその両脇に相当す
る領域にて残存され、他の領域においては除去される。
この場合、残存されたフォトレジスト膜ＲＥは該チャネ
ル領域上において膜厚が厚く、該チャネル領域の両脇に
相当する領域上において薄く形成されるようになる。
選択露光をする。フォトマスクＭＫは薄膜トランジスタ
ＴＦＴのチャネル領域およびその両脇の部分に相当する
領域に遮光膜ｍｋが形成されている。この場合、薄膜ト
ランジスタＴＦＴのチャネル領域に相当する遮光膜ｍｋ
０は完全に光を遮光するように構成され、その両脇に相
当する遮光膜ｍｋ１はたとえばメッシュ状に形成されて
一部の光を遮光するように構成されている（以下、この
ような露光を、便宜上、ハーフ露光と称する場合があ
る）。ここで、遮光膜ｍｋ１は、半導体層ＡＳに形成す
る各ＬＤＤ領域に相当する部分で各ＬＤＤ領域の幅に対
応する幅が等しく形成されている。このようなフォトマ
スクＭＫを用いて露光させたフォトレジスト膜ＲＥを現
像することにより、該フォトレジスタ膜ＲＥは薄膜トラ
ンジスタＴＦＴのチャネル領域およびその両脇に相当す
る領域にて残存され、他の領域においては除去される。
この場合、残存されたフォトレジスト膜ＲＥは該チャネ
ル領域上において膜厚が厚く、該チャネル領域の両脇に
相当する領域上において薄く形成されるようになる。
【００３８】工程３．（図４（ｃ）） 残存されたフォトレジスト膜ＲＥをマスクとして該マス
クから露出している金属層を選択エッチングし、これに
より絶縁膜ＧＩが露出される。この場合、絶縁膜ＧＬは
その表面が若干エッチングされ、マスク下の絶縁膜ＧＩ
よりも膜厚が小さくなる。さらに、前記マスクを残存さ
せて高濃度のｎ型不純物のイオン打ち込みを行う。これ
により該マスクの形成領域以外にて絶縁膜下の半導体層
ＡＳに高濃度のイオンが打ち込まれ、ドレインおよびソ
ース領域が形成される。この場合、イオン打ち込みの際
のイオンのスルー膜としての絶縁膜ＧＩはその膜厚が１
００ｎｍ以下となっていることから、イオン打ち込みの
ための加速電圧を低くすることができる。これによりス
ルー膜としての絶縁膜ＧＩの受けるダメージを低く抑え
ることができるとともに、その後の活性化を容易にする
ことができる。
クから露出している金属層を選択エッチングし、これに
より絶縁膜ＧＩが露出される。この場合、絶縁膜ＧＬは
その表面が若干エッチングされ、マスク下の絶縁膜ＧＩ
よりも膜厚が小さくなる。さらに、前記マスクを残存さ
せて高濃度のｎ型不純物のイオン打ち込みを行う。これ
により該マスクの形成領域以外にて絶縁膜下の半導体層
ＡＳに高濃度のイオンが打ち込まれ、ドレインおよびソ
ース領域が形成される。この場合、イオン打ち込みの際
のイオンのスルー膜としての絶縁膜ＧＩはその膜厚が１
００ｎｍ以下となっていることから、イオン打ち込みの
ための加速電圧を低くすることができる。これによりス
ルー膜としての絶縁膜ＧＩの受けるダメージを低く抑え
ることができるとともに、その後の活性化を容易にする
ことができる。
【００３９】工程４．（図４（ｄ）） 残存されたフォトレジスト膜ＲＥをアッシングを行うこ
とにより表面を除去し一部残存させる。すなわち、いま
までチャネル領域上に残存された膜厚の大きなフォトレ
ジスタ膜ＲＥを残存させ、その両脇に形成された膜厚の
小さなフォトレジスト膜ＲＥを除去できるまで該アッシ
ングを行うことになる。
とにより表面を除去し一部残存させる。すなわち、いま
までチャネル領域上に残存された膜厚の大きなフォトレ
ジスタ膜ＲＥを残存させ、その両脇に形成された膜厚の
小さなフォトレジスト膜ＲＥを除去できるまで該アッシ
ングを行うことになる。
【００４０】工程５．（図４（ｅ）） 残存されたフォトレジスト膜ＲＥをマスクとして、この
マスクから露出された金属層をエッチングし、これによ
りゲート電極ＧＴが形成されるとともに、チャネル領域
の両脇上の絶縁膜ＧＩが露出される。この場合、絶縁膜
ＧＩはその表面が若干エッチングされ、マスク下の絶縁
膜ＧＩよりも膜厚が小さくなる。この場合、ドレインお
よびソース領域上の絶縁膜ＧＩも同様にその表面が若干
エッチングされる。さらに、前記マスクを残存させて低
濃度のｎ型不純物のイオン打ち込みを行う。これにより
該マスクの形成領域以外にて絶縁膜下の半導体層に低濃
度のイオンが打ち込まれ、ＬＤＤ領域が形成される。こ
の場合、イオン打ち込みの際のイオンのスルー膜として
の絶縁膜はその膜厚が１００ｎｍ以下となっていること
から、イオン打ち込みのための加速電圧を低くすること
ができる。これによりスルー膜としての絶縁膜の受ける
ダメージを低く抑えることができるとともに、その後の
活性化を容易にすることができる。
マスクから露出された金属層をエッチングし、これによ
りゲート電極ＧＴが形成されるとともに、チャネル領域
の両脇上の絶縁膜ＧＩが露出される。この場合、絶縁膜
ＧＩはその表面が若干エッチングされ、マスク下の絶縁
膜ＧＩよりも膜厚が小さくなる。この場合、ドレインお
よびソース領域上の絶縁膜ＧＩも同様にその表面が若干
エッチングされる。さらに、前記マスクを残存させて低
濃度のｎ型不純物のイオン打ち込みを行う。これにより
該マスクの形成領域以外にて絶縁膜下の半導体層に低濃
度のイオンが打ち込まれ、ＬＤＤ領域が形成される。こ
の場合、イオン打ち込みの際のイオンのスルー膜として
の絶縁膜はその膜厚が１００ｎｍ以下となっていること
から、イオン打ち込みのための加速電圧を低くすること
ができる。これによりスルー膜としての絶縁膜の受ける
ダメージを低く抑えることができるとともに、その後の
活性化を容易にすることができる。
【００４１】《他の製造方法》図５は、図４に示した薄
膜トランジスタの製造方法の他の実施例を示す工程図で
ある。同図において、ゲート電極ＧＴとして用いる金属
層の加工の際に使用するフォトレジスト膜ＲＥの形成を
除いては図４の場合と同様である。前記金属層は、図５
（ｂ）に示すように、まず、薄膜トランジスタＴＦＴの
チャネル領域およびその両脇の部分上に残存させるが、
この際のマスクとなるフォトレジスト膜ＲＥは膜厚の均
一なものとして形成される。このようにして残存された
フォトレジスト膜ＲＥは、それから露出させる金属層を
エッチングし、高濃度のｎ型不純物をドープすることに
よりドレインおよびソース領域形成するようになる。そ
して、このフォトレジスト膜ＲＥをマスクとして該マス
クから露出している金属膜をエッチングした後、該フォ
トレジスト膜ＲＥをアッシングする。これにより、該フ
ォトレジスト膜ＲＥはチャンネル領域上において残存さ
れ、その両脇の部分上において除去されるようになる。
この場合、残存されたフォトレジスト膜は図７の実線に
示すようなパターンとなる（このパターンはゲート電極
ＧＴのパターンと同様）。図７おいて、点線で示したパ
ターンは前記フォトレジスト膜のアッシング前のもので
ある。このことから、この実施例により形成した薄膜ト
ランジスタＴＦＴのゲート電極ＧＴは最終的にはその先
端が丸みをおびて形成されることになる。このようにし
て残存されたフォトレジスト膜ＲＥは、それから露出さ
せる金属層をエッチングし、低濃度のｎ型不純物をドー
プする。
膜トランジスタの製造方法の他の実施例を示す工程図で
ある。同図において、ゲート電極ＧＴとして用いる金属
層の加工の際に使用するフォトレジスト膜ＲＥの形成を
除いては図４の場合と同様である。前記金属層は、図５
（ｂ）に示すように、まず、薄膜トランジスタＴＦＴの
チャネル領域およびその両脇の部分上に残存させるが、
この際のマスクとなるフォトレジスト膜ＲＥは膜厚の均
一なものとして形成される。このようにして残存された
フォトレジスト膜ＲＥは、それから露出させる金属層を
エッチングし、高濃度のｎ型不純物をドープすることに
よりドレインおよびソース領域形成するようになる。そ
して、このフォトレジスト膜ＲＥをマスクとして該マス
クから露出している金属膜をエッチングした後、該フォ
トレジスト膜ＲＥをアッシングする。これにより、該フ
ォトレジスト膜ＲＥはチャンネル領域上において残存さ
れ、その両脇の部分上において除去されるようになる。
この場合、残存されたフォトレジスト膜は図７の実線に
示すようなパターンとなる（このパターンはゲート電極
ＧＴのパターンと同様）。図７おいて、点線で示したパ
ターンは前記フォトレジスト膜のアッシング前のもので
ある。このことから、この実施例により形成した薄膜ト
ランジスタＴＦＴのゲート電極ＧＴは最終的にはその先
端が丸みをおびて形成されることになる。このようにし
て残存されたフォトレジスト膜ＲＥは、それから露出さ
せる金属層をエッチングし、低濃度のｎ型不純物をドー
プする。
【００４２】《相補型薄膜トラジスタの製造方法》上述
した実施例における薄膜トランジスタＴＦＴは画素領域
に形成されるそれについて示したものである。しかし、
図２にて示したように液晶表示部の周辺に形成される走
査駆動回路Ｖあるいは映像駆動回路Ｈｅも多数の薄膜ト
ランジスタＴＦＴによって形成されているため、これら
薄膜トランジスタＴＦＴにも本発明を適用できることは
いうまでもない。この場合、各駆動回路を形成する薄膜
トラジスタＴＦＴはｐチャネル型とｎチャネル型との相
補（コンプリメンタリ）型として多く用いられることか
ら、その製造方法の一実施例を図６を用いて説明する。
した実施例における薄膜トランジスタＴＦＴは画素領域
に形成されるそれについて示したものである。しかし、
図２にて示したように液晶表示部の周辺に形成される走
査駆動回路Ｖあるいは映像駆動回路Ｈｅも多数の薄膜ト
ランジスタＴＦＴによって形成されているため、これら
薄膜トランジスタＴＦＴにも本発明を適用できることは
いうまでもない。この場合、各駆動回路を形成する薄膜
トラジスタＴＦＴはｐチャネル型とｎチャネル型との相
補（コンプリメンタリ）型として多く用いられることか
ら、その製造方法の一実施例を図６を用いて説明する。
【００４３】工程１．（図６（ａ）） まず、互いに隣接されて配置される相補型の各薄膜トラ
ンジスタＴＦＴのうち一方のｐ型薄膜トランジスタＴＦ
ＴはＬＤＤ領域を形成する必要がないので、ゲート電極
加工後、それをマスクとして高濃度ｐ型不純物を打ち込
み形成する。この場合、ｎ型薄膜トランジスタＴＦＴの
形成領域は、基板ＳＵＢ１側からポリシリコンからなる
半導体層ＡＳ、絶縁膜ＧＩ、金属層ＧＴが順次積層され
た領域となっている。
ンジスタＴＦＴのうち一方のｐ型薄膜トランジスタＴＦ
ＴはＬＤＤ領域を形成する必要がないので、ゲート電極
加工後、それをマスクとして高濃度ｐ型不純物を打ち込
み形成する。この場合、ｎ型薄膜トランジスタＴＦＴの
形成領域は、基板ＳＵＢ１側からポリシリコンからなる
半導体層ＡＳ、絶縁膜ＧＩ、金属層ＧＴが順次積層され
た領域となっている。
【００４４】工程２．（図６（ｂ）） 透明基板ＳＵＢ１の表面の全域にフォトレジスト膜ＲＥ
をたとえば塗布により形成する。
をたとえば塗布により形成する。
【００４５】工程３．（図６（ｃ）） 前記フォトレジスト膜ＲＥをフォトマスクを用いて選択
露光をする。この場合、ｐ型薄膜トランジスタＴＦＴの
形成領域の全域にはフォトレジスト膜が残存するように
全面的に遮光され、ｎ型薄膜トランジスタＴＦＴの形成
領域には選択的に露光されるようになっている。ｎ型薄
膜トランジスタＴＦＴの形成領域における露光は、上述
したようなハーフ露光であり、その後フォトレジスト膜
ＲＥを現像することにより、チャネル領域上のフォトレ
ジスト膜ＲＥはその膜厚が厚く、該チャネル領域の両脇
の部分上の膜厚は薄く形成されるようになる。
露光をする。この場合、ｐ型薄膜トランジスタＴＦＴの
形成領域の全域にはフォトレジスト膜が残存するように
全面的に遮光され、ｎ型薄膜トランジスタＴＦＴの形成
領域には選択的に露光されるようになっている。ｎ型薄
膜トランジスタＴＦＴの形成領域における露光は、上述
したようなハーフ露光であり、その後フォトレジスト膜
ＲＥを現像することにより、チャネル領域上のフォトレ
ジスト膜ＲＥはその膜厚が厚く、該チャネル領域の両脇
の部分上の膜厚は薄く形成されるようになる。
【００４６】工程４．（図６（ｄ）） 残存されたフォトレジスト膜ＲＥをマスクとして該マス
クから露出している金属層ＧＴを選択エッチングし、こ
れにより絶縁膜ＧＩが露出される。この場合、絶縁膜Ｇ
Ｉはその表面が若干エッチングされ、マスク下の絶縁膜
よりも膜厚が小さくなる。
クから露出している金属層ＧＴを選択エッチングし、こ
れにより絶縁膜ＧＩが露出される。この場合、絶縁膜Ｇ
Ｉはその表面が若干エッチングされ、マスク下の絶縁膜
よりも膜厚が小さくなる。
【００４７】工程５．（図６（ｅ）） さらに、前記マスクを残存させて高濃度のｎ型不純物の
イオン打ち込みを行う。これにより該マスクの形成領域
以外にて絶縁膜ＧＩ下の半導体層に高濃度のｎ型不純物
イオンが打ち込まれ、ドレインおよびソース領域が形成
される。残存されたフォトレジスト膜をアッシングを行
うことにより表面を除去し一部残存させる。すなわち、
チャネル領域上に残存されたいままでの膜厚の大きなフ
ォトレジスタ膜を残存させ、該チャネル領域の両脇上に
残存されたいままでの膜厚の小さなフォトレジスト膜を
除去できるまで該アッシングを行うことになる。残存さ
れたフォトレジスト膜をマスクとして、このマスクから
露出された金属層をエッチングしゲート電極ＧＴを形成
する。これにより絶縁膜ＧＩが露出され、該絶縁膜ＧＩ
はその表面が若干エッチングされ、マスク下の絶縁膜Ｇ
Ｉよりも膜厚が小さくなる。
イオン打ち込みを行う。これにより該マスクの形成領域
以外にて絶縁膜ＧＩ下の半導体層に高濃度のｎ型不純物
イオンが打ち込まれ、ドレインおよびソース領域が形成
される。残存されたフォトレジスト膜をアッシングを行
うことにより表面を除去し一部残存させる。すなわち、
チャネル領域上に残存されたいままでの膜厚の大きなフ
ォトレジスタ膜を残存させ、該チャネル領域の両脇上に
残存されたいままでの膜厚の小さなフォトレジスト膜を
除去できるまで該アッシングを行うことになる。残存さ
れたフォトレジスト膜をマスクとして、このマスクから
露出された金属層をエッチングしゲート電極ＧＴを形成
する。これにより絶縁膜ＧＩが露出され、該絶縁膜ＧＩ
はその表面が若干エッチングされ、マスク下の絶縁膜Ｇ
Ｉよりも膜厚が小さくなる。
【００４８】工程６．（図６（ｆ）） さらに、前記マスクを残存させて低濃度のｎ型不純物の
イオン打ち込みを行う。これにより該マスクの形成領域
以外にて絶縁膜ＧＩ下の半導体層ＡＳに低濃度のｐ型不
純物が打ち込まれる。
イオン打ち込みを行う。これにより該マスクの形成領域
以外にて絶縁膜ＧＩ下の半導体層ＡＳに低濃度のｐ型不
純物が打ち込まれる。
【００４９】《薄膜トランジスタＴＦＴの他の構造およ
び形成方法》上述した各薄膜トランジスタＴＦＴはその
チャネル領域を間にして該チャネル領域の両脇にＬＤＤ
領域が形成されたものである。しかし、このＬＤＤ領域
は電流が流れ込む領域（たとえばドレイン領域）側に構
成した構造であってもよいことはもちろんである。この
場合においても、図８に示す工程図から明らかなよう
に、ゲート電極の加工においてたとえばハーフ露光を用
いることによって上述した効果を得ることができる。図
９では、上述したＴＦＴの製造工程のその後の工程を示
す。チャネル状に残存するレジストを除去した後、ソー
ス／ドレイン領域およびゲート電極上に、酸化シリコン
等で構成される層間絶縁膜を形成する。特に制限しない
が、この層間絶縁膜は４００ｎｍ以上であることが望ま
しい。層間絶縁膜を形成した後、はじめにドライエッチ
ング（異方性エッチング）を行い、層間絶縁膜の途中ま
での深さのホールを形成する。その後、ウェットエッチ
ング（等方性エッチング）を行い前記ホールをソース／
ドレイン領域にまで成長させてコンタクトホールを形成
する。そのため、コンタクトホールの上部分の傾斜に対
して下部分の傾斜の方が緩やかとなる。その後、コンタ
クトホールに金属等の導電物をデポ等で充填することで
ソース／ドレイン領域とのコンタクトを形成する。これ
により、ソース／ドレイン領域を映像信号線或いは画素
電極に接続することが可能となる。尚、ここでは、はじ
めにドライエッチングを行い、その後ウェットエッチン
グを行うことでコンタクトホールを形成することによ
り、ウェットエッチングのみでコンタクトホールを形成
するよりもコンタクトホールの形成領域を狭くすること
が可能となるため、液晶表示装置の表示領域においては
開口率を高くすることが可能となり、液晶表示装置の周
辺領域および液晶表示装置以外の表示装置ではＴＦＴの
集積度を向上させることが可能となる。尚、上記では、
はじめのドライエッチングで層間絶縁膜の途中までホー
ルを形成するとしているが、ドライエッチングによるホ
ールの形成を、層間絶縁膜とゲート絶縁膜ＧＩとの境界
あたりまで、或いは、ゲート絶縁膜の途中まで行うもの
であってもよい。つまり、コンタクトホールの側面の傾
きは、層間絶縁膜とゲート絶縁膜との境界あたりで変わ
ることとなる。ドライエッチングによるホール形成をソ
ース／ドレイン領域の近くまで行うことにより、更にコ
ンタクトホールの形成領域を狭めることが可能となる
が、ドライエッチングの制御が厳しくなる。そのため、
コンタクト領域の面積的制約とドライエッチングの精度
を加味し、ドライエッチングとウェットエッチングとの
ウェイトを変更することが効果的である。図１０では、
コンタクトホールの形成をドライエッチングのみで行う
構成である。これにより、図９の構成に比べて更にコン
タクトホールの領域を狭くすることが可能となる。しか
し、ドライエッチングのみでコンタクトホールを形成し
た場合、ポリシリコンで形成されたソース／ドレイン領
域までもドライエッチングによりエッチングされる。そ
のため、層間絶縁膜を形成する前に、ソース／ドレイン
領域上のゲート絶縁膜の一部を除去し、そこに金属を形
成する。金属を形成した後、層間絶縁膜を形成し、その
後、前記金属が形成された領域の層間絶縁膜をドライエ
ッチングで除去する。これにより、金属がドライエッチ
ングのブロック層となり、ソース／ドレイン領域がエッ
チングされるのを防止できる。図１１の構成では、上述
の一連の工程の前に、ソース／ドレインのコンタクトが
形成される箇所に金属膜を形成しておくものである。基
板上に金属を形成し、前記金属膜の上部にポリシリコン
を形成し、上述の工程によりソース／ドレイン領域を形
成し、層間絶縁膜を形成する。その後、層間絶縁膜と、
ソース／ドレイン領域上のゲート絶縁膜とをドライエッ
チングでエッチングする。この際、ソース／ドレイン領
域のポリシリコンもドライエッチングにより一緒にエッ
チングされ、最終的には、層間絶縁膜とゲート絶縁膜と
ポリシリコンとにホールが形成される。この状態で、コ
ンタクトホールに金属等の導電体を充填することで、ソ
ース／ドレイン領域は、ポリシリコンの下層に形成され
た金属層を介してコンタクトホールの導電体と電気的に
接続されることとなる。以上示した図１０と図１１との
構成では、ソース／ドレイン領域の上面或いは下面に金
属層を形成する必要があるため工程が増加する。しか
し、コンタクトホールをドライエッチングのみで形成す
ることが可能となるため、コンタクト領域を更に狭める
ことが可能となる。図１２は、ソース／ドレインのコン
タクトホールをドライエッチングのみで形成する別の実
施形態である。ゲート電極の側面にサイドウォールを形
成することでＬＤＤ構造を形成し、その後、ソース／ド
レイン領域とゲート電極上に金属膜と層間絶縁膜とを形
成し、層間絶縁膜をドライエッチングでエッチングする
ことでソース／ドレイン領域とのコンタクトを形成す
る。この構成の場合、ソース／ドレイン領域上にはエッ
チングストップ層の金属膜が形成されているため、ソー
ス／ドレイン領域を形成するポリシリコンがエッチング
されるのを防ぐことが可能となる。この思想を図４で示
したＴＦＴの製造方法に適用した場合、低濃度のイオン
をインプラするためにチャネル領域以外のゲート電極を
エッチングで除去する際、すでに高濃度のイオンがイン
プラされた領域上のゲート絶縁膜までも除去する。その
後、低濃度のイオンをインプラした後、ソース／ドレイ
ン領域とゲート電極との上に金属膜を形成する。その
後、全面に層間絶縁膜を形成し、ドライエッチングによ
りコンタクトホールを形成する。この構成の場合、ソー
ス／ドレイン領域上には金属膜が形成されているため、
ドライエッチングによりソース／ドレイン領域のポリシ
リコンまでエッチングされることはない。但し、この構
成の場合、ゲート電極とソース／ドレイン領域とが金属
膜によって短絡しない程度の厚さに金属膜を堆積する必
要がある。更に、低濃度のイオンをインプラする際、ソ
ース／ドレイン領域上にスルー膜としてのゲート絶縁膜
が存在しないため、低濃度イオンインプラの際、ポリシ
リコン中に不純物まで一緒に導入される可能性が残る。
そのため、ゲート電極とソース／ドレイン領域とが短絡
しない構成である、かつ、ポリシリコンへの不純物の導
入の可能性が低い場合或いは低くても良い場合、本構成
であれば、工程が簡略化される上にコンタクト領域を狭
くすることが可能となる。もちろん、上述の構成は、図
５、図６及び図８の構成に適用することも可能である。
また、図６では、はじめにＰ型ＴＦＴとＮ型ＴＦＴとの
ゲート電極を形成した後、Ｐ型ＴＦＴのソース／ドレイ
ン領域を形成し、Ｎ型ＴＦＴを形成する工程を示してい
るが、特に制限しているわけではない。例えば、はじめ
にＬＤＤ構造のＮ型ＴＦＴのゲート電極を形成する際に
Ｐ型ＴＦＴのゲート電極を同時に形成し、その後、イン
プラによりソース／ドレイン領域が形成されたＮ型ＴＦ
Ｔ部分をマスクしてＰ型ＴＦＴを形成するものであって
もよい。この場合、Ｐ型ＴＦＴのソース／ドレイン領域
をなる領域にもリンがインプラされることとなるが、Ｎ
型ＴＦＴの形成後Ｎ型ＴＦＴをマスクしてＰ型ＴＦＴの
ソース／ドレイン領域にボロンを２倍量インプラするこ
とで、Ｐ型ＴＦＴを実現することが出来る。ここで、Ｎ
型ＴＦＴとＰ型ＴＦＴとを形成する順序を逆にすること
も可能であるが、リンよりもボロンが多いほうが活性化
されやすいため、Ｎ型ＴＦＴを形成した後にＰ型ＴＦＴ
を形成したほうがよい。尚、上記ハーフ露光の説明にお
いて、フォトマスクに形成される遮光膜をメッシュ状に
形成するとしているが、特に制限しているわけではな
く、ストライプ状の遮光膜等であってもよく、完全に露
光する箇所と全く露光しない箇所との中間程度に露光す
る箇所を形成することが可能なフォトマスクであればど
のような構成であってもよい。また、上述の薄膜トラン
ジスタの製造工程において、ソース／ドレイン領域に濃
度の高いイオン領域を形成した後に、チャネル形成領域
上の膜厚の大きなレジストを残存させその側面に形成さ
れた膜厚の薄いレジスト膜をアッシングすることを開示
しているが、アッシング後にイオンを打込むことも可能
である。このことにより、イオンインプラによりレジス
トが硬化する前にレジストをアッシングするため、レジ
スト後退の精度を高くすることが可能となる。また、上
述の図５の説明は、図５の（ｂ）の状態で高濃度のイオ
ンをインプラし、その後、図５の（ｃ）の如くレジスト
をＴＦＴのチャネル領域の幅になるようにアッシング
し、残ったレジストをマスクに金属膜をエッチングし、
図５の（ｄ）の如く金属膜をエッチングした後に低濃度
のイオンをインプラする、とすることにより、より図面
に則った説明とすることが可能となる。もちろん、上記
説明においても、高濃度のイオンインプラとチャネル領
域を残存させるレジストのアッシングとの順序を逆転さ
せてもよい。以上、本明細書では、一方の基板に画素電
極が形成され、他方の基板に対向電極が形成される構成
の一般的な液晶表示装置のＴＦＴに基づき説明を行って
きたが、一方の基板上に画素電極と対向電極とを形成し
て基板に平行な方向に液晶を駆動させる横電界方式（Ｉ
ＰＳ）の液晶表示装置のＴＦＴに適用することも可能で
ある。もちろん、エレクトロルミネッセンスを使用した
有機ＥＬ表示装置等で使用するＴＦＴへ適用することも
可能である。更に、上記表示装置において、表示領域が
有するＴＦＴと表示領域周辺の周辺領域が有するＴＦＴ
の何れか一方のＴＦＴにのみ本発明を適用することも可
能である。また、上述の説明では周辺回路領域を相補型
の薄膜トランジスタで構成し、画素領域を単一の導電型
の薄膜トランジスタで構成する表示装置について記載し
ているが、特に制限しているわけでなく、周辺領域をＰ
型或いはＮ型の一方のみのＴＦＴで構成する表示装置で
あってもよく、或いは、表示領域をＰ型及びＮ型の導電
型のＴＦＴで構成する表示装置であってもよい。
び形成方法》上述した各薄膜トランジスタＴＦＴはその
チャネル領域を間にして該チャネル領域の両脇にＬＤＤ
領域が形成されたものである。しかし、このＬＤＤ領域
は電流が流れ込む領域（たとえばドレイン領域）側に構
成した構造であってもよいことはもちろんである。この
場合においても、図８に示す工程図から明らかなよう
に、ゲート電極の加工においてたとえばハーフ露光を用
いることによって上述した効果を得ることができる。図
９では、上述したＴＦＴの製造工程のその後の工程を示
す。チャネル状に残存するレジストを除去した後、ソー
ス／ドレイン領域およびゲート電極上に、酸化シリコン
等で構成される層間絶縁膜を形成する。特に制限しない
が、この層間絶縁膜は４００ｎｍ以上であることが望ま
しい。層間絶縁膜を形成した後、はじめにドライエッチ
ング（異方性エッチング）を行い、層間絶縁膜の途中ま
での深さのホールを形成する。その後、ウェットエッチ
ング（等方性エッチング）を行い前記ホールをソース／
ドレイン領域にまで成長させてコンタクトホールを形成
する。そのため、コンタクトホールの上部分の傾斜に対
して下部分の傾斜の方が緩やかとなる。その後、コンタ
クトホールに金属等の導電物をデポ等で充填することで
ソース／ドレイン領域とのコンタクトを形成する。これ
により、ソース／ドレイン領域を映像信号線或いは画素
電極に接続することが可能となる。尚、ここでは、はじ
めにドライエッチングを行い、その後ウェットエッチン
グを行うことでコンタクトホールを形成することによ
り、ウェットエッチングのみでコンタクトホールを形成
するよりもコンタクトホールの形成領域を狭くすること
が可能となるため、液晶表示装置の表示領域においては
開口率を高くすることが可能となり、液晶表示装置の周
辺領域および液晶表示装置以外の表示装置ではＴＦＴの
集積度を向上させることが可能となる。尚、上記では、
はじめのドライエッチングで層間絶縁膜の途中までホー
ルを形成するとしているが、ドライエッチングによるホ
ールの形成を、層間絶縁膜とゲート絶縁膜ＧＩとの境界
あたりまで、或いは、ゲート絶縁膜の途中まで行うもの
であってもよい。つまり、コンタクトホールの側面の傾
きは、層間絶縁膜とゲート絶縁膜との境界あたりで変わ
ることとなる。ドライエッチングによるホール形成をソ
ース／ドレイン領域の近くまで行うことにより、更にコ
ンタクトホールの形成領域を狭めることが可能となる
が、ドライエッチングの制御が厳しくなる。そのため、
コンタクト領域の面積的制約とドライエッチングの精度
を加味し、ドライエッチングとウェットエッチングとの
ウェイトを変更することが効果的である。図１０では、
コンタクトホールの形成をドライエッチングのみで行う
構成である。これにより、図９の構成に比べて更にコン
タクトホールの領域を狭くすることが可能となる。しか
し、ドライエッチングのみでコンタクトホールを形成し
た場合、ポリシリコンで形成されたソース／ドレイン領
域までもドライエッチングによりエッチングされる。そ
のため、層間絶縁膜を形成する前に、ソース／ドレイン
領域上のゲート絶縁膜の一部を除去し、そこに金属を形
成する。金属を形成した後、層間絶縁膜を形成し、その
後、前記金属が形成された領域の層間絶縁膜をドライエ
ッチングで除去する。これにより、金属がドライエッチ
ングのブロック層となり、ソース／ドレイン領域がエッ
チングされるのを防止できる。図１１の構成では、上述
の一連の工程の前に、ソース／ドレインのコンタクトが
形成される箇所に金属膜を形成しておくものである。基
板上に金属を形成し、前記金属膜の上部にポリシリコン
を形成し、上述の工程によりソース／ドレイン領域を形
成し、層間絶縁膜を形成する。その後、層間絶縁膜と、
ソース／ドレイン領域上のゲート絶縁膜とをドライエッ
チングでエッチングする。この際、ソース／ドレイン領
域のポリシリコンもドライエッチングにより一緒にエッ
チングされ、最終的には、層間絶縁膜とゲート絶縁膜と
ポリシリコンとにホールが形成される。この状態で、コ
ンタクトホールに金属等の導電体を充填することで、ソ
ース／ドレイン領域は、ポリシリコンの下層に形成され
た金属層を介してコンタクトホールの導電体と電気的に
接続されることとなる。以上示した図１０と図１１との
構成では、ソース／ドレイン領域の上面或いは下面に金
属層を形成する必要があるため工程が増加する。しか
し、コンタクトホールをドライエッチングのみで形成す
ることが可能となるため、コンタクト領域を更に狭める
ことが可能となる。図１２は、ソース／ドレインのコン
タクトホールをドライエッチングのみで形成する別の実
施形態である。ゲート電極の側面にサイドウォールを形
成することでＬＤＤ構造を形成し、その後、ソース／ド
レイン領域とゲート電極上に金属膜と層間絶縁膜とを形
成し、層間絶縁膜をドライエッチングでエッチングする
ことでソース／ドレイン領域とのコンタクトを形成す
る。この構成の場合、ソース／ドレイン領域上にはエッ
チングストップ層の金属膜が形成されているため、ソー
ス／ドレイン領域を形成するポリシリコンがエッチング
されるのを防ぐことが可能となる。この思想を図４で示
したＴＦＴの製造方法に適用した場合、低濃度のイオン
をインプラするためにチャネル領域以外のゲート電極を
エッチングで除去する際、すでに高濃度のイオンがイン
プラされた領域上のゲート絶縁膜までも除去する。その
後、低濃度のイオンをインプラした後、ソース／ドレイ
ン領域とゲート電極との上に金属膜を形成する。その
後、全面に層間絶縁膜を形成し、ドライエッチングによ
りコンタクトホールを形成する。この構成の場合、ソー
ス／ドレイン領域上には金属膜が形成されているため、
ドライエッチングによりソース／ドレイン領域のポリシ
リコンまでエッチングされることはない。但し、この構
成の場合、ゲート電極とソース／ドレイン領域とが金属
膜によって短絡しない程度の厚さに金属膜を堆積する必
要がある。更に、低濃度のイオンをインプラする際、ソ
ース／ドレイン領域上にスルー膜としてのゲート絶縁膜
が存在しないため、低濃度イオンインプラの際、ポリシ
リコン中に不純物まで一緒に導入される可能性が残る。
そのため、ゲート電極とソース／ドレイン領域とが短絡
しない構成である、かつ、ポリシリコンへの不純物の導
入の可能性が低い場合或いは低くても良い場合、本構成
であれば、工程が簡略化される上にコンタクト領域を狭
くすることが可能となる。もちろん、上述の構成は、図
５、図６及び図８の構成に適用することも可能である。
また、図６では、はじめにＰ型ＴＦＴとＮ型ＴＦＴとの
ゲート電極を形成した後、Ｐ型ＴＦＴのソース／ドレイ
ン領域を形成し、Ｎ型ＴＦＴを形成する工程を示してい
るが、特に制限しているわけではない。例えば、はじめ
にＬＤＤ構造のＮ型ＴＦＴのゲート電極を形成する際に
Ｐ型ＴＦＴのゲート電極を同時に形成し、その後、イン
プラによりソース／ドレイン領域が形成されたＮ型ＴＦ
Ｔ部分をマスクしてＰ型ＴＦＴを形成するものであって
もよい。この場合、Ｐ型ＴＦＴのソース／ドレイン領域
をなる領域にもリンがインプラされることとなるが、Ｎ
型ＴＦＴの形成後Ｎ型ＴＦＴをマスクしてＰ型ＴＦＴの
ソース／ドレイン領域にボロンを２倍量インプラするこ
とで、Ｐ型ＴＦＴを実現することが出来る。ここで、Ｎ
型ＴＦＴとＰ型ＴＦＴとを形成する順序を逆にすること
も可能であるが、リンよりもボロンが多いほうが活性化
されやすいため、Ｎ型ＴＦＴを形成した後にＰ型ＴＦＴ
を形成したほうがよい。尚、上記ハーフ露光の説明にお
いて、フォトマスクに形成される遮光膜をメッシュ状に
形成するとしているが、特に制限しているわけではな
く、ストライプ状の遮光膜等であってもよく、完全に露
光する箇所と全く露光しない箇所との中間程度に露光す
る箇所を形成することが可能なフォトマスクであればど
のような構成であってもよい。また、上述の薄膜トラン
ジスタの製造工程において、ソース／ドレイン領域に濃
度の高いイオン領域を形成した後に、チャネル形成領域
上の膜厚の大きなレジストを残存させその側面に形成さ
れた膜厚の薄いレジスト膜をアッシングすることを開示
しているが、アッシング後にイオンを打込むことも可能
である。このことにより、イオンインプラによりレジス
トが硬化する前にレジストをアッシングするため、レジ
スト後退の精度を高くすることが可能となる。また、上
述の図５の説明は、図５の（ｂ）の状態で高濃度のイオ
ンをインプラし、その後、図５の（ｃ）の如くレジスト
をＴＦＴのチャネル領域の幅になるようにアッシング
し、残ったレジストをマスクに金属膜をエッチングし、
図５の（ｄ）の如く金属膜をエッチングした後に低濃度
のイオンをインプラする、とすることにより、より図面
に則った説明とすることが可能となる。もちろん、上記
説明においても、高濃度のイオンインプラとチャネル領
域を残存させるレジストのアッシングとの順序を逆転さ
せてもよい。以上、本明細書では、一方の基板に画素電
極が形成され、他方の基板に対向電極が形成される構成
の一般的な液晶表示装置のＴＦＴに基づき説明を行って
きたが、一方の基板上に画素電極と対向電極とを形成し
て基板に平行な方向に液晶を駆動させる横電界方式（Ｉ
ＰＳ）の液晶表示装置のＴＦＴに適用することも可能で
ある。もちろん、エレクトロルミネッセンスを使用した
有機ＥＬ表示装置等で使用するＴＦＴへ適用することも
可能である。更に、上記表示装置において、表示領域が
有するＴＦＴと表示領域周辺の周辺領域が有するＴＦＴ
の何れか一方のＴＦＴにのみ本発明を適用することも可
能である。また、上述の説明では周辺回路領域を相補型
の薄膜トランジスタで構成し、画素領域を単一の導電型
の薄膜トランジスタで構成する表示装置について記載し
ているが、特に制限しているわけでなく、周辺領域をＰ
型或いはＮ型の一方のみのＴＦＴで構成する表示装置で
あってもよく、或いは、表示領域をＰ型及びＮ型の導電
型のＴＦＴで構成する表示装置であってもよい。
【００５０】
【発明の効果】以上説明したことから明らかなように、
本発明による表示装置によれば、開口率の向上が図れ、
薄膜トランジスタのゲート電極の周辺の段差による不都
合を解消できる。また、本発明による表示装置の製造方
法によれば、薄膜トランジスタの形成の際における不純
物のイオン打ち込みのための電圧を低減できる。
本発明による表示装置によれば、開口率の向上が図れ、
薄膜トランジスタのゲート電極の周辺の段差による不都
合を解消できる。また、本発明による表示装置の製造方
法によれば、薄膜トランジスタの形成の際における不純
物のイオン打ち込みのための電圧を低減できる。
【図１】本発明による表示装置の薄膜トランジスタの一
実施例を示す構成図で、図３のＩ−Ｉ線における断面図
である。
実施例を示す構成図で、図３のＩ−Ｉ線における断面図
である。
【図２】本発明による表示装置の一実施例を示す概略平
面図である。
面図である。
【図３】本発明による表示装置の画素の一実施例を示す
平面図である。
平面図である。
【図４】本発明による表示装置の製造方法の一実施例を
示す工程図である。
示す工程図である。
【図５】本発明による表示装置の製造方法の他の実施例
を示す工程図である。
を示す工程図である。
【図６】本発明による表示装置の製造方法の他の実施例
を示す工程図である。
を示す工程図である。
【図７】図５に示した工程で製造した薄膜トランジスタ
のゲート電極のパターンを示す説明図である。
のゲート電極のパターンを示す説明図である。
【図８】本発明による表示装置の製造方法の他の実施例
を示す工程図である。
を示す工程図である。
【図９】本発明による表示装置の製造方法の実施例を示
す工程図である。
す工程図である。
【図１０】本発明による表示装置の製造方法の他の実施
例を示す工程図である。
例を示す工程図である。
【図１１】本発明による表示装置の製造方法の他の実施
例を示す工程図である。
例を示す工程図である。
【図１２】本発明による表示装置の製造方法の他の実施
例を示す工程図である。
例を示す工程図である。
ＳＵＢ…透明基板、ＧＬ…ゲート信号線、ＤＬ…ドレイ
ン信号線、ＣＬ…容量信号線、ＴＦＴ…薄膜トランジス
タ、ＧＴ…ゲート電極、ＳＤ１…ドイレン電極、Ｓｄ２
…ソース電極、ＰＸ…画素電極、ＧＩ…絶縁膜、ＬＧＩ
１…第１の層間絶縁膜、ＬＧＩ２…第２の層間絶縁膜、
ＣＨ…コンタクト孔、ＲＥ…フォトレジスト膜。
ン信号線、ＣＬ…容量信号線、ＴＦＴ…薄膜トランジス
タ、ＧＴ…ゲート電極、ＳＤ１…ドイレン電極、Ｓｄ２
…ソース電極、ＰＸ…画素電極、ＧＩ…絶縁膜、ＬＧＩ
１…第１の層間絶縁膜、ＬＧＩ２…第２の層間絶縁膜、
ＣＨ…コンタクト孔、ＲＥ…フォトレジスト膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大倉 理 千葉県茂原市早野3300番地 株式会社日立 製作所ディスプレイグループ内 (72)発明者 栗田 雅章 千葉県茂原市早野3300番地 株式会社日立 製作所ディスプレイグループ内 (72)発明者 木村 泰一 千葉県茂原市早野3300番地 株式会社日立 製作所ディスプレイグループ内 (72)発明者 中村 考雄 千葉県茂原市早野3300番地 株式会社日立 製作所ディスプレイグループ内 Ｆターム(参考） 2H092 JA24 JA41 JA46 KA04 MA15 MA18 MA27 NA07 5F110 AA26 AA30 BB02 BB04 CC02 EE04 EE06 FF02 FF12 GG02 GG13 GG35 HJ13 HJ23 HM03 HM15 HM17 NN02 NN23 NN24 NN72 QQ02 QQ11
Claims (11)
- 【請求項１】 表示装置を構成する基板に薄膜トランジ
スタが形成され、 この薄膜トランジスタは、チャネル領域、このチャネル
領域の両脇側に濃度の高い不純物がドープされたドレイ
ンおよびソース領域、ドレイン領域とチャネル領域との
間およびソース領域とチャネル領域との間あるいはドレ
イン領域とチャネル領域の間に濃度の低い不純物がドー
プされたＬＤＤ領域を有するポリシリコンからなる半導
体層と、 この半導体層の上面に形成され、チャネル領域、ＬＤＤ
領域、ドレインおよびソース領域あるいはドレイン領域
に到ってそれぞれ段階的に順次膜厚が小さくなる絶縁膜
と、 前記チャネル領域上に前記絶縁膜を介して形成されるゲ
ート電極とを備えることを特徴とする表示装置。 - 【請求項２】 ドレインおよびソース領域上の絶縁膜は
その膜厚が８０ｎｍ以下であることを特徴とする請求項
１に記載の表示装置。 - 【請求項３】 ＬＤＤ領域上の絶縁膜はその膜厚が９０
ｎｍ以下であることを特徴とする請求項１に記載の表示
装置。 - 【請求項４】 チャネル領域上の絶縁膜はその膜厚が１
００ｎｍ以下であることを特徴とする請求項１に記載の
表示装置。 - 【請求項５】 ドレインおよびソース領域上の絶縁膜の
膜厚はチャネル領域上の絶縁膜の膜厚よりも２０ｎｍ以
上薄いことを特徴とする請求項１に記載の表示装置。 - 【請求項６】 ＬＤＤ領域の直上における絶縁膜の膜厚
とドレインおよびソース領域の直上における絶縁膜の膜
厚の差が、チャネル領域の直上における絶縁膜の膜厚と
ＬＤＤ領域の直上における絶縁膜の膜厚の差よりも大き
いことを特徴とする請求項１に記載の表示装置。 - 【請求項７】 絶縁性基板上に形成された、チャネル領
域と、前記チャネル領域の両脇側に形成されたドレイン
およびソース領域を有するポリシリコンからなる半導体
層と、 前記ドレインおよびソース領域上に形成され、コンタク
トホールを有する絶縁膜とを有し、 前記コンタクトホールの側面の角度は、前記ドレインお
よびソース領域に近い領域での角度に対して前記ドレイ
ンおよびソース領域から遠い領域での角度の方が大きい
ことを特徴とする表示装置。 - 【請求項８】 前記コンタクトホールの側面の角度が大
きい箇所は等方性エッチングで行われたものであり、前
記角度が小さい箇所は異方性エッチングの後に等方性エ
ッチングが行われたものであることを特徴とする請求項
７記載の表示装置。 - 【請求項９】 絶縁性基板上に形成された、ゲート電極
と、チャネル領域と、前記チャネル領域の両脇側に形成
されたドレインおよびソース領域を有するポリシリコン
からなる薄膜トランジスタと、 前記ドレインおよびソース領域と前記ゲート電極上に形
成された金属膜と、 前記金属膜上に形成され、コンタクトホールを有する絶
縁膜とを有し、 前記コンタクトホールは、異方性エッチングにより形成
されたものであることを特徴とする表示装置。 - 【請求項１０】 絶縁性基板に薄膜トランジスタが形成
されるものであって、 前記薄膜トランジスタは、 前記基板側にポリシリコンからなる半導体層、絶縁膜、
導電層を形成させる工程と、 前記導電層をチャネル領域、ＬＤＤ領域上にて残存さ
せ、残存された該導電層をマスクとして高濃度の不純物
をイオン打ち込みする工程と、 前記導電層はチャネル領域上にて残存させ、残存された
該導電層をマスクとし低濃度の不純物をイオン打ち込み
する工程とを経て形成し、 かつ、チャネル領域上に残存させる導電層のパターン化
に用いるレジスト膜はチャネル領域およびＬＤＤ領域上
に残存させた導電層のパターン化に用いたレジスト膜の
周辺を除去したものを用いるとともに、 前記導電膜をチャネル領域およびＬＤＤ領域上に、さら
にチャネル領域上に残存させる際に、それをマスクとし
てこのマスクから露出された前記絶縁膜の表面を若干エ
ッチングすることを特徴とする表示装置の製造方法。 - 【請求項１１】 チャネル領域、ＬＤＤ領域上にて残存
させるレジスト膜はチャネル領域上において厚くＬＤＤ
領域上において薄く形成され、チャネル領域上にて残存
させるレジスト膜は、チャネル領域、ＬＤＤ領域上にて
残存させた前記レジスト膜をアッシングして形成される
ことを特徴とする請求項７に記載の表示装置の製造方
法。
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