CN116247011B - 半导体结构及其制造方法 - Google Patents
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Abstract
本公开实施例涉及半导体领域，提供一种半导体结构及其制造方法，半导体结构包括：基底；有源层，所述有源层位于所述基底表面，所述有源层包括两个源漏区以及两个源漏区之间的沟道区；保护层，所述保护层位于所述有源层远离所述基底的表面，所述保护层还位于所述有源层的两个源漏区以及所述有源层的沟道区的表面；栅导电层，所述栅导电层位于所述有源层的沟道区正上方的保护层上；两个导电层，所述两个导电层的每一导电层位于所述两个源漏区的每一源漏区正上方的保护层的表面，且所述每一导电层与对应的所述每一源漏区电连接。本公开实施例提供的半导体结构及其制造方法至少有利于改善半导体结构的性能。
Description
技术领域
本公开实施例涉及半导体领域，特别涉及一种半导体结构及其制造方法。
背景技术
随着集成电路工艺制程技术的不断发展，为了提高集成电路的集成度，同时提升存储器的工作速度和降低存储器的功耗，金属氧化物半导体场效应晶体管（Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET）器件的特征尺寸不断缩小，MOSFET器件面临一系列的挑战。
例如，为了提高晶体管器件的尺寸以及电学性能，可以改变晶体管器件的材料从而获得更好的迁移率以及更小的尺寸，从而降低晶体管的特征尺寸。此外，在制备晶体管器件过程中，由于环境的影响，可能会造成晶体管的膜层的性能下降，从而影响其实用寿命。
发明内容
本公开实施例提供一种半导体结构及其制造方法，至少有利于改善半导体结构的性能。
根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，包括：基底；有源层，所述有源层位于所述基底表面，所述有源层包括两个源漏区以及两个源漏区之间的沟道区；保护层，所述保护层位于所述有源层远离所述基底的表面，所述保护层还位于所述有源层的两个源漏区以及所述有源层的沟道区的表面；栅导电层，所述栅导电层位于所述有源层的沟道区正上方的保护层上；两个导电层，所述两个导电层的每一导电层位于所述两个源漏区的每一源漏区正上方的保护层的表面，且所述每一导电层与对应的所述每一源漏区电连接。
在一些实施例中，沿垂直于所述基底表面的方向，第一厚度小于或等于第二厚度，其中，所述第一厚度为位于所述有源层的每一源漏区正上方的保护层的厚度，所述第二厚度为位于所述有源层的沟道区正上方的保护层的厚度。
在一些实施例中，所述保护层的材料包括PMMA和富勒烯的有机衍生物，所述第一厚度的范围为5nm~10nm。
在一些实施例中，所述第二厚度的范围为20nm~70nm。
在一些实施例中，位于所述栅导电层和所述有源层的沟道区之间的保护层的第二厚度小于15nm；还包括：栅介质层，所述栅介质层位于所述栅导电层与所述保护层之间，或者所述栅介质层位于所述有源层的沟道区与所述保护层之间；所述栅介质层的第四厚度与所述第二厚度的比值范围为1:1~1:2。
在一些实施例中，所述有源层的沟道区远离所述基底的一侧具有朝向远离所述基底方向凸出的凸出部，所述保护层覆盖所述凸出部，所述栅导电层在所述基底表面的正投影位于所述凸出部在所述基底表面的正投影内。
在一些实施例中，所述基底表面具有凸起，所述凸起与所述凸出部对应。
在一些实施例中，所述有源层的沟道区远离所述基底的一侧具有朝向所述基底方向凹陷的凹陷部，所述保护层和所述栅导电层层叠覆盖在所述凹陷部的内壁面。
在一些实施例中，所述基底表面具有凹陷，所述凹陷与所述凹陷部对应。
在一些实施例中，所述有源层的材料包括IGZO。
根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构的制造方法，包括：提供基底；形成有源层，所述有源层位于所述基底表面，所述有源层包括两个源漏区以及两个源漏区之间的沟道区；形成保护层，所述保护层位于所述有源层远离所述基底的一侧,所述保护层还位于所述有源层的两个源漏区以及所述有源层的沟道区的表面；形成栅导电层，所述栅导电层位于所述有源层的沟道区上方的保护层上；形成两个导电层，所述两个导电层的每一导电层位于所述两个源漏区的每一源漏区正上方的保护层的表面，且所述每一导电层与对应的所述每一源漏区电连接。
在一些实施例中，采用旋涂工艺形成所述保护层。
在一些实施例中，所述形成保护层的工艺步骤包括：采用第一次旋涂工艺形成第一保护层，所述第一保护层位于所述有源层表面；采用第二次旋涂工艺形成第二保护层，所述第二保护层位于所述有源层的沟道区上方的第一保护层，所述第一保护层与所述第二保护层共同构成所述保护层。
在一些实施例中，所述基底具有凹陷或者凸起，在形成所述有源层之前还包括：图形化所述基底以形成所述凹陷或者所述凸起，所述有源层的沟道区位于所述凹陷内或者所述凸起上。
本公开实施例提供的技术方案至少具有以下优点：
本公开实施例提供的技术方案中，通过在有源层表面设置保护层，保护层可以有效地保护有源层，以防止有源层的表面受到外界氧气以及水汽的影响，从而保证有源层自身的电学性能以及稳定性，有利于提高半导体结构的性能。保护层位于源漏区与导电层之间，保护层可以作为导电层与源漏区之间的过渡层，在对导电层施加高电压控制晶体管的源漏区的过程中，保护层作为传递电压的过渡层，从而可以降低高电压对晶体管的源漏区造成的不可逆损伤的程度，有利于改善器件性能以及延长晶体管的使用寿命。
此外，第一厚度小于第二厚度，其中第一厚度为位于有源层的源漏区正上方的保护层的厚度，第二厚度为位于有源层的沟道区正上方的保护层的厚度。如此，可以通过调控保护层的厚度保证保护层对有源层形成保护的同时，保护层自身具有导电性，以实现导电层与源漏区之间构成电连接的关系，提高半导体结构的性能。其中，当第一厚度小于第二厚度时，保护层还可以作为栅介质层，省略了制备栅介质层的制备步骤。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开一实施例提供的半导体结构的第一种剖面结构示意图；
图2为本公开一实施例提供的半导体结构的第二种剖面结构示意图；
图3为本公开一实施例提供的半导体结构的第三种剖面结构示意图；
图4为本公开一实施例提供的半导体结构的第四种剖面结构示意图；
图5为本公开一实施例提供的半导体结构的第五种剖面结构示意图；
图6为本公开一实施例提供的半导体结构的第六种剖面结构示意图；
图7为本公开一实施例提供的半导体结构的第七种剖面结构示意图；
图8为本公开一实施例提供的半导体结构的制造方法中提供基底对应的半导体结构的剖面结构示意图；
图9为本公开一实施例提供的半导体结构的制造方法中形成有源层对应的半导体结构的剖面结构示意图；
图10为本公开一实施例提供的半导体结构的制造方法中形成第一保护层对应的半导体结构的剖面结构示意图；
图11为本公开一实施例提供的半导体结构的制造方法中形成第二保护层对应的半导体结构的剖面结构示意图；
图12为本公开一实施例提供的半导体结构的制造方法中形成栅导电层对应的半导体结构的剖面结构示意图。
具体实施方式
由背景技术可知，目前的半导体结构的性能欠佳。
本公开实施例提供一种半导体结构，半导体结构包括有源层，在有源层的表面设置保护层，然后对应于有源层的沟道区的保护层上设置栅导电层，在对应于有源层的源漏区的保护层上设置导电层，保护层可以有效地保护有源层，以防止有源层的表面受到外界氧气以及水汽的影响，从而保证有源层自身的电学性能以及稳定性，有利于提高半导体结构的性能。保护层位于源漏区与导电层之间，保护层可以作为导电层与源漏区之间的过渡层，在对导电层施加高电压控制晶体管的源漏区的过程中，保护层作为传递电压的过渡层，从而可以降低高电压对晶体管的源漏区造成的不可逆损伤的程度，有利于改善器件性能以及延长晶体管的使用寿命。
下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。
图1为本公开一实施例提供的半导体结构的第一种剖面结构示意图；图2为本公开一实施例提供的半导体结构的第二种剖面结构示意图；图3为本公开一实施例提供的半导体结构的第三种剖面结构示意图；图4为本公开一实施例提供的半导体结构的第四种剖面结构示意图；图5为本公开一实施例提供的半导体结构的第五种剖面结构示意图；图6为本公开一实施例提供的半导体结构的第六种剖面结构示意图；图7为本公开一实施例提供的半导体结构的第七种剖面结构示意图。
根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，包括：基底100；有源层110，有源层110位于基底100表面，有源层110包括两个源漏区111以及两个源漏区111之间的沟道区112。
在一些实施例中，基底100为单膜层结构，基底100的材料为半导体材料，半导体材料可以包括硅、锗、碳化硅或者锗化硅的任意一种。基底100内具有N型掺杂元素或者P型掺杂元素。N型掺杂元素可以为磷（P）元素、铋（Bi）元素、锑（Sb）元素或砷（As）元素等Ⅴ族元素，P型掺杂元素可以为硼（B）元素、铝（Al）元素、镓（Ga）元素或铟（In）元素等III族元素。
在一些实施例中，有源层110用于构建晶体管结构的源极、漏极以及沟道区。两个源漏区111分别作为晶体管结构的源极以及漏极，其中一个源漏区111与位线电连接，另一个源漏区111与存储结构电连接。
在一些实施例中，有源层110的材料为半导体材料，例如硅、锗或者锗化硅。其中，有源层110的材料与基底100的材料相同时，有源层110与基底100可以由同一原始基底制备。
在一些实施例中，有源层110的材料为非晶材料，非晶材料内部具有间隙，具有较高的载流子迁移率，可以降低有源层110的厚度，在有限的单元面积内，降低半导体结构的线宽，进一步提高半导体结构的存储密度。非晶材料可以包括IGZO（铟镓锌氧化物，IndiumGallium Zinc Oxide）、IWO（掺钨氧化铟，Indium Tungsten Oxide）或者ITO（氧化铟锡，Indium Tin Oxide）的至少一种。
在一些实施例中，有源层110的材料包括IGZO，IGZO的载流子迁移率是多晶硅的载流子迁移率的20~50倍，有利于提高有源层110中的载流子迁移率，从而有利于降低半导体结构工作时的漏电流，以降低半导体结构的功耗和提高半导体结构的工作效率。此外，制备IGZO的薄膜沉积工艺简单，沉积温度低，可以改善基底以及有源层受到的热损伤以及热缺陷的问题。由于IGZO自身的特性，采用IGZO制备出的大面积的有源层110的均匀性较好，可以提高有源层110的电学性能以及稳定性。
在一些实施例中，两个源漏区111内分别具有N型掺杂元素或P型掺杂元素，沟道区112内具有N型掺杂元素或P型掺杂元素。当源漏区111的掺杂元素的导电类型与沟道区112的掺杂元素的导电类型不同。例如，两个源漏区111内掺杂N型掺杂元素，沟道区112内掺杂P型掺杂元素，则由有源层110构成的晶体管为有结晶体管。当源漏区111的掺杂元素的导电类型与沟道区112的掺杂元素的导电类型相同，例如，两个源漏区111内掺杂N型掺杂元素，沟道区112内掺杂N型掺杂元素，则由有源层110构成的晶体管为无结晶体管。其中，“无结晶体管”和“有结晶体管”中的“结”指的是PN结。
在一些实施例中，两个源漏区111的材料相同且源漏区111内掺杂元素的掺杂浓度相近，以平衡晶体管源极和漏极两者的电学性能相近，从而保证晶体管的稳定性以及电学性能较好。
在一些实施例中，源漏区111的材料与沟道区112的材料可以不同。例如，源漏区111的材料为硅，沟道区112为锗硅，且锗硅的晶格常数大于硅的晶格常数，由于晶格常数的差异，源漏区111会向沟道区112的方向产生压缩应力，从而增加沟道区112内的载流子（电子或空穴）的迁移率，提高驱动电流和由有源层110构成的晶体管的速度。迁移率的增加可以抵消在垂直基底100表面形成多个晶体管产生的垂直电场导致迁移率的减少量，即半导体结构可以从2D维度转化为3D维度，有利于提高半导体结构的存储密度。
在一些实施例中，半导体结构包括：保护层101，保护层101位于有源层110远离基底100的表面，保护层101还位于有源层110的两个源漏区111以及有源层110的沟道区112的表面。保护层101可以有效地保护有源层110，以防止有源层110的表面受到外界氧气以及水汽的影响，从而保证有源层110自身的电学性能以及稳定性，有利于提高半导体结构的性能。
在一些实施例中，半导体结构包括：栅导电层122，栅导电层122位于有源层110的沟道区112正上方的保护层101上；两个导电层102，两个导电层的每一导电层102位于两个源漏区的每一源漏区111正上方的保护层101的表面，且每一导电层102与对应的每一源漏区111电连接。
在一些实施例中，沿垂直于基底100表面的方向，第一厚度T1小于或等于第二厚度T2，其中，第一厚度T1为位于有源层110的每一源漏区111正上方的保护层101的厚度，第二厚度T2为位于有源层110的沟道区112正上方的保护层101的厚度。如此，可以通过调控保护层101的厚度保证保护层101对有源层110形成保护的同时，保护层101自身具有导电性，以实现导电层102与源漏区111之间构成电连接的关系，提高半导体结构的性能。其中，当第一厚度T1小于第二厚度T2时，保护层101还可以作为栅介质层，省略了制备栅介质层的制备步骤。
在一些实施例中，保护层101的材料包括富勒烯的有机衍生物和PMMA（聚甲基丙烯酸甲酯，poly（methyl methacrylate））。富勒烯的有机衍生物包括PCnBM或者PDI-Cn（苝二酰亚胺/富勒烯杂化物），n可以为8、60、61或者71等任意数字。富勒烯的有机衍生物主要是基于富勒烯自身的共轭笼状碳分子结构使富勒烯材料自身具有较好的电子容纳能力，具有较高的电子容纳能力，富勒烯材料引入有机分子中的苯环、碳链和酯基团使其具有良好的溶解性，从而可以获得均匀的膜层以及热稳定性。其中，PCnBM可以为[6,6]-苯基-C61-丁酸异甲酯、[6,6]-苯基-C60-丁酸异甲酯或者[6,6]-苯基-C71-丁酸异甲酯。
在富勒烯的有机衍生物的材料中加入PMMA。一方面，PMMA自身具有良好的薄膜性以及良好的介电性，可以有效避免漏电流的情况，且PMMA自身并不溶于水且耐候性较佳，所以保护层101可以很好的保护有源层110，以保证有源层110免受水汽的侵蚀；另一方面，保护层101掺杂有机高分子材料PMMA后，富勒烯的有机衍生物所构成的保护层101的成膜质量变好，降低了保护层101的表面粗糙度，减少了载流子复合中心，从而使得保护层101的导电性提高，有利于降低源漏区111与导电层102之间的接触电阻，进而有利于提升半导体结构的电学性能。
在一些实施例中，可以调控保护层101内富勒烯的有机衍生物和PMMA之间的比例以调控保护层101的厚度以及保护层101的导电性。例如，当富勒烯的有机衍生物和PMMA之间的比例为1:2时，保护层101的电导率可以为10-3S/cm。再例如，当富勒烯的有机衍生物和PMMA之间的比例为1:10时，保护层101的电导率可以为10-13S/cm。
在一些实施例中，第一厚度T1的范围为5nm~10nm。第一厚度T1可以为5nm~8.1nm、5.2nm~9.3nm、5.8nm~8.9nm、6.1nm~9.7nm、6.5nm~9.64nm、6.83nm~9.21nm或者7.22nm~8.64nm。第一厚度T1可以为5.3nm、5.59nm、6.28nm、6.98nm、7.45nm、7.9nm、8.3nm、8.8nm、9.4 nm、9.9nm。第一厚度T1在上述任意范围内，形成的保护层101的厚度足够对有源层110形成较为致密的保护，防止有源层110受到外界环境的伤害；保护层101的厚度较薄，则源漏区111与导电层102之间的接触电阻或者保护层101自身的电阻值较小，从而可以降低半导体结构的电学损耗，提高半导体结构的电学性能以及良率。此外，保护层101的厚度范围还可以防止在对导电层102进行高电压输入时，保护层101作为缓冲层，降低有源层110受到高电压的不可逆损伤的程度，从而延长器件的使用寿命。
在一些实施例中保护层101中的富勒烯的有机衍生物和PMMA之间分布不同，在两个源漏区111上方，保护层101中包含富勒烯的有机衍生物和PMMA的混合物；有源层的沟道区112上方，保护层101中只包含PMMA。
在一些实施例中，第二厚度T2的范围为20nm~70nm。第二厚度T2可以为21nm~68nm、28nm~62nm、35nm~65nm、39nm~67nm、46nm~59nm、23nm~52nm或者43nm~69nm。第二厚度T2可以为24.6nm、36nm、41nm、47nm、51nm、54nm、60nm、63.2nm、66.1nm、69.8nm。第二厚度T2在上述任意范围内，形成的保护层101的厚度足够对有源层110形成较为致密的保护，防止有源层110受到外界环境的伤害；保护层101可以作为栅介质层，以用于保证沟道区112与栅导电层122之间的介电性，又可以实现栅导电层122对沟道区112的控制，从而可以省略制备栅介质层的步骤，从而有利于降低半导体结构的制备难度。
在一些实施例中，位于栅导电层122和有源层110的沟道区112之间的保护层101的第二厚度T2小于15nm；半导体结构还包括：栅介质层121，栅介质层121位于栅导电层122与保护层101之间，或者栅介质层121位于有源层的沟道区112与保护层101之间。如此，半导体结构可以形成双栅介质层，相较于一层栅介质层而言，使得器件沟道电子很难越过栅介质势垒，故而有较小的泄露电流，进而减少了栅极漏电流，扩大了器件的应用范围，改善了器件的功率特性，提高了器件的可靠性。
在一些实施例中，栅介质层121的材料包括二氧化硅或者高介电常数材料。其中，高介电常数材料可以包括二氧化铪，二氧化铪作为高介电常数材料，能提供高的单位电容值，增强栅电容对沟道电子的控制能力，提高了隧道击穿栅节点的电流和器件的工作电压。当保护层101的材料内具有PMMA时，PMMA一方面可以改善二氧化铪的疏水性，使得二氧化铪易于淀积；另一方面，可以使器件的载流子迁移率增大，器件的开关比增大，提高器件的阈值电压以及改善器件的亚阈值特性。
在一些实施例中，栅介质层121的第四厚度与第二厚度T2的比值范围为1:1~1:2。比值可以为1:1.2、1:1.45、1:1.69、1:1.87或者1:1.98。比值在上述任意范围内或者任意值，保护层101的厚度与栅介质层121的厚度较为合适，保护层101对有源层110的保护较为合适，栅介质层121与保护层101构成的双栅介质层既可以实现高的单位电容值，增强栅电容对沟道电子的控制能力，降低栅极漏电流的风险。栅介质层121与保护层101构成的整体的双栅介质层的厚度也较小，整个半导体器件的沿垂直方向的尺寸也较小，从而后续可以增加存储面积以及芯片封装的密度等。
在一些实施例中，栅导电层122可以为单层膜层结构。栅导电层122的材料为金属导电材料，例如银、钨或者铜。金属导电材料的电阻值较小，可以降低栅导电层122自身的电学损耗。
在一些实施例中，栅导电层122可以为多层膜层结构，例如功函数层和导电层、金属扩散层和金属层。当栅导电层122包括功函数层和导电层时，可以通过调控栅极的功函数调节沟道区的阈值电压，提升沟道区的开/关的灵敏度。当栅导电层122包括金属扩散层和金属层时，用于防止金属材料扩散至保护层101或者栅介质层121内，甚至扩散至有源层110的问题，有利于提高半导体结构的良率。
在一些实施例中，两个导电层102中一个可以为位线，另一个导电层102可以为电容结构或者电容接触插塞。
在一些实施例中，位线的材料可以为金属材料，例如银、铜或者钨。由于金属材料的自身电阻较小，如此，可以降低位线自身电阻，有利于提升位线的灵敏度以及响应度。
在一些实施例中，电容结构可以为常规的电容结构，电容接触插塞可以为常规的电容插塞，在这里不再展开赘述。
以下将结合几个附图对本公开实施例所提供的部分半导体结构进行论述，每一半导体结构均包括上述所提及到的基底、有源层、保护层、栅导电层以及导电层，在以下部分将不再进行赘述，仅表述其不同实施例的区别点。
参考图1，半导体结构中第一厚度T1等于第二厚度T2，且半导体结构中还包含栅介质层121，栅介质层121可以位于栅导电层122与保护层101之间。如此，有源层110的表面为一个较为平整的表面，制备保护层101可以不用过多考虑不同厚度或者不同高度导致的凹凸面对保护层101的不均匀的缺陷，有利于制备一个较为均匀规整的保护层101。
可以理解的是，半导体结构中第一厚度T1也可以小于第二厚度T2，且第二厚度T2小于15nm。
参考图2，半导体结构中第一厚度T1小于或等于第二厚度T2，第二厚度T2小于15nm，且半导体结构中还包含栅介质层121，栅介质层121可以位于沟道区112与保护层101之间。如此，栅介质层121一般均为氧化物材料构成，而有源层110的材料为非晶氧化物材料以及半导体材料，则栅介质层121的材料与有源层110的材料之间的阈值相近，栅介质层121与有源层110之间的界面态缺陷较少，从而有利于提高栅导电层的控制能力。
参考图3，半导体结构中第一厚度T1小于第二厚度T2，半导体结构中并不包含栅介质层，保护层101自身作为栅介质层，以用于保证沟道区112与栅导电层122之间的介电性，又可以实现栅导电层122对沟道区112的控制，从而可以省略制备栅介质层的步骤，从而有利于降低半导体结构的制备难度。
参考图4或图5，有源层110的沟道区112远离基底100的一侧具有朝向基底100方向凹陷的凹陷部，保护层101和栅导电层122层叠覆盖在凹陷部的内壁面。如此，相较没有凹陷部的沟道区112而言，具有凹陷部的沟道区112的长度可以增加，避免热载流子效应，改善短沟道效应引起的栅感应势垒降低效应，从而改善器件关断能力，提高沟道区112的关断以及导通的灵敏度。此外，增加沟道区112的长度可以提升沟道区112的阈值电压。
其中，第一厚度T1小于第二厚度T2，半导体结构可以如图4所示不包含栅介质层，保护层101自身作为栅介质层；或者如图5所示包含栅介质层，栅介质层位于沟道区与保护层之间。
值得说明的是，图4和图5所示的第二厚度T2所代表的为位于沟道区的保护层的最大厚度，但第二厚度T2也可以所代表的为位于沟道区的保护层的最小厚度（例如图7）或者介于最大厚度与最小厚度之前的任意厚度。
参考图6，有源层110的沟道区112远离基底100的一侧具有朝向基底100方向凹陷的凹陷部，保护层101和栅导电层122层叠覆盖在凹陷部的内壁面。基底100表面具有凹陷，凹陷与凹陷部对应。图6所示的半导体结构同样可以增加沟道区的长度，可以参考图4所示的半导体结构增加沟道区的长度所带来的效果，在这里不再赘述。
可以理解的是，图6所示的半导体结构中不包含栅介质层，保护层101作为栅介质层。在一些实施例中，图6所示的半导体结构可以设置栅介质层，栅介质层的位置可以与图5所示的栅介质层的位置相同，栅介质层位于凹陷部与保护层之间。
参考图7，有源层110的沟道区112远离基底100的一侧具有朝向远离基底100方向凸出的凸出部，保护层101覆盖凸出部，栅导电层122在基底100表面的正投影位于凸出部在基底100表面的正投影内。基底100表面具有凸起，凸起与凸出部对应。
在一些实施例中，基底表面为平整面，有源层位于基底表面，且有源层的沟道区远离基底的一侧具有朝向远离基底方向凸出的凸出部，保护层覆盖凸出部，栅导电层在基底表面的正投影位于凸出部在基底表面的正投影内。
图7所示的半导体结构或者基底为平整面，有源层包含凸出部的半导体结构，通过设置有源层的形貌，相较于沟道区的表面为平整面而言，增加了沟道区的长度，从而改善沟道区由于短沟道效应所带来的一系列影响，提高阈值电压以及改善器件关断能力，提高沟道区的关断以及导通的灵敏度。
可以理解的是，图7所示的半导体结构中不包含栅介质层，保护层作为栅介质层。在一些实施例中，图7所示的半导体结构可以设置栅介质层，栅介质层的位置可以位于凸出部与保护层之间。
本公开实施例提供的半导体结构中，通过在有源层110表面设置保护层101，保护层101可以有效地保护有源层110，以防止有源层110的表面受到外界氧气以及水汽的影响，从而保证有源层110自身的电学性能以及稳定性，有利于提高半导体结构的性能。保护层101位于源漏区111与导电层102之间，保护层101可以作为导电层102与源漏区111之间的过渡层，在对导电层102施加高电压控制晶体管的源漏区111的过程中，保护层101作为传递电压的过渡层，从而可以降低高电压对晶体管的源漏区111造成的不可逆损伤的程度，有利于改善器件性能以及延长晶体管的使用寿命。
在一些实施例中，第一厚度T1小于第二厚度T2，其中第一厚度T1为位于有源层110的源漏区111正上方的保护层101的厚度，第二厚度T2为位于有源层110的沟道区112正上方的保护层101的厚度。如此，可以通过调控保护层101的厚度保证保护层101对有源层110形成保护的同时，保护层101自身具有导电性，以实现导电层102与源漏区111之间构成电连接的关系，提高半导体结构的性能。其中，当第一厚度T1小于第二厚度T2时，保护层101还可以作为栅介质层，省略了制备栅介质层的制备步骤。
在一些实施例中，通过设置沟道区112具有朝向基底凸出的凸出部或者朝向基底凹陷的凹陷部，增加沟道区112的长度，从而改善沟道区112由于短沟道效应所带来的一系列影响，提高阈值电压以及改善器件关断能力，提高沟道区112的关断以及导通的灵敏度。
相应地，根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构的制造方法，用于制造上述各实施例提供的半导体结构，与上述实施例相同的元件，不再作详细赘述。
图8为本公开一实施例提供的半导体结构的制造方法中提供基底对应的半导体结构的剖面结构示意图；图9为本公开一实施例提供的半导体结构的制造方法中形成有源层对应的半导体结构的剖面结构示意图；图10为本公开一实施例提供的半导体结构的制造方法中形成第一保护层对应的半导体结构的剖面结构示意图；图11为本公开一实施例提供的半导体结构的制造方法中形成第二保护层对应的半导体结构的剖面结构示意图；图12为本公开一实施例提供的半导体结构的制造方法中形成栅导电层对应的半导体结构的剖面结构示意图。
参考图8，提供基底100。
在一些实施例中，基底100具有相对的第一面以及第二面，第二面可以为一个平整面。
继续参考图8，图形化基底100的第二面，以使基底100具有凹陷103，凹陷103自第二面朝向第一面的方向延伸。
在一些实施例中，可以图形化基底100的第二面以使基底100具有凸起，凸起自第一面朝向第二面的方向延伸。
在一些实施例中，可以跳过对基底图形化的步骤，直接沉积有源层，可以形成如图1至图3任一个图所示的半导体结构。
参考图9，形成有源层110，有源层110位于基底100表面，有源层110包括两个源漏区111以及两个源漏区111之间的沟道区112。
在一些实施例中，形成有源膜，有源膜位于基底100表面。可以采用薄膜沉积工艺形成均厚的有源膜。按照不同的区域对有源膜进行至少一次的掺杂处理，以形成两个源漏区111以及位于两个源漏区之间的沟道区112。其中，有源层的沟道区112位于凹陷103内或者凸起上。
在一些实施例中，掺杂处理可以包括离子注入处理以及热扩散工艺。其中，离子注入处理的热伤害较小，且离子注入处理获得的有源层内掺杂离子的均匀性较好。
在一些实施例中，若基底为平整面，有源层具有凸出部或者凹陷部，则在形成有源膜之后，进行至少一次的掺杂处理之前，还包括：图形化有源膜，以使有源膜的部分区域形成凸出部或者凹陷部，掺杂处理所进行的热处理工艺可以改善有源层表面的缺陷损伤，进而提高有源层的性能。
在一些实施例中，如基底具有凹陷或者凸起，有源层可以之间形成在凹陷或者凸起内，与之对应地，沟道区远离基底的一侧具有凹陷部以及凸起部。
参考图10和图11，形成保护层101，保护层101位于有源层110远离基底100的一侧，保护层101还位于有源层110的两个源漏区111以及有源层的沟道区112的表面。
在一些实施例中，采用旋涂工艺形成保护层101。旋涂工艺形成的保护层101的各部分区域的厚度较为均匀。
在一些实施例中，形成保护层101的工艺步骤可以包括：形成包含保护层材料的旋涂液；采用旋涂仪在有源层的表面形成一层均匀的旋涂薄膜；对旋涂薄膜进行烘干处理以形成保护层。
在一些实施例中，形成保护层101的工艺步骤包括：采用第一次旋涂工艺形成第一保护层131，第一保护层131位于有源层110表面，第一保护层131具有原始厚度T0；采用第二次旋涂工艺形成第二保护层132，第二保护层132位于有源层110的沟道区112上方的第一保护层131，第一保护层131与第二保护层132共同构成保护层101。
其中，位于源漏区111正上方的第一保护层的原始厚度T0为第一厚度，则原始厚度T0的范围为5nm~10nm，以保证形成的保护层101的厚度足够对有源层110形成较为致密的保护，防止有源层110受到外界环境的伤害；保护层101的厚度较薄，则源漏区111与导电层102之间的接触电阻或者保护层101自身的电阻值较小，从而可以降低半导体结构的电学损耗，提高半导体结构的电学性能以及良率。此外，保护层101的厚度范围还可以防止在对导电层102进行高电压输入时，保护层101作为缓冲层，降低有源层110受到高电压的不可逆损伤的程度，从而延长器件的使用寿命。
在一些实施例中，可以在形成保护层之前形成栅介质层，或者在形成保护层之后形成栅介质层，栅介质层位于沟道区表面或者沟道区对应的保护层表面。
参考图12，形成栅导电层122，栅导电层122位于有源层的沟道区112上方的保护层101上；形成两个导电层102，两个导电层102的每一导电层位于两个源漏区的每一源漏区111正上方的保护层101的表面，且每一导电层102与对应的每一源漏区111电连接。
本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。任何本领域技术人员，在不脱离本公开的精神和范围内，均可作各种更动与修改，因此本公开的保护范围应当以权利要求限定的范围为准。
Claims (12)
1.一种半导体结构，其特征在于，包括：
基底；
有源层，所述有源层位于所述基底表面，所述有源层包括两个源漏区以及两个源漏区之间的沟道区；
保护层，所述保护层位于所述有源层远离所述基底的表面，所述保护层还位于所述有源层的两个源漏区以及所述有源层的沟道区的表面；
栅导电层，所述栅导电层位于所述有源层的沟道区正上方的保护层上；
两个导电层，所述两个导电层的每一导电层位于所述两个源漏区的每一源漏区正上方的保护层的表面，且所述每一导电层与对应的所述每一源漏区电连接；
其中，所述有源层的沟道区远离所述基底的一侧具有朝向远离所述基底方向凸出的凸出部，所述保护层覆盖所述凸出部，所述栅导电层在所述基底表面的正投影位于所述凸出部在所述基底表面的正投影内；或者，
所述有源层的沟道区远离所述基底的一侧具有朝向所述基底方向凹陷的凹陷部，所述保护层和所述栅导电层层叠覆盖在所述凹陷部的内壁面。
2.根据权利要求1所述的半导体结构，其特征在于，沿垂直于所述基底表面的方向，第一厚度小于或等于第二厚度，其中，所述第一厚度为位于所述有源层的每一源漏区正上方的保护层的厚度，所述第二厚度为位于所述有源层的沟道区正上方的保护层的厚度。
3.根据权利要求2所述的半导体结构，其特征在于，所述保护层的材料包括PMMA和富勒烯的有机衍生物，所述第一厚度的范围为5nm~10nm。
4.根据权利要求3所述的半导体结构，其特征在于，所述第二厚度的范围为20nm~70nm。
5.根据权利要求1所述的半导体结构，其特征在于，位于所述栅导电层和所述有源层的沟道区之间的保护层的第二厚度小于15nm；还包括：栅介质层，所述栅介质层位于所述栅导电层与所述保护层之间，或者所述栅介质层位于所述有源层的沟道区与所述保护层之间；所述栅介质层的第四厚度与所述第二厚度的比值范围为1:1~1:2。
6.根据权利要求1所述的半导体结构，其特征在于，所述基底表面具有凸起，所述凸起与所述凸出部对应。
7.根据权利要求1所述的半导体结构，其特征在于，所述基底表面具有凹陷，所述凹陷与所述凹陷部对应。
8.根据权利要求1所述的半导体结构，其特征在于，所述有源层的材料包括IGZO。
9.一种半导体结构的制造方法，其特征在于，包括：
提供基底；
形成有源层，所述有源层位于所述基底表面，所述有源层包括两个源漏区以及两个源漏区之间的沟道区；
形成保护层，所述保护层位于所述有源层远离所述基底的一侧，所述保护层还位于所述有源层的两个源漏区以及所述有源层的沟道区的表面；
形成栅导电层，所述栅导电层位于所述有源层的沟道区上方的保护层上；
形成两个导电层，所述两个导电层的每一导电层位于所述两个源漏区的每一源漏区正上方的保护层的表面，且所述每一导电层与对应的所述每一源漏区电连接；
其中，所述有源层的沟道区远离所述基底的一侧具有朝向远离所述基底方向凸出的凸出部，所述保护层覆盖所述凸出部，所述栅导电层在所述基底表面的正投影位于所述凸出部在所述基底表面的正投影内；或者，
所述有源层的沟道区远离所述基底的一侧具有朝向所述基底方向凹陷的凹陷部，所述保护层和所述栅导电层层叠覆盖在所述凹陷部的内壁面。
10.根据权利要求9所述的半导体结构的制造方法，其特征在于，采用旋涂工艺形成所述保护层。
11.根据权利要求10所述的半导体结构的制造方法，其特征在于，所述形成保护层的工艺步骤包括：采用第一次旋涂工艺形成第一保护层，所述第一保护层位于所述有源层表面；采用第二次旋涂工艺形成第二保护层，所述第二保护层位于所述有源层的沟道区上方的第一保护层，所述第一保护层与所述第二保护层共同构成所述保护层。
12.根据权利要求9所述的半导体结构的制造方法，其特征在于，所述基底具有凹陷或者凸起，在形成所述有源层之前还包括：图形化所述基底以形成所述凹陷或者所述凸起，所述有源层的沟道区位于所述凹陷内或者所述凸起上。
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