KR100726150B1 - 새들형 핀 트랜지스터 제조방법 - Google Patents

새들형 핀 트랜지스터 제조방법 Download PDF

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Abstract

본 발명은 액티브 영역과 필드영역 간의 단차에 의해 유발되는 FICD의 증가를 방지하여 소자 특성을 개선시킬 수 있는 새들형 핀 트랜지스터 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 소자 분리막이 형성된 기판을 제공하는 단계와, 상기 소자 분리막을 포함하는 전체 구조 상부에 코팅 방식으로 도포되는 코팅막을 포함하는 하드 마스크 패턴을 형성하는 단계와, 상기 하드 마스크 패턴을 이용한 핀 식각공정을 실시하여 새들형 핀을 형성하는 단계를 포함하는 새들형 핀 트랜지스터 제조방법을 제공한다.
핀 트랜지스터, 리세스 트랜지스터, 새들형 핀 트랜지스터, 하드 마스크, 아모르퍼스 카본막, MFHM, BFHM, TFHM

Description

새들형 핀 트랜지스터 제조방법{METHOD FOR MANUFACTURING SADDLE TYPE FIN TRANSISTOR}
도 1은 일반적인 핀(fin) 트랜지스터를 도시한 단면도.
도 2는 일반적인 리세스(recess) 트랜지스터를 도시한 단면도.
도 3은 일반적인 트랜지스터들을 도시한 단면도.
도 4는 종래기술에 따른 새들형 핀 트랜지스터를 도시한 평면도.
도 5는 도 4에 도시된 'A' 부위를 확대하여 도시한 사시도.
도 6은 도 5에 도시된 I-I', Ⅱ-Ⅱ' 절취선을 따라 각각 도시한 단면도.
도 7a 내지 도 7e는 도 5에 도시된 새들형 핀 트랜지스터의 제조방법을 도시한 공정 사시도.
도 8은 도 7a에 도시된 새들형 핀 트랜지스터를 게이트 방향으로 절취하여 도시한 단면도.
도 9 및 도 10은 종래기술에 따른 새들형 핀 트랜지스터의 제조방법을 통해 제조된 새들형 핀 또는 게이트의 FICD(Final Inspection CD)의 변화를 설명하기 위하여 도시한 SEM 사진.
도 11는 본 발명의 실시예에 따른 새들형 핀 트랜지스터의 제조방법을 도시 한 단면도.
도 12 및 도 13는 도 11에 도시된 MFHM(Multi Film Hard Mask)의 예를 설명하기 위하여 도시한 단면도.
도 14는 본 발명의 또 다른 실시예에 따른 하드 마스크 구조를 설명하기 위하여 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
110, 210 : 기판
111, 211 : 소자 분리막
114 : 새들형 핀
115 : 게이트 산화막
116 : 폴리 실리콘막
117 : 도전막
112a : 아모르퍼스 카본막
112b, 212b : SiON막
112, 212 : 하드 마스크
113, 213 : 반사 방지막
114, 214 : 감광막 패턴
212a : MFHM
본 발명은 반도체 제조기술에 관한 것으로, 특히 핀형(fin type)과 리세스형(recessed type)을 혼합한 새들형(saddle type) 핀 트랜지스터의 제조방법에 관한 것이다.
일반적으로, 트랜지스터에 널리 적용된 수평채널을 갖는 트랜지스터는 디자인 룰(design rule)이 감소함에 따라 여러가지 문제를 유발시켜 트랜지스터의 축소에 한계가 있다. 축소된 수평채널 트랜지스터의 가장 큰 문제점으로 채널의 길이가 짧아져 발생하는 단채널 효과 및 DIBL(Drain Induced Barrier Lower) 효과 등을 들 수 있다. 통상적인 트랜지스터에서 채널의 길이가 50nm 이하로 축소되면 공정변수에 의해 소자 특성의 산포도가 높아지면서 채널길이가 30nm 이하일 경우 단채널 효과 및 DIBL 효과가 극심해져 트랜지스터가 정상적으로 동작하기 어려운 것으로 알려져 있다.
수평채널 트랜지스터의 문제점을 극복하기 위하여 이중 게이트 트랜지스터(double gate transistor)가 제안되었다. 이중 게이트 트랜지스터는 30nm 이하의 두께를 갖는 채널과, 이 채널을 감싸거나, 이 채널의 양측에 게이트가 배치된 구조를 갖는다.
전술한 수평채널 트랜지스터는 게이트 전극이 수평채널의 상부에만 형성됨으로써 채널에는 상하 비대칭적으로 전계가 인가되어 게이트 전극에 의해 트랜지스터 의 온/오프(on/off) 동작을 효과적으로 제어하는데 많은 어려움이 있다. 그 결과, 채널 크기가 축소될 수록 단채널 효과의 영향은 그 만큼 커지게 된다. 이에 반해, 수직채널을 갖는 이중 게이트 트랜지스터는 얇은 채널의 양측에 게이트 전극이 형성되기 때문에 채널의 모든 영역은 게이트 전극의 영향을 받게 된다. 따라서, 트랜지스터가 오프일 때 소오스 및 드레인 사이의 전하 흐름을 억제할 수 있기 때문에 전력소모를 감소시킬 수 있고, 트랜지스터의 온/오프 동작을 효과적으로 제어할 수 있다.
수직채널을 갖는 트랜지스터 중 하나가 핀(fin) 트랜지스터이다. 일반적인 핀 트랜지스터가 도 1에 도시되었다. 도 1에 도시된 바와 같이, 핀 트랜지스터는 소자 분리막(3) 간의 기판 상부가 핀(fin)(2) 형태로 형성된 구조를 가지며, 이 핀(2)의 양측면이 모두 채널로 기능하고, 이를 통해 채널 면적을 증가시켜 단채널 효과 문제를 해결할 수 있다. 그러나, 이러한 구조는 바디 이펙트(body effect)를 감소시킬 수는 있으나, 유효채널길이를 증가시키는데는 한계가 있다. 한편, 수직채널을 갖는 트랜지스터 중 다른 하나가 도 2에 도시된 리세스형(또는, 트렌치(trench)형) 트랜지스터이다. 리세스형 트랜지스터는 핀 트랜지스터와 달리 게이트 길이와 상관없이 문턱전압(Threshold Voltage)이 결정되는 트랜지스터 구조를 갖는다. 그러나, 문턱전압이 낮아지거나, 단채널 효과를 리세스형 트랜지스터만큼 자유롭게 해결할 수는 없다.
도 3에 도시된 바와 같이, 핀 트랜지스터와 리세스 트랜지스터를 혼합한 구조가 새들형 핀 트랜지스터이다. 새들형 핀 트랜지스터는 핀 트랜지스터의 문제점 인 낮은 문턱전압과 짧은 유효채널길이를 리세스 트랜지스터를 병행하여 해결할 수 있는 구조이다. 이에 따라, DRAM(Dynamic Random Access Memory) 소자에서 핀 트랜지스터보다 새들형 핀 트랜지스터를 적용하는 것이 소자의 동작 특성을 고려하여 볼 때 유리하다.
이하, 종래기술에 따른 새들형 핀 트랜지스터의 구조 및 제조방법을 설명하기로 한다.
도 4는 종래기술에 따른 새들형 핀 트랜지스터의 구조를 설명하기 위하여 도시한 평면도이고, 도 5는 도 4에 도시된 'A' 부위를 확대하여 도시한 사시도이고, 도 6의 (a)와 (b)는 각각 도 5에 도시된 I-I' 절취선과 Ⅱ-Ⅱ' 절취선을 따라 도시한 단면 사시도이다. 또한, 도 7a 내지 도 7e는 제조방법을 설명하기 위한 공정 사시도이다.
먼저, 도 7a에 도시된 바와 같이, SOI 기판에 비해 비교적 저렴한 벌크(bulk) 기판(110)을 이용하고, 이 벌크 기판(110) 상에 패드 산화막(미도시)과 패드 질화막(미도시)을 순차적을 증착한 후 STI 공정을 실시하여 기판(110)을 식각하여 트렌치를 형성한다.
이어서, 상기 트렌치가 매립되도록 매립 특성이 우수한 HDP(High Density Plasma)막을 증착한 후 CMP(Chemical Mechanical Polishing) 공정을 실시하여 평탄화한다. 이로써, 액티브 영역과 필드 영역을 정의하는 소자 분리막(111)이 형성된다.
한편, 소자 분리막(111)가 트렌치 내부면에는 월(wall) 산화막이 형성될 수 있다. 이때, 월 산화막은 산화공정으로 형성되며, 트렌치의 내부면을 라운딩 처리한다.
이어서, 소자 분리막(111)을 포함하는 전체 구조 상부에 아모르퍼스 카본(amorphous cabon)막(112a), SiON막(112b) 및 반사 방지막(113)을 형성한 후 그 상부에 포토공정을 이용하여 감광막 패턴(114)을 형성한다. 이때, 아모르퍼스 카본막(112a), SiON막(112b)은 하드 마스크(hard mask)(112)로 기능한다. 반사 방지막(113)은 BARC(Botom Anti Reflective Coating)막으로서 유기 또는 무기물로 형성한다.
이어서, 도 7b에 도시된 바와 같이, 감광막 패턴(114, 도 7a참조)을 이용한 식각공정을 실시하여 순차적으로 반사 방지막(113), 하드 마스크(112)를 식각하여 하드 마스크 패턴을 형성한다. 이하, 하드 마스크 패턴을 '112'로 표시하기로 한다.
이어서, 감광막 패턴(114)을 스트립 공정을 통해 제거한다. 이때, 반사 방지막(113) 또한 제거된다. 그러나, 반사 방지막(113)은 제거되지 않고 존재할 수도 있다.
이어서, 도 7c에 도시된 바와 같이, 하드 마스크 패턴(112)을 식각 마스크로 이용한 핀 식각공정을 실시하여 새들형 핀(14)을 형성한다. 이때, 식각공정은 실리콘 기판(110)과 소자 분리막(111) 간의 식각 선택비가 최대한 높은 조건으로 실시하여 먼저 소자 분리막(111)을 식각한 후 실리콘 기판(110)을 식각하거나, 먼저 실리콘 기판(110)을 식각한 후 소자 분리막(111)을 식각한다. 이와 같이, 핀 식각공 정시 아모르퍼스 카본막을 포함하는 하드 마스크 패턴(112)을 핀 마스크로 이용함으로써 핀의 임계치수를 감소시켜 소자 특성을 개선시킬 수 있다. 이는, 아모르퍼스 카본막이 그 물성적 특성 상 감광막 패턴에 비해 하부층과의 식각 선택비가 우수하여 핀의 임계치수를 감소시키는 것이 가능하기 때문이다.
이어서, 도 7d에 도시된 바와 같이, 식각공정을 통해 하드 마스크 패턴(112)을 제거한다.
이어서, 도 7e에 도시된 바와 같이, 게이트 산화공정(gate oxidation) 공정을 실시하여 노출되는 기판(110) 표면에 게이트 산화막(115)을 형성한다.
이어서, 도 7f에 도시된 바와 같이, 핀(114)이 매립되도록 게이트(Gate)로 기능하는 폴리 실리콘막(116)과 도전막(117)을 순차적으로 증착한다. 이때, 도전막(117)은 텅스텐, 텅스텐 실리사이드 및 이들의 적층 구조 중 어느 하나로 형성한다.
상기에서 설명한 종래기술에 따른 새들형 핀 트랜지스터 제조방법에서는 도 7a에 도시된 바와 같이, 핀 식각공정시 하드 마스크로 아모르퍼스 카본막을 사용한다. 이 때문에 필드영역과 액티브 영역, 즉 소자 분리막과 기판 간의 단차가 발생되는 경우 그 상부에 형성되는 하드 마스크가 그대로 단차를 따라 형성되는 피복성(step coverage)을 갖는다.
구체적으로 설명하면 다음과 같다.
도 8에 도시된 바와 같이, 소자 분리막(111)과 기판(110) 간의 단차가 발생되는 경우(특히, 패드 질화막이 제거된 경우) 그 상부에 형성되는 하드 마스크 (112)는 그대로 단차를 따라 가게 된다. 이에 따라, 핀 마스크, 즉 감광막 패턴(114) 공정시 하부에 형성되는 반사 방지막(113)의 플로우(flow) 특성에 의해 액티브 영역과 필드영역 간에 있어서 반사 방지막(113)의 두께는 서로 큰 차이를 보이게 된다.
이런 상태에서 반사 방지막(113)을 식각하는 경우, 도 9에 도시된 바와 같이 반사 방지막(113) 두께에 따라 FICD(Final Inspection CD) 차이가 크게 생기는 문제가 발생한다. 여기서, 도 10의 (a)와 (b)는 하기 표 1과 같은 특성을 보이게 된다.
S-fin(새들형 핀);(a)도면 split; (b)도면
반사 방지막 두께 250Å 450Å
FICD 52nm 76nm
상기 표 1에 나타난 바와 같이, 새들형 핀(S-fin)에서 단차가 클수록 FICD가 커진다. 이에 따라, 도 10의 (b)에 도시된 바와 같이 후속 게이트 형성공정에서 소자 분리막(Fox)의 임계치수가 증가하게 되어 게이트(Gate)와의 중첩이 어려워지게 된다. 결국, 게이트 간에 단락(bridge)을 발생시키거나, 접속부(contact) 형성시 주변으로 누설전류(leakage current)가 발생하여 소자의 특성을 저하시키는 문제가 발생된다.
한편, 도 10의 (a)는 새들형 핀(S-fin)을 식각한 후의 SEM(Scanning Electron Microscope) 사진이고, (b)는 게이트를 식각한 후 SEM 사진이다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 액티브 영역과 필드영역 간의 단차에 의해 유발되는 FICD의 증가를 방지하여 소자 특성을 개선시킬 수 있는 새들형 핀 트랜지스터 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 소자 분리막이 형성된 기판을 제공하는 단계와, 상기 소자 분리막을 포함하는 전체 구조 상부에 코팅 방식으로 도포되는 코팅막을 포함하는 하드 마스크 패턴을 형성하는 단계와, 상기 하드 마스크 패턴을 이용한 핀 식각공정을 실시하여 새들형 핀을 형성하는 단계를 포함하는 새들형 핀 트랜지스터 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타 낸다.
실시예
도 11은 본 발명의 바람직한 실시예에 따른 새들형 핀 트랜지스터 제조방법을 설명하기 위하여 도시한 단면도이다. 여기서, 도 11은 도 8에 도시된 도면과 대응된다.
도 11을 참조하면, 본 발명의 바람직한 실시예에 따른 새들형 핀 트랜지스터 제조방법은 종래기술에서와 같이 아모르퍼스 카본막을 하드 마스크(112, 도 8참조)로 사용하는 대신에 MFHM(Multi Film Hard Mask)(212a)를 포함하는 하드 마스크(212)를 사용한다.
MFHM(212a)는 아모르퍼스 카본막과 같은 증착방식으로 형성하는 것이 아니라, 도포 공정, 즉 코팅(coating) 방식으로 도포되는 모든 코팅막을 포함한다. 코팅 방식으로 도포하는 경우 그 자체가 평평하게 플로우되어 하부층의 단차에 상관없이 평평한 구조를 얻을 수 있다. 또한, MFHM(212a)는 최소한 액티브 영역과 필드영역 간의 단차 이상의 두께를 갖도록 도포하는 것이 바람직하다.
MFHM(212a)로는 BFHM(Bi-Functional HM) 또는 TFHM(Tri-Functional HM)을 사용할 수도 있다.
BFHM는 도 12 및 13에 도시된 바와 같이 SOC(Spin On Coating)막으로 BARC, 고유전막(high K)과, 저유전막(low K) 하이브리드-반사방지막(Hybrid-ARC)의 적층 구조로 형성한다. TFHM은 하이브리드-반사방지막(Hybrid-ARC)이 3층으로 적층된 구 조를 갖는다.
또한, 하드 마스크(212)는 SiON막(212b)을 더 포함할 수 있다.
한편, 도 14에 도시된 바와 같이, 하드 마스크를 MFHM 단일막 또는 아모르퍼스 카본막(a-C)과 MFHM막의 적층막으로 구현할 수 있다. 이와 같이, 하드 마스크를 아모르퍼스 카본막(a-C)과 MFHM막의 적층막으로 형성하는 이유는 MFHM 만으로는 하부층과의 충분한 식각 선택비를 얻을 수 없는 경우 이를 보상하기 위함이다. 이 경우 아모르퍼스 카본막(a-C)에 의한 단차 문제가 유발될 수 있는데, 이러한 단차 문제를 해결하기 위하여 아모르퍼스 카본막(a-C)을 비교적 얇게 형성하는 것이 바람직하다.
상기에서 설명한 본 발명의 실시예에 따른 새들형 핀 트랜지스터 제조방법은 하드 마스크(212)를 제외한 다른 공정은 도 7a 내지 도 7f를 통해 설명한 동일한 방법으로 진행된다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 평탄화에 유리한 코딩 물질 막을 하드 마스크로 사용하여 핀 식각공정을 실시함으로써 FICD가 증가하는 것을 방지하여 후속 공정에서 유발될 수 있는 단락, 누설전류 문제를 해결하여 소자의 특성을 향상시킬 수 있다.

Claims (7)

  1. 소자 분리막이 형성된 기판을 제공하는 단계;
    상기 소자 분리막을 포함하는 전체 구조 상부에 코팅 방식으로 도포되는 코팅막을 포함하는 하드 마스크 패턴을 형성하되, 상기 코팅막은 상기 하드 마스크 패턴의 하부에 발생된 단차보다 큰 두께로 도포하는 단계; 및
    상기 하드 마스크 패턴을 이용한 핀 식각공정을 실시하여 새들형 핀을 형성하는 단계
    를 포함하는 새들형 핀 트랜지스터 제조방법.
  2. 제 1 항에 있어서,
    상기 하드 마스크 패턴은 아모르퍼스 카본막과 상기 코팅막의 적층 구조로 이루어진 새들형 핀 트랜지스터 제조방법.
  3. 제 2 항에 있어서,
    상기 아모르퍼스 카본막은 상기 코팅막 상부에 형성하는 새들형 핀 트랜지스터 제조방법.
  4. 제 2 항에 있어서,
    상기 아모르퍼스 카본막은 상기 코팅막의 하부에 형성된 새들형 핀 트랜지스터 제조방법.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 코팅막은 반사 방지막으로 이루어진 새들형 핀 트랜지스터 제조방법.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 하드 마스크 패턴을 형성하는 단계는,
    상기 하드 마스크 패턴 상부에 SiON막을 증착하는 단계;
    상기 SiON막 상부에 반사 방지막을 도포하는 단계;
    상기 반사 방지막 상부에 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 식각 마스크로 이용한 식각공정을 실시하여 상기 반사 방지막, 상기 SiON막 및 상기 하드 마스크 패턴을 순차적으로 식각하는 단계
    를 포함하는 새들형 핀 트랜지스터 제조방법.
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