KR100912962B1 - 다면 채널을 갖는 트랜지스터 및 이를 구비한 반도체소자의 제조방법 - Google Patents

다면 채널을 갖는 트랜지스터 및 이를 구비한 반도체소자의 제조방법 Download PDF

Info

Publication number
KR100912962B1
KR100912962B1 KR1020070045563A KR20070045563A KR100912962B1 KR 100912962 B1 KR100912962 B1 KR 100912962B1 KR 1020070045563 A KR1020070045563 A KR 1020070045563A KR 20070045563 A KR20070045563 A KR 20070045563A KR 100912962 B1 KR100912962 B1 KR 100912962B1
Authority
KR
South Korea
Prior art keywords
mask
fin
active region
transistor
dummy
Prior art date
Application number
KR1020070045563A
Other languages
English (en)
Other versions
KR20080099690A (ko
Inventor
정영균
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070045563A priority Critical patent/KR100912962B1/ko
Publication of KR20080099690A publication Critical patent/KR20080099690A/ko
Application granted granted Critical
Publication of KR100912962B1 publication Critical patent/KR100912962B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 이웃하는 워드라인이 직교하는 활성영역의 장축 양단이 식각되는 것을 방지하고, 이를 통해 식각 부위에 워드라인이 매립되어 발생되는 소자의 특성 저하를 방지할 수 있는 다면 채널을 갖는 트랜지스터를 구비한 반도체 소자의 제조방법에 관한 것으로, 이를 위해 본 발명은 장축과 단축을 가지며 일정 면적의 섬(island) 형태로 정의된 복수 개의 활성영역을 포함하고, 상기 활성영역의 단축방향으로 직교하도록 라인(line) 형태로 형성된 핀 마스크를 이용한 식각공정을 통해 형성된 복수의 다면 채널을 갖는 트랜지스터를 포함하는 반도체 소자의 제조방법에 있어서, 상기 식각공정은 상기 핀 마스크와, 이웃하는 상기 활성영역의 장축 끝단을 덮도록 섬 형태를 갖는 제1 더미 마스크를 사용하여 실시하는 반도체 소자의 제조방법을 제공한다.
트랜지스터, 새들형 핀, 핀 마스크, 더미 마스크

Description

다면 채널을 갖는 트랜지스터 및 이를 구비한 반도체 소자의 제조방법{TRANSISTOR HAVING MULTI-PLANE CHANNEL AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH THE SAME}
도 1은 일반적인 트랜지스터들을 도시한 도면.
도 2는 일반적인 새들형(saddle type) 핀(fin) 트랜지스터를 구비한 반도체 소자를 도시한 평면도.
도 3은 도 2에 도시된 'A' 부위를 도시한 SEM(Scanning Electron Microscope) 사진.
도 4는 본 발명의 실시예에 따른 반도체 소자를 형성하기 위한 마스크 구조를 도시한 평면도.
도 5 내지 도 8은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 공정 단면도.
도 9는 도 8의 사시도.
<도면의 주요 부분에 대한 부호의 설명>
WL : 워드라인 ACT, 100A : 활성영역
FID : 비활성영역 FM : 핀 마스크
DM1 : 제1 더미 마스크 DM2 : 제2 더미 마스크
100 : 반도체 기판 101 : 소자 분리막
102 : 아모르퍼스 카본막 103 : 절연성 반사 방지막(SiON)
104 : 반사 방지막 105 : 트렌치
106 : 새들형 핀
본 발명은 반도체 소자 및 그 제조기술에 관한 것으로, 특히 다면 채널을 갖는 트랜지스터 및 이를 구비한 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 트랜지스터에 널리 적용된 수평채널을 갖는 트랜지스터는 디자인 룰(design rule)이 감소함에 따라 여러가지 문제를 유발시켜 트랜지스터의 축소에 한계가 있다. 축소된 수평채널 트랜지스터의 가장 큰 문제점으로 채널의 길이가 짧아져 발생하는 단채널 효과 및 DIBL(Drain Induced Barrier Lower) 효과 등을 들 수 있다. 통상적인 트랜지스터에서 채널의 길이가 50nm 이하로 축소되면 공정변수에 의해 소자 특성의 산포도가 높아지면서 채널길이가 30nm 이하일 경우 단채널 효과 및 DIBL 효과가 극심해져 트랜지스터가 정상적으로 동작하기 어려운 것으로 알려져 있다.
수평채널 트랜지스터의 문제점을 극복하기 위하여 이중 게이트 트랜지스터(double gate transistor)가 제안되었다. 이중 게이트 트랜지스터는 30nm 이하의 두께를 갖는 채널과, 이 채널을 감싸거나, 이 채널의 양측에 게이트가 배치된 구조를 갖는다.
전술한 수평채널 트랜지스터는 게이트 전극이 수평채널의 상부에만 형성됨으로써 채널에는 상하 비대칭적으로 전계가 인가되어 게이트 전극에 의해 트랜지스터의 온/오프(on/off) 동작을 효과적으로 제어하는데 많은 어려움이 있다. 그 결과, 채널 크기가 축소될 수록 단채널 효과의 영향은 그 만큼 커지게 된다. 이에 반해, 수직채널을 갖는 이중 게이트 트랜지스터는 얇은 채널의 양측에 게이트 전극이 형성되기 때문에 채널의 모든 영역은 게이트 전극의 영향을 받게 된다. 따라서, 트랜지스터가 오프일 때 소오스 및 드레인 사이의 전하 흐름을 억제할 수 있기 때문에 전력소모를 감소시킬 수 있고, 트랜지스터의 온/오프 동작을 효과적으로 제어할 수 있다.
도 1에 도시된 바와 같이, 수직채널을 갖는 트랜지스터 중 하나가 핀형(fin type) 트랜지스터이다. 핀형 트랜지스터는 소자 분리막 간의 기판 상부가 핀 형태로 형성된 구조를 가지며, 이 핀의 양측면이 모두 채널로 기능하고, 이를 통해 채널 면적을 증가시켜 단채널 효과 문제를 해결할 수 있다. 그러나, 이러한 구조는 바디 이펙트(body effect)를 감소시킬 수는 있으나, 유효채널길이를 증가시키는 데는 한계가 있다. 또한, 다른 예로 게이트가 트렌치(trench)에 매립되는 리세스형(recess type) 트랜지스터가 있다. 리세스형 트랜지스터는 핀 트랜지스터와 달리 게이트 길이와 상관없이 문턱전압이 결정되는 트랜지스터 구조를 갖는다. 그러나, 문턱전압이 낮아지거나, 단채널 효과를 리세스형 트랜지스터만큼 자유롭게 해결할 수는 없다.
따라서, 최근에는 핀형 트랜지스터와 리세스형 트랜지스터의 장점만을 살리기 위하여 이들을 혼합한 새들형(saddle type) 핀 트랜지스터가 제안되었다. 새들형 핀 트랜지스터는 핀형 트랜지스터의 문제점인 낮은 문턱전압과 짧은 유효채널길이를 리세스형 트랜지스터를 병행하여 해결할 수 있는 구조이다. 이에 따라, DRAM(Dynamic Random Access Memory) 소자에서 핀형 트랜지스터보다 새들형 핀 트랜지스터를 적용하는 것이 소자의 동작 특성을 고려하여 볼 때 유리할 것으로 판단된다.
그러나, 소자의 고집적화에 따라 새들형 핀 트랜지스터를 구비한 반도체 소자에서는 다음과 같은 문제점이 발생된다. 이를 도 2 및 도 3을 참조하여 설명하면 다음과 같다. 도 2는 일반적인 새들형 핀 트랜지스터를 구비한 반도체 소자를 설명하기 위하여 도시한 평면도이고, 도 3은 도 2에 도시된 'A' 부위의 단면을 도시한 SEM(Scanning Electron Microscope) 사진이다.
도 2 및 도 3에 도시된 바와 같이, 일반적인 새들형 핀 트랜지스터를 구비한 반도체 소자에서는 고집적화에 따라 워드라인(WL)인 패싱 게이트(passing gate)가 이웃하는 활성영역(ACT)의 장축 양단과 중첩(A 참조)되는 영역이 존재한다. 이에 따라, 워드라인(WL) 사이의 정전용량이 증가되어 후속 공정을 통해 형성될 캐패시터의 스토리지 노드(storage node)와 워드라인 사이의 커플링 비(coupling ratio) 가 증가된다. 또한 이웃하는 워드라인(WL)과 활성영역(ACT) 간의 중첩면적이 증가하고, 이로 인해 GIDL(Gate Induced Drain Leakage) 전류가 증가하여 소자의 특성을 열화시키는 문제가 발생된다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 다음과 같은 목적들이 있다.
첫째, 본 발명은 기존의 새들형 핀 트랜지스터보다 채널 길이를 증대시킬 수 있는 다면 채널을 갖는 트랜지스터를 제공하는데 목적이 있다.
둘째, 본 발명은 다면 채널을 갖는 트랜지스터를 구비한 반도체 소자의 제조방법에 있어서, 가장 인접하게 이웃하는 워드라인이 직교하는 활성영역의 장축 양단이 식각되는 것을 방지하고, 이를 통해 식각 부위에 워드라인이 매립되어 발생되는 소자의 특성 저하를 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 다른 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 장축과 단축을 가지며 일정 면적의 섬(island) 형태로 정의된 복수 개의 활성영역을 포함하고, 상기 활성영역의 단축방향으로 직교하도록 라인(line) 형태로 형성된 핀 마스크를 이용한 식각공정을 통해 형성된 복수의 다면 채널을 갖는 트랜지스터를 포함하는 반도 체 소자의 제조방법에 있어서, 상기 식각공정은 상기 핀 마스크와, 이웃하는 상기 활성영역의 장축 끝단을 덮도록 섬 형태를 갖는 제1 더미 마스크를 사용하여 실시하는 반도체 소자의 제조방법을 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 소자 분리막에 의해 정의되고, 장축과 단축을 가지며 일정 면적의 섬(island) 형태를 갖는 복수 개의 활성영역을 포함하는 기판을 준비하는 단계와, 상기 기판 상에 상기 활성영역의 단축방향으로 직교하도록 라인(line) 형태의 개구부를 갖는 핀 마스크를 형성하는 단계와, 이웃하는 상기 활성영역의 장축 끝단을 덮도록 섬 형태를 갖는 제1 더미 마스크를 형성하는 단계와, 상기 핀 마스크와 상기 제1 더미 마스크를 식각 마스크로 이용한 식각공정을 통해 노출되는 상기 활성영역을 국부적으로 식각하여 다면 채널을 갖는 트랜지스터의 새들형 핀을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은 장축과 단축을 가지며 일정 면적의 섬(island) 형태로 정의된 복수 개의 활성영역 내에 국부적으로 형성된 새들형 핀 게이트를 포함하는 다면 채널을 갖는 트랜지스터에 있어서, 상기 새들형 핀 게이트는 다각형 패턴을 갖고 상부면이 상기 활성영역이 형성된 기판의 표면과 동일한 높이까지 돌출된 핀을 포함하는 다면 채널을 갖는 트랜지스터를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영어 대문자를 포함하는 경우 동일층이 식각공정을 통해 변형된 것을 의미한다.
실시예
도 4는 본 발명의 실시예에 따른 다면 채널을 갖는 트랜지스터를 포함하는 반도체 소자의 제조방법을 설명하기 위하여 복수의 마스크(FM, DM1, DM2)가 배치된 모습을 도시한 평면도이다.
도 4에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 소자의 제조방법은 핀 마스크(FM) 이외에도, 두 개의 멀티 마스크(multi mask)인 제1 및 제2 더미 마스크(dummy mask)(DM1, DM2)를 더 추가하여 새들형 핀을 형성한다.
제1 더미 마스크(DM1)는 섬(island) 형태를 갖고, 장축 끝단이 장축방향(도면상에서 X축 방향)으로 정의된 이웃하는 두 개의 활성영역(ACT)의 장축 끝단을 덮고, 단축방향(도면상에서 Y축방향)으로는 Y축 방향으로 형성된 활성영역(ACT)을 덮지 않도록 핀 마스크(FM) 상부 또는 하부에 형성한다. 이러한 제1 더미 마스크(DM1)는 타원형 구조로 형성한다.
제2 더미 마스크(DM2)는 핀 마스크(FM)의 개구부(105)-후속 공정을 통해 형 성될 패싱 게이트로 기능하는 워드라인과 중첩되는 부위에 형성됨-를 통해 노출되는 활성영역(ACT) 중 일부를 덮도록 형성한다. 이러한 제2 더미 마스크(DM2)는 활성영역(ACT)의 단축방향 폭보다 작은 폭으로 형성하며, 채널 길이를 증대시키기 위해 십자형(+), 정방형, 직사각형, 삼각형, 오각형, 팔각형 등과 같이 다면 구조로 형성할 수 있다.
상기한 제1 및 제2 더미 마스크(DM1, DM2)는 포토공정을 통해 동시에 형성할 수도 있다.
이하, 도 4에 도시된 멀티 마스크(FM, DM1, DM2)를 이용하여 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기로 한다.
도 5 내지 도 8은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 공정 단면도이다. 도 5 내지 도 8에서, 각 (a)는 도 4의 Ⅰ-Ⅰ' 절취선을 따라 도시한 단면도이고, (b)는 Ⅱ-Ⅱ' 절취선을 따라 도시한 단면도이다.
먼저, 도 4 및 도 5에 도시된 바와 같이, 반도체 기판(100)에 대해 STI(Shallow Trench Isolation) 공정을 실시하여 소자 분리막(101)을 형성한다. 이로써, 반도체 기판(100) 내에 소자 분리막(101)에 의해 활성영역(ACT, 100A)이 정의된다. 이때, 소자 분리막(101)은 매립 특성이 우수한 HDP(High Density Plasma)막으로 형성할 수 있다.
이어서, 반도체 기판(100) 상의 전면에 하드 마스크용으로 카본을 함유한 막, 예컨대 아모르퍼스 카본막(amorphous carbon)(102)과 절연성 반사방지막(103) 을 형성한다. 이때, 절연성 반사방지막(103)은 아모르퍼스 카본막(102)이 식각될 때 우수한 식각 선택비-10:1 이상의 선택비-의 하드 마스크 역할을 하는 것으로 실리콘산화질화막(SiON)으로 형성하며, 그 두께는 2000Å 이하, 예컨대 500~2000Å으로 형성한다.
이어서, 절연성 반사방지막(103) 상에 추가로 노광공정시 핀 마스크(FM)의 변형을 방지하기 위한 목적으로 유기계 물질로 반사방지막(104)을 형성할 수도 있다.
이어서, 포토공정을 실시하여 반사방지막(104) 상에 핀 마스크(FM)를 형성한다. 이때, 핀 마스크(FM)는 후속 공정을 통해 형성될 패싱 게이트가 중첩되는 영역에 라인(line) 형태의 개구부(105)를 갖고 활성영역(ACT)과 직교하는 방향(도 4에서 Y축 방향)으로 형성한다.
이어서, 핀 마스크(FM)의 개구부(105)로 노출되는 활성영역(ACT)을 국부적으로 덮도록 제2 더미 마스크(DM2)를 형성한다. 이때, 제2 더미 마스크(DM2)는 활성영역(ACT)의 단축방향의 폭보다 좁은 폭으로 십자형 구조로 형성한다. 이 외에도, 제2 더미 마스크(DM2)는 삼각형, 사각형, 오각형, 팔각형 등과 같이 다각형 패턴으로 형성할 수 있다.
이어서, 두 개의 활성영역(ACT)의 장축단을 덮고, 단축방향으로는 Y축 방향으로 형성된 활성영역(ACT)을 덮지 않도록 핀 마스크(FM) 상부에 제1 더미 마스크(DM1)를 형성한다. 이때, 더미 마스크(DM1)는 원형 또는 타원형 구조로 형성할 수 있다.
한편, 제1 및 제2 더미 마스크(DM1, DM2)는 동일 포토 공정을 통해 동시에 형성하거나, 제1 더미 마스크(DM1)를 먼저 형성한 후, 제2 더미 마스크(DM2)를 형성할 수도 있다.
이어서, 도 6에 도시된 바와 같이, 마스크(FM, DM1, DM2)를 이용한 식각공정을 실시하여 반사방지막(104A), 절연성 반사방지막(103A), 아모르퍼스 카본막(102A)을 식각한다.
이어서, 도 7에 도시된 바와 같이, 마스크(FM, DM1, DM2), 반사방지막(104A)을 제거한 후, 절연성 반사방지막(103A), 아모르퍼스 카본막(102A)을 식각 장벽층으로 하여 반도체 기판(100)을 식각한다. 이로써, 반도체 기판(100) 내에 복수의 트렌치(105)가 형성된다. 이때, 식각공정은 소자 분리막(101A)과 기판(100) 간의 식각 선택비가 거의 없는 조건으로 실시하여 노출되는 기판(100)과 소자 분리막(101A)을 함께 식각한다. 예컨대, 고밀도 플라즈마(high density plasma) 식각 장비를 이용하여, 소자 분리막(101A)을 이루는 실리콘산화막(SiO2)과 기판(100)을 이루는 단결정 실리콘(Si) 간의 식각 선택비가 없는 CF4와 H2의 혼합가스를 사용하여 실시한다.
이어서, 도 8에 도시된 바와 같이, 도 7에서 실시된 식각공정과 동일 식각 장비를 이용한 식각공정을 인-시튜(in-situ)로 실시하여 선택적으로 소자 분리막(101B)만을 일정 깊이로 식각한다. 이로써, 활성영역(100A)에 새들형 핀(106)이 형성된다. 이때, 식각공정은 소자 분리막(101A)과 기판(100) 간의 식각 선택비가 높은 식각조건으로 실시하여 노출되는 소자 분리막(101A)만을 선택적으로 리세스시킨다. 예컨대, 소자 분리막(101A)을 이루는 실리콘산화막(SiO2)과 기판(100)을 이루는 단결정 실리콘(Si) 간의 식각 선택비가 높은 CHF3와 O2의 혼합가스를 사용하거나, C2F6, C3F8와 같은 불화탄소 화합물들 중 선택된 어느 하나의 화합물을 사용하여 실시한다.
상기한 제조방법으로 제조된 다면 채널을 갖는 트랜지스터의 게이트가 도 9에 도시되었다.
도 9는 도 8에 도시된 단면도의 사시도로서, (a)는 도 4에 도시된 Ⅰ-Ⅰ' 절취선을 따라 도시한 사시도이고, (b)는 도 4에 도시된 Ⅱ-Ⅱ' 절취선을 따라 도시한 사시도이다.
도 9를 참조하면, 본 발명의 실시예에 따른 제조방법을 통해 제조된 트랜지스터의 게이트는 새들형 핀(106)이 계단형 구조를 갖고 십자형 구조로 형성되기 때문에 기존에 알려진 일반적인 새들형 핀 구조에 비해 채널 길이를 크게 증대시킬 수 있다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 실시예는 새들형 핀 트랜지스터를 일례로 설명하였으나, 이는 설명의 편의를 위한 것으로서, 본 발명의 기술적 사상은 다면 채널을 갖는 트랜지스터에 모두 적용할 수 있다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, 핀 마스크와 별도로 더미 마스크를 사용하여 워드라인과 중첩되는 장축방향의 활성영역의 양끝단이 식각되는 것을 방지함으로써 워드라인 사이에서 정전용량이 증가하는 것을 방지할 수 있으며, 이를 통해 GIDL 전류를 감소시키고, 워드라인과 캐패시터의 스토리지 노드 사이의 커플링 비가 증가하는 것을 방지할 수 있다.
둘째, 본 발명에 의하면, 핀 마스크와 별도로 핀 마스크의 개구부로 노출되는 활성영역 상에 다각형 구조로 형성된 더미 마스크를 사용하여 새들형 핀 게이트를 형성함으로써 기존의 새들형 핀 게이트 구조보다 채널 길이를 증대시킬 수 있다.

Claims (15)

  1. 장축과 단축을 가지며 일정 면적의 섬(island) 형태로 정의된 복수 개의 활성영역을 포함하고, 상기 활성영역의 단축방향으로 직교하도록 라인(line) 형태로 형성된 핀 마스크를 이용한 식각공정을 통해 형성된 복수의 다면 채널을 갖는 트랜지스터를 포함하는 반도체 소자의 제조방법에 있어서,
    상기 식각공정은 상기 핀 마스크와, 이웃하는 상기 활성영역의 장축 끝단을 덮도록 섬 형태를 갖는 제1 더미 마스크를 사용하여 실시하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 식각공정은 상기 핀 마스크의 개구부로 노출되는 상기 활성영역을 국부적으로 덮는 제2 더미 마스크를 더 사용하여 실시하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 제2 더미 마스크는 십자형, 삼각형, 사각형, 오각형 또는 팔각형 중 선택된 어느 하나의 형태로 형성하는 반도체 소자의 제조방법.
  4. 제 2 항에 있어서,
    상기 제2 더미 마스크는 상기 활성영역의 단축 폭보다 좁은 폭으로 형성하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 제1 더미 마스크는 상기 핀 마스크의 상부 또는 하부에 형성하는 반도체 소자의 제조방법.
  6. 소자 분리막에 의해 정의되고, 장축과 단축을 가지며 일정 면적의 섬(island) 형태를 갖는 복수 개의 활성영역을 포함하는 기판을 준비하는 단계;
    상기 기판 상에 상기 활성영역의 단축방향으로 직교하도록 라인(line) 형태의 개구부를 갖는 핀 마스크를 형성하는 단계;
    이웃하는 상기 활성영역의 장축 끝단을 덮도록 섬 형태를 갖는 제1 더미 마스크를 형성하는 단계; 및
    상기 핀 마스크와 상기 제1 더미 마스크를 식각 마스크로 이용한 식각공정을 통해 노출되는 상기 활성영역을 국부적으로 식각하여 다면 채널을 갖는 트랜지스터의 새들형 핀을 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 핀 마스크를 형성하는 단계 후, 상기 핀 마스크의 개구부로 노출되는 상기 활성영역을 국부적으로 덮는 제2 더미 마스크를 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 제2 더미 마스크는 십자형, 삼각형, 사각형, 오각형 또는 팔각형 중 선택된 어느 하나의 형태로 형성하는 반도체 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 새들형 핀 구조는 상기 제2 더미 마스크와 동일한 패턴으로 형성하는 반도체 소자의 제조방법.
  10. 제 8 항에 있어서,
    상기 새들형 핀 구조를 형성하는 단계는,
    상기 핀 마스크, 상기 제1 및 제2 더미 마스크를 이용하여 상기 활성영역과 소자 분리막을 식각하는 단계; 및
    상기 소자 분리막을 선택적으로 일정 깊이 리세스(recess)시키는 단계
    를 포함하는 반도체 소자의 제조방법.
  11. 제 7 항에 있어서,
    상기 제2 더미 마스크는 상기 활성영역의 단축 폭보다 좁은 폭으로 형성하는 반도체 소자의 제조방법.
  12. 제 6 항에 있어서,
    상기 핀 마스크를 형성하는 단계 전,
    상기 기판 상에 하드 마스크를 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 하드 마스크는 아모르퍼스 카본막과 실리콘산화질화막의 적층 구조로 이루어진 반도체 소자의 제조방법.
  14. 장축과 단축을 가지며 일정 면적의 섬(island) 형태로 정의된 복수 개의 활성영역 내에 국부적으로 형성된 새들형 핀 게이트를 포함하는 다면 채널을 갖는 트랜지스터에 있어서,
    상기 새들형 핀 게이트는 다각형 패턴을 갖고 상부면이 상기 활성영역이 형성된 기판의 표면과 동일한 높이까지 돌출된 핀을 포함하는 다면 채널을 갖는 트랜지스터.
  15. 제 14 항에 있어서,
    상기 다각형 패턴은 십자형, 삼각형, 사각형, 오각형 또는 팔각형 중 선택된 어느 하나의 형태로 형성된 다면 채널을 갖는 트랜지스터.
KR1020070045563A 2007-05-10 2007-05-10 다면 채널을 갖는 트랜지스터 및 이를 구비한 반도체소자의 제조방법 KR100912962B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070045563A KR100912962B1 (ko) 2007-05-10 2007-05-10 다면 채널을 갖는 트랜지스터 및 이를 구비한 반도체소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070045563A KR100912962B1 (ko) 2007-05-10 2007-05-10 다면 채널을 갖는 트랜지스터 및 이를 구비한 반도체소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20080099690A KR20080099690A (ko) 2008-11-13
KR100912962B1 true KR100912962B1 (ko) 2009-08-20

Family

ID=40286625

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070045563A KR100912962B1 (ko) 2007-05-10 2007-05-10 다면 채널을 갖는 트랜지스터 및 이를 구비한 반도체소자의 제조방법

Country Status (1)

Country Link
KR (1) KR100912962B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060039366A (ko) * 2004-11-02 2006-05-08 삼성전자주식회사 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그제조방법
KR20070001456A (ko) * 2005-06-29 2007-01-04 주식회사 하이닉스반도체 새들형 트랜지스터의 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060039366A (ko) * 2004-11-02 2006-05-08 삼성전자주식회사 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그제조방법
KR20070001456A (ko) * 2005-06-29 2007-01-04 주식회사 하이닉스반도체 새들형 트랜지스터의 제조방법

Also Published As

Publication number Publication date
KR20080099690A (ko) 2008-11-13

Similar Documents

Publication Publication Date Title
US7851293B2 (en) Method for forming vertical channel transistor of semiconductor device
US8410547B2 (en) Semiconductor device and method for fabricating the same
US8093125B2 (en) Manufacturing method of capacitor in semiconductor device
US7799641B2 (en) Method for forming a semiconductor device having recess channel
US20140042548A1 (en) Dram structure with buried word lines and fabrication thereof, and ic structure and fabrication thereof
US7375016B2 (en) Method for fabricating semiconductor device
KR20080030385A (ko) 반도체 소자 및 그의 제조방법
US20080160698A1 (en) Method for fabricating a semiconductor device
KR100726150B1 (ko) 새들형 핀 트랜지스터 제조방법
KR100753125B1 (ko) 새들형 핀 트랜지스터 제조방법
US7674677B2 (en) Semiconductor device and a method for manufacturing the same
KR100991382B1 (ko) 다면 채널을 갖는 트랜지스터 및 그 형성방법
KR100912962B1 (ko) 다면 채널을 갖는 트랜지스터 및 이를 구비한 반도체소자의 제조방법
KR20090036283A (ko) 반도체 소자의 트랜지스터 및 그 제조 방법
KR100939112B1 (ko) 다면 채널을 갖는 트랜지스터 및 그 형성방법
US20080099833A1 (en) Mos transistor suppressing short channel effect and method of fabricating the same
US7560770B2 (en) MOSFET device suppressing electrical coupling between adjoining recess gates and method for manufacturing the same
KR20070070922A (ko) 새들형 핀 트랜지스터 제조방법
KR100753051B1 (ko) 새들형 핀 트랜지스터 제조방법
KR100732755B1 (ko) 반도체 소자의 리세스게이트 형성 방법
KR100668740B1 (ko) 셀 트랜지스터 및 그의 제조 방법
KR100873018B1 (ko) 리세스 게이트를 갖는 반도체 소자의 제조방법
KR100568754B1 (ko) 트랜지스터 및 그 제조 방법
KR20020096741A (ko) 플래쉬 메모리 셀의 제조 방법
KR20090098290A (ko) 새들 핀 트랜지스터 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee