KR100668740B1 - 셀 트랜지스터 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 랜딩 플러그 폴리의 도핑 이온이 게이트로 확산되는 것을 방지하여 정션의 전계 집중 현상을 최소화하는 셀 트랜지스터 및 그의 제조 방법에 관한 것이다.
본 발명에 따른 셀 트랜지스터는 활성 영역과 소자 분리 영역이 구분되어 있는 반도체 기판과, 활성 영역의 기판 위에 형성되어 있으며, 다중막으로 이루어진 게이트와, 게이트의 측벽에 형성되어 있는 게이트 스페이서 및 게이트의 양측 기판 내에 형성되어 있는 소오스/드레인 정션을 포함하고, 스토리지 노드부와 인접하는 게이트 스페이서의 하부는 계단식 프로파일을 가지고 있으며, 계단식 프로파일의 하층은 게이트와 인접한다.
전계집중현상, 랜딩플러그폴리, 게이트전극, 누설, 게이트스페이서
Description
도 1은 종래 기술에 따른 셀 트랜지스터의 구조를 나타낸 단면도이다.
도 2는 본 발명의 실시예에 따른 셀 트랜지스터의 구조를 나타낸 단면도이다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 셀 트랜지스터의 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
- 도면의 주요부분에 대한 부호의 설명 -
100 : 반도체 기판 110 : 소자 분리막
120 : 리세스 스페이서 마스크 125 : 계단식 프로파일
130 : 게이트 140 : 소오스/드레인
150 : 게이트 스페이서 160 : 랜딩 플러그 폴리
본 발명은 셀 트랜지스터 및 그의 제조 방법에 관한 것으로, 보다 상세하게는 정션의 전계 집중 현상을 방지하여 게이트와 정션과의 누설 전류를 최소화하는 셀 트랜지스터 및 그의 제조 방법에 관한 것이다.
일반적으로, 셀 트랜지스터 제조 공정 시, 게이트의 측벽에 질화막을 이용하여 게이트 스페이서를 형성하여 게이트를 보호한다.
그러나, 최근 디램 셀의 고집적화로 인하여 소자의 디자인 룰(design rule)이 감소됨에 따라, 셀 트랜지스터의 게이트 스페이서의 크기가 감소되어 게이트와 정션과의 거리 또한 짧아지고 있다. 게이트와 정션과의 거리가 짧아지게 되면, 정션과 접하는 고농도의 랜딩 플러그 폴리의 도핑 이온이 게이트쪽으로 확산한다.
그러나, 이러한 랜딩 플러그 폴리의 도핑 이온 확산은 스토리지 노드 접합부에 해당하는 정션에서 전계 집중 현상을 유발하고, 누설 전류를 증가시켜 디램 메모리 셀의 리프레쉬 특성을 악화시키는 문제가 있다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 트랜지스터의 문제점을 상세하게 설명하도록 한다.
도 1은 종래 기술에 따른 셀 트랜지스터의 구조를 나타낸 단면도이다.
도 1에 도시한 바와 같이, 종래 기술에 따른 트랜지스터는 활성 영역과 소자 분리 영역으로 구분된 반도체 기판(10) 위에 형성되어 있으며, 게이트 산화막(31), 게이트 전극(34), 마스크용 질화막(38) 등이 순차 적층되어 이루어진 게이트(30)와, 상기 게이트(30)의 측벽에 형성되어 있는 게이트 스페이서(40) 및 상기 게이트 (30)의 양측 하부의 기판(100) 내에 형성되어 있는 정션인 소오스/드레인(50)을 포함한다.
그리고, 상기 소오스/드레인(50)은 상부 셀 커패시터와 전기적으로 연결하기 위해 고농도의 랜딩 플러그 폴리(60)와 접하고 있다.
그런데, 상기 게이트 스페이서(40)의 크기 즉, "A"와 같은 기판(10)과 접하는 게이트 스페이서(40)의 폭은 디램 셀의 고집적화로 인하여 점점 작아지고, 이에 따라, 게이트 스페이서(40)를 기준으로 양옆에 각각 위치하는 게이트(30)와 랜딩 플러그 폴리(60) 간의 거리 또한 짧아진다.
즉, 게이트(30)와 랜딩 플러그 폴리(60) 간의 거리가 짧아지면, 고농도의 랜딩 플러그 폴리의 도핑 이온이 게이트 방향으로 쉽게 확산되어 게이트 모서리에 인접하는 정션에서 전계 집중 현상이 발생하며, 특히, 스토리지 노드 접합부에 해당하는 정션에서 발생하는 전계 집중 현상은 GIDL(Gate Induced Drain Leakage) 등 누설 전류를 증가시켜 디램 메모리 셀의 리프레쉬 특성을 감소시키는 문제가 있다.
본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여, 랜딩 플러그 폴리와 게이트 전극 간의 거리를 증가시켜 고농도의 랜딩 플러그 폴리에 도핑된 이온이 게이트로 확산되는 것을 방지하는 셀 트랜지스터 및 그의 제조 방법에 관한 것이다.
상기한 목적을 달성하기 위해 본 발명은 활성 영역과 소자 분리 영역이 구분되어 있는 반도체 기판과, 상기 반도체 기판 위에 형성되어 있는 복수의 게이트와, 상기 게이트의 측벽에 형성되어 있는 게이트 스페이서 및 상기 게이트의 양측 기판 내에 형성되어 있는 소오스/드레인을 포함하고, 스토리지 노드부와 인접하는 상기 게이트 스페이서의 하부는 계단식 프로파일을 가지고 있으며, 계단식 프로파일의 하층은 게이트와 인접하는 셀 트랜지스터를 마련한다.
여기서, 상기 게이트는 게이트 산화막, 게이트 도전막, 마스크용 질화막이 순차 적층되어 있는 구조를 가지는 있으며, 상기 게이트 도전막은 폴리막 및 텅스텐실리사이드막이 순차 적층되어 있는 구조를 가지는 것이 바람직하다.
상기한 다른 목적을 달성하기 위해 본 발명은 활성 영역과 소자 분리 영역으로 구분된 반도체 기판의 활성 영역에 리세스 스페이서 마스크를 형성하는 단계와, 상기 리세스 스페이서 마스크를 식각 마스크로 스토리지 노드부 형성 영역과 인접하는 상기 반도체 기판을 소정 깊이 식각하여 계단식 프로파일을 형성하는 단계와, 상기 계단식 프로파일이 형성된 기판 위에 게이트를 형성하되, 계단식 프로파일과 중첩하지 않게 형성하는 단계와, 상기 게이트를 마스크로 상기 기판에 소오스/드레인 형성용 이온을 주입하여 소오스/드레인 정션을 형성하는 단계와, 상기 게이트의 측벽에 게이트 스페이서를 형성하되, 스토리지 노드부와 인접하는 상기 게이트 스페이서는 계단식 프로파일과 중첩하도록 형성하는 단계를 포함하는 셀 트랜지스터의 제조 방법을 마련한다.
또한, 상기 게이트는 게이트 산화막, 게이트 폴리막, 텅스텐 실리사이드막 및 하드 마스크를 순차 적층되어 있는 구조를 가지게 형성하는 것이 바람직하다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
이제 본 발명의 실시예에 따른 셀 트랜지스터 및 그의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
먼저, 도 2를 참고로 하여 본 발명의 실시예에 따른 셀 트랜지스터의 구조를 설명한다.
도 2에 도시한 바와 같이, 본 발명의 셀 트랜지스터는 소자 분리막(110)에 의해 활성 영역과 소자 분리 영역으로 구분된 반도체 기판(100)의 활성 영역에 있어서, 스토리지 노드부와 인접하는 영역에 "B"와 같이, 게이트 스페이서의 유효 길이를 확보할 수 있는 계단식 프로파일이 형성되어 있고, 상기 계단식 프로파일과 중첩하지 않는 위치의 기판(100) 위에는 다중막 즉, 게이트 산화막(132), 게이트 도전막(137) 및 마스크용 질화막(138)이 순차 적층되어 있는 구조의 게이트(130)가 위치한다. 이때, 게이트 도전막(137)은 게이트 폴리막(134) 및 텅스텐실리사이드막(136)이 순차 적층되어 있는 구조를 가진다.
또한, 게이트(130)의 측벽에는 게이트(130)를 보호하기 위한 게이트 스페이서(150)가 형성되어 있다. 이때, 스토리지 노드부와 인접하는 게이트(130)의 측벽에 형성되는 게이트 스페이서(150)는 기판(100)의 계단식 프로파일과 중첩되어, 계단식 프로파일과 중첩하는 게이트 스페이서(150)의 하부 또한, 계단식 프로파일을 가진다. 즉, 상기 계단식 프로파일로 이루어진 게이트 스페이서(150)는 계단식 프로파일에 의해 유효 길이가 길어진다.
상기 게이트(130)의 양측에 위치하는 기판(100) 내에는 정션을 이루는 소오스/드레인(140)이 위치한다.
그리고, 상기 소오스/드레인(140)은 상부 셀 커패시터와 전기적으로 연결하기 위해 고농도의 랜딩 플러그 폴리(160)와 접하고 있다.
앞서 설명한 바와 같이, 본 발명에 따른 셀 트랜지스터는 고집적화되어 감에 따라 감소하고 있는 게이트 스페이서의 길이를 계단식 프로파일을 가지게 형성함으로써, 게이트 스페이서의 유효 길이를 길게 한다. 게이트 스페이서의 유효 길이가 길어지면, 게이트 스페이서의 양측에 각각 위치하는 게이트와 랜딩 플러그 폴리 간의 거리 또한 길어지게 되어 랜딩 플러그 폴리의 도핑 이온이 게이트로 확산되는 것을 최소화할 수 있으며, 이는 정션의 전계 집중 현상을 방지하고, 누설 전류의 발생을 최소화하여, 디램 셀의 리프레쉬 특성을 개선시킨다.
그러면, 도 3a 내지 도 3d 및 도 2를 참고로 하여 본 발명의 실시예에 따른 셀 트랜지스터의 제조 방법을 설명하기로 한다.
먼저, 도 3a에 도시한 바와 같이, 통상의 소자 분리 공정으로 반도체 기판(100)에 소자 분리막(110)을 형성하여 활성 영역과 소자 분리 영역으로 분리한다.
그리고, 상기 반도체 기판 위에 리세스 스페이서 마스크(120)를 형성한다. 리세스 스페이서 마스크(120)는 양끝단부가 활성 영역의 스토리지 노드부(도시하지 않음)와 인접하는 영역의 기판(100) 위에 위치하게 형성한다.
이어, 도 3b에 도시한 바와 같이, 상기 리세스 스페이서 마스크(120)를 식각 마스크로 반도체 기판(100)을 소정 깊이로 식각하여 계단식 프로파일(125)을 가지게 한다. 여기서, 계단식 프로파일(125)의 수직 부분은 스토리지 노드부와 인접하는 영역에 위치하고, 계단식 프로파일(125)의 상층은 스토리지 노드부와 인접한 영역에 위치한다.
그 다음, 도 3c에 도시한 바와 같이, 계단식 프로파일(125)을 가지는 기판(100)의 전면에 열산화 공정을 진행하여 게이트 산화막(132)을 형성한 다음, 그 위에 게이트 도전막(137을 형성한다. 이때, 게이트 도전막(137)은 게이트 폴리막(134) 및 텅스텐 실리사이드막(136)을 순차 적층하여 형성하는 것이 바람직하다.
그리고, 상기 게이트 도전막(137) 위에 마스크용 질화막(138)을 형성한 다음, 그 위에 게이트 형성 영역을 정의하는 감광막 패턴(139)을 형성한다. 여기서, 감광막 패턴(139)은 기판(100)의 계단식 프로파일과 중첩하지 않게 형성하는 동시에 계단식 프로파일과 인접하도록 형성한다. 이에 따라, 후속 게이트 스페이서 형성 공정 시, 게이트 스페이서를 게이트 측벽에 위치하는 동시에 계단식 프로파일과 중첩하게 형성할 수 있다.
이어, 도 3d에 도시한 바와 같이, 상기 감광막 패턴(139)을 마스크로 마스크용 질화막(138)과 게이트 도전막(137) 및 게이트 산화막(132)을 순차 식각하여, 기판(100) 위에 게이트 산화막(132), 게이트 도전막(137) 및 마스크용 질화막(138)이 순차 적층되어 있는 구조의 게이트(130)를 형성한다.
한편, 상기 게이트 산화막(132)은 게이트(130)를 형성하기 위한 식각 공정 시, 기판(100) 위에 소정 두께 잔류 시켜 후속 공정 시, 버퍼막으로 사용하는 것이 가능하다.
그 다음, 상기 게이트(130)를 마스크로 기판(100)에 소오스/드레인 형성용 이온을 주입하여 정션인 소오스/드레인(140)을 형성한다.
계속하여, 도 2에 도시한 바와 같이, 상기 게이트(130)의 측벽에 게이트 스페이서(150)를 형성한다. 이때, 게이트 스페이서(150)는 게이트(130)가 형성된 기판(100) 전면에 절연막(도시하지 않음)을 증착한 다음, 이를 선택적 식각하여 게이트(130)의 측벽에만 잔류시켜 형성하되, 스토리지 노드부와 인접하는 게이트 스페이서(150)는 기판(100)의 계단식 프로파일과 중첩하게 형성하여 게이트 스페이서(150)의 하부 구조 또한 계단식 프로파일을 가지게 한다. 이에 따라, 스토리지 노드부와 인접하는 게이트 스페이서(150)는 계단식 프로파일에 의해 유효 길이가 증가한다.
그리고, 상기 게이트 스페이서(150)가 형성된 기판의 소오스/드레인(140) 위에 고농도의 랜딩 플러그 폴리(160)를 형성한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
상기한 바와 같이 본 발명은 스토리지 노드부와 인접하는 게이트 스페이서의 하부를 계단식 프로파일을 가지게 함으로써, 게이트 스페이서의 유효 길이를 확보하여 게이트와 랜딩 플러그 폴리 간의 거리 또한 증가시켜 랜딩 플러그 폴리에 도핑된 이온이 게이트로 확산되는 것을 방지한다.
그에 따라, 스토리지 노드부에 해당하는 정션에서 전계 집중 현상의 발생을 방지하고, 누설 전류를 감소 시켜, 디램 메모리 셀의 리플레쉬 특성을 개선할 수 있다.
Claims (5)
- 활성 영역과 소자 분리 영역이 구분되어 있는 반도체 기판과,상기 반도체 기판 위에 형성되어 있는 복수의 게이트와,상기 게이트의 측벽에 형성되어 있는 게이트 스페이서 및상기 게이트의 양측 기판 내에 형성되어 있는 소오스/드레인 정션을 포함하고,스토리지 노드부와 인접하는 상기 게이트 스페이서의 하부는 계단식 프로파일을 가지고 있으며, 계단식 프로파일의 하층은 게이트와 인접하는 셀 트랜지스터.
- 제1항에 있어서,상기 게이트는 게이트 산화막, 게이트 도전막, 마스크용 질화막이 순차 적층되어 있는 구조를 가지는 셀 트랜지스터.
- 제2항에 있어서,상기 게이트 도전막은 폴리막 및 텅스텐실리사이드막이 순차 적층되어 있는 구조를 가지는 셀 트랜지스터.
- 활성 영역과 소자 분리 영역으로 구분된 반도체 기판의 활성 영역에 리세스 스페이서 마스크를 형성하는 단계와,상기 리세스 스페이서 마스크를 식각 마스크로 스토리지 노드부 형성 영역과 인접하는 상기 반도체 기판을 소정 깊이 식각하여 계단식 프로파일을 형성하는 단계와,상기 계단식 프로파일이 형성된 기판 위에 게이트를 형성하되, 계단식 프로파일과 중첩하지 않게 형성하는 단계와,상기 게이트를 마스크로 상기 기판에 소오스/드레인 형성용 이온을 주입하여 소오스/드레인 정션을 형성하는 단계와,상기 게이트의 측벽에 게이트 스페이서를 형성하되, 스토리지 노드부와 인접하는 상기 게이트 스페이서는 계단식 프로파일과 중첩하도록 형성하는 단계를 포함하는 셀 트랜지스터의 제조 방법.
- 제4항에 있어서,상기 게이트는 게이트 산화막, 게이트 폴리막, 텅스텐 실리사이드막 및 하드 마스크를 순차 적층되어 있는 구조를 가지게 형성하는 셀 트랜지스터 제조 방법.
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Citations (1)
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| KR20010017172A (ko) * | 1999-08-09 | 2001-03-05 | 김영환 | 모스페트 소자와 이를 이용한 메모리셀 및 그 제조 방법 |
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2004
- 2004-07-19 KR KR1020040056116A patent/KR100668740B1/ko not_active IP Right Cessation
Patent Citations (1)
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|---|---|---|---|---|
| KR20010017172A (ko) * | 1999-08-09 | 2001-03-05 | 김영환 | 모스페트 소자와 이를 이용한 메모리셀 및 그 제조 방법 |
Non-Patent Citations (1)
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|---|
| 1020010017172 |
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| KR20060007317A (ko) | 2006-01-24 |
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