KR20060113832A - 스텝게이트를 갖는 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명인 스텝게이트스택을 갖는 반도체 소자의 제조방법은, 반도체 기판 내에 활성영역을 한정하는 트렌치 소자분리막을 형성하는 단계와, 반도체 기판 위에 마스크막 패턴을 형성하여 스텝게이트 형성영역의 반도체 기판 일부를 노출시키는 단계와, 노출된 반도체 기판을 소정깊이로 식각하여 스텝게이트용 트렌치를 형성하는 단계와, 상기 스텝게이트용 트렌치에 의해 노출된 상기 소자분리막의 표면을 소정두께로 제거하는 단계와, 소자분리막의 일부가 제거된 반도체 기판 위에 스텝게이트스택을 형성하는 단계와, 그리고 스텝게이트스택을 이온주입마스크로 반도체 기판 내에 제1 불순물영역 및 제2 불순물영역을 형성하는 단계를 포함하는 것을 특징으로 하는 스텝게이트스택을 갖는 반도체소자의 제조방법.
BOE, 디핑, 습식식각공정, 채널폭
Description
도 1 및 도 2는 종래기술에 따른 스텝게이트를 갖는 반도체 소자의 제조방법을 설명하기 위해 나타내 보인 단면도들이다.
도 3은 본 발명의 실시예에 따른 스텝게이트를 갖는 반도체 소자의 제조방법을 설명하기 위해 나타내보인 레이아웃 도면이다.
도 4a 내지 도 6a는 도 3의 선 X-X'를 따라 절단하여 나타내 보인 단면도들이다.
도 4b 내지 도 6b는 도 3의 선 Y-Y'를 따라 절단하여 나타내 보인 단면도들이다.
-도면의 주요부분에 대한 부호의 설명-
500 : 반도체 기판 510 : 트렌치 소자분리막
520 : 마스크막 패턴 530 : 스텝게이트용 트렌치
540 : 게이트절연막 550 : 스텝게이트스택
560 : 제1 불순물 영역 570 : 제2 불순물 영역
본 발명은 반도체소자의 제조방법에 관한 것으로써, 특히 소자의 전하축적시간을 향상시키기 위한 스텝게이트를 갖는 반도체 소자의 제조방법에 관한 것이다.
일반적인 디램(DRAM; Dynamic Random Access Memory)의 경우, 트렌치 소자분리막을 갖는 반도체 기판 위에 게이트스택이 배치되고, 게이트스택의 양측 반도체 기판 내에는 소스/드레인 접합영역이 배치된다. 이러한 구조를 갖는 게이트를 플래너게이트(planner gate)라 한다. 플래너게이트는 소스/드레인간의 채널 길이가 짧기 때문에 채널의 저항이 낮아 소자의 동작속도가 빠르다는 이점이 있다. 그러나, 디램 셀(Cell)이 고집적화 됨에 따라 트랜지스터의 크기가 작아지고 이로 인해 소스/드레인 간의 채널 길이 또한 짧아짐에 따라 트랜지스터의 단채널 효과를 심화시켜 문턱전압을 감소시킨다는 문제가 있다. 이에 따라, 종래에는 트랜지스터의 단채널 효과로 인하여 문턱전압이 감소되는 것을 방지하기 위해 채널의 도핑농도를 증가시켜 원하는 크기의 문턱전압을 얻었다.
그러나, 이러한 채널 도핑농도의 증가는 소스 접합부에서의 전계집중 현상을 유발하고, 누설전류를 증가시켜 디램 메모리 셀의 리프레쉬 특성을 악화시키는 문제가 있다. 이에 따라, 최근에는 기판의 일부를 소정깊이 식각하여 유효채널 길이를 길게 함으로써, 소자의 집적도를 감소시키지 않으면서도 위와 같은 문제를 억제할 수 있는 리세스채널(recess channel) 구조에 대한 연구가 활발하게 진행되고 있다. 특히 리세스 채널 구조 중에서 게이트의 하부를 스텝형으로 만들어서 채널 길이를 보다 길게 형성할 수 있는 스텝게이트스택 구조가 각광받고 있다.
도 1 및 도 2는 종래기술에 따른 리세스채널을 갖는 반도체소자의 스텝게이트 형성방법을 설명하기 위해 나타내 보인 도면이다.
먼저 도 1에 도시한 바와 같이, 통상의 트렌치 소자분리막 형성공정을 수행하여 반도체 기판(100) 내에 활성영역(105)을 한정하는 트렌치 소자분리막(120)을 형성한다. 다음에 마스크막 패턴(123)을 형성하여 반도체 기판(100) 일부분을 노출시키고, 이를 식각마스크로 이용한 식각공정을 수행하여 스텝게이트용 트렌치(125)를 형성한다. 마스크막 패턴(123)은 패드산화막(121) 및 패드질화막(123)이 순차 적층되어 이루어진다.
다음에 도 2를 참조하면, 마스크막 패턴(123)을 제거한 다음에 반도체 기판(100) 전면에 게이트절연막(127)을, 예컨대 산화막을 사용하여 형성하고 게이트절연막(127) 위에 게이트스택을 구성하는 게이트도전막(미도시)을 형성한다. 계속해서 게이트스택을 구성하는 금속실리사이드막(미도시)과 절연성 캡핑막(capping)(미도시)을 게이트도전막 위에 순차적으로 적층한 후에 패터닝 공정을 수행하여 스텝게이트스택(130)을 형성한다. 여기서 게이트도전막은 폴리실리콘막으로 형성할 수 있고, 금속실리사이드막은 텅스텐실리사이드막으로 형성할 수 있으며, 그리고 절연성 캡핑막은 질화막으로 형성할 수 있다.
다음에 스텝게이트스택(130)을 이온주입마스크로 반도체 기판(100) 내에 제1 불순물 영역(140)인 소스(source)영역 및 제2 불순물 영역(145)인 드레인(drain)영역을 형성한다. 디램(DRAM; Dynamic Random Acess Memory) 메모리 소자의 경우, 도면에서 도시하지는 않았지만, 제1 불순물 영역(140) 및 제 2 불순물 영역(145)을 형성한 이후에 제1 불순물 영역(140)에 전기적으로 연결되는 하부전극막과, 하부전극막 위에 순차적으로 배치되는 유전체막 및 상부전극막을 포함하는 커패시터(미도시)와 제2 불순물 영역(145)에 연결되는 비트라인스택(미도시)을 형성한다.
이와 같은 스텝게이트스택은 그 하부가 계단형 프로파일로 형성됨에 따라 채널의 길이가 길게 형성됨으로 채널의 도핑 농도를 증가시키지 않아도 소스 접합부에서의 전계집중 현상을 방지하여 누설전류를 감소시킬 수 있다는 이점이 있다. 그러나, 길어진 채널 길이로 인해 채널의 저항이 증가하고 이에 따라 소자의 구동전류양이 감소하게 되어 소자의 전기적인 특성 및 소자의 전하축적시간(TWR Time; Time to Write Recovery)을 저하시키게 된다.
본 발명은 상기와 같은 문제를 해결하기 위한 것으로서, 본 발명이 이루고자 하는 기술적 과제는, 반도체 소자의 전기적인 특성 및 소자의 전하축척시간을 향상시키기 위한 스텝게이트를 갖는 반도체 소자의 제조방법에 관한 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 스텝게이트를 갖는 반도체소자의 제조방법은, 반도체 기판 내에 활성영역을 한정하는 트렌치 소자분리막을 형성하는 단계; 상기 반도체 기판 위에 마스크막 패턴을 형성하여 스텝게이트 형성영역의 반도체 기판 일부를 노출시키는 단계; 상기 노출된 반도체 기판을 소정깊이로 식각하여 스텝게이트용 트렌치를 형성하는 단계; 상기 스텝게이트용 트렌치에 의해 노출된 상기 소자분리막의 표면을 소정두께로 제거하는 단계; 상기 소자분 리막의 일부가 제거된 반도체 기판 위에 스텝게이트스택을 형성하는 단계; 및 상기 스텝게이트스택을 이온주입마스크로 상기 반도체 기판 내에 제1 불순물영역 및 제2 불순물영역을 형성하는 단계를 포함한다.
상기 소자분리막의 표면을 소정두께로 제거하는 단계는, 300:1로 혼합된 BOE용액을 식각액으로 사용하는 습식식각방법을 이용할 수 있다.
본 발명에서 상기 제1 불순물 영역에 전기적으로 연결되는 하부전극막과, 상기 하부전극막 위에 순차적으로 배치되는 유전체막 및 상부전극막을 포함하는 커패시터; 및 상기 제2 불순물 영역에 연결되는 비트라인스택을 더 포함할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당 업자의 여러 변형 및 개량 형태 또한 본 발명의 권리보호 범위에 속하는 것이다.
도 3은 본 발명의 실시예에 따른 스텝게이트를 갖는 반도체소자의 제조방법을 설명하기 위해 나타내 보인 레이아웃 도면이다. 도 4a 내지 도 6a는 도 3의 선 X-X'를 따라 절단하여 나타내 보인 단면도이다. 도 4b 내지 도 6b는 도 3의 선 Y-Y'를 따라 절단하여 나타내 보인 단면도이다. 본 명세서의 스텝게이트라 함은 계단형프로파일을 갖는 게이트를 의미한다.
먼저 도 3을 참조하면, 반도체 기판(500) 위에 활성영역을 한정하는 트렌치 소자분리막(510)을 형성한다. 트렌치 소자분리막(510)은 통상의 방법을 사용하여 반도체 기판(500) 위에 패드산화막(미도시)을 형성하고, 그 위에 트렌치 소자분리 막 형성영역의 반도체 기판(500) 일부가 노출되도록 질화막 패턴(미도시)을 형성한 다음에 이를 식각마스크로 이용한 식각공정을 수행하여 반도체 기판(500) 내에 소자분리용 트렌치(510)를 형성한다. 다음에 반도체 기판(500) 전면에 매립절연막(미도시)을 형성하고, 매립절연막에 평탄화공정, 예컨대 화학적기계적연마공정(Chemical Mechanical Polishing)을 수행하여 트렌치 소자분리막(510)을 형성한다.
다음에 도 4a 및 도 4b를 참조하면, 트렌치 소자분리막(510)이 형성된 반도체 기판(500) 위에 마스크막 패턴(520)을 형성하여 스텝게이트 형성영역의 반도체 기판(500) 일부분을 노출시킨 다음에 이를 식각마스크로 이용한 식각공정을 수행하여 스텝게이트용 트렌치(530)를 형성한다. 스텝게이트용 트렌치(530)을 형성하기 위한 하드마스크 패턴(520)은 도 3의 레이아웃도에 도시한 바와 같이 활성영역(505)의 중심부를 덮도록 형성하며, 이는 패드산화막(515) 및 패드질화막(517)이 순차 적층되어 이루어진다.
다음에 도 5a 및 도 5b를 참조하면, 반도체 기판(500)의 활성영역(505)과 인접하는 트렌치 소자분리막(510)을 소정깊이만큼 제거한다. 이때 트렌치 소자분리막(510)을 소정깊이만큼 제거하는 방법은 제한이 없으나 바람직하게는 식각공정으로 제거하도록 하되 보다 바람직하게는 BOE(Buffered Oxide Exchant)용액을 식각액으로 이용한 디핑(dipping) 습식식각공정(wet etch)을 수행할 수 있다.
트렌치 소자분리막(510)이 제거되는 깊이는 250~350Å이 되도록 할 수 있다. 이 경우 식각액으로는 대략 300:1 로 혼합된 BOE(Buffered Oxide Etchant)용액을 사용하기 때문에 활성영역(505)의 반도체 기판(500)은 제거되지 않는다. 이와 같 이, 트렌치 소자분리막(510)이 제거됨으로써 트렌치 소자분리막(510)과 인접해 있던 활성영역(505)의 반도체 기판(500) 측벽이"A"와 같이 드러나게 되고, 드러난 측벽의 길이만큼 채널의 폭이 향상되어 채널의 저항을 감소시킬 수 있다.
다음에 도 6a 및 도 6b를 참조하면, 반도체 기판(500) 전면에 게이트절연막(540)을, 예컨대 산화막을 사용하여 형성하고 스텝게이트용 트렌치(530)가 매립되도록 게이트스택을 구성하는 게이트도전막(미도시)을 형성한다. 계속해서 게이트스택을 구성하는 금속실리사이드막(미도시)과 절연성캡핑막(capping)(미도시)을 게이트도전막 위에 순차적으로 적층한 후에 패터닝 공정을 수행하여 스텝게이트스택(550)을 형성한다. 게이트도전막은 폴리실리콘막으로 형성할 수 있고, 금속실리사이드막은 텅스텐실리사이드막으로 형성할 수 있으며, 그리고 절연성 캡핑막은 질화막으로 형성할 수 있다.
다음에 스텝게이트스택(550)을 이온주입마스크로 반도체 기판(500) 내에 제1 불순물 영역(560)인 소스(source)영역 및 제2 불순물 영역(570)인 드레인(drain)영역을 형성한다. 디램(DRAM; Dynamic Random Acess Memory) 메모리 소자의 경우, 도면에서 도시하지는 않았지만, 제1 불순물 영역(560) 및 제2 불순물 영역(570)을 형성한 이후에 제1 불순물 영역(560)에 전기적으로 연결되는 하부전극막과, 하부전극막 위에 순차적으로 배치되는 유전체막 및 상부전극막을 포함하는 커패시터와 제2 불순물 영역(570)에 연결되는 비트라인스택을 형성한다.
지금까지 설명한 바와 같이, 본 발명에 따른 스텝게이트스택을 갖는 반도체 소자의 제조방법에 따르면, 활성영역과 인접한 트렌치 소자분리막을 습식식각을 사용하여 소정깊이 제거함에 따라 노출되는 활성영역의 측벽길이 만큼 채널의 폭이 향상되기 때문에 채널의 저항을 감소시킬 수 있다. 또한, 향상된 채널의 폭 만큼 제1 불순물 영역에 연결되는 커패시터의 하부면적이 넓어지기 때문에 접촉저항이 감소하여 소자의 전하축적시간을 향상시킬 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본개념을 이용한 당 업자의 여러 변형 및 개량 형태 또한 본 발명의 권리보호 범위에 속하는 것이다.
Claims (3)
- 반도체 기판 내에 활성영역을 한정하는 트렌치 소자분리막을 형성하는 단계;상기 반도체 기판 위에 마스크막 패턴을 형성하여 스텝게이트 형성영역의 반도체 기판 일부를 노출시키는 단계;상기 노출된 반도체 기판을 소정깊이로 식각하여 스텝게이트용 트렌치를 형성하는 단계;상기 스텝게이트용 트렌치에 의해 노출된 상기 소자분리막의 표면을 소정두께로 제거하는 단계;상기 소자분리막의 일부가 제거된 반도체 기판 위에 스텝게이트스택을 형성하는 단계; 및상기 스텝게이트스택을 이온주입마스크로 상기 반도체 기판 내에 제1 불순물영역 및 제2 불순물영역을 형성하는 단계를 포함하는 것을 특징으로 하는 스텝게이트스택을 갖는 반도체소자의 제조방법.
- 제1항에 있어서,상기 제1 불순물 영역에 전기적으로 연결되는 하부전극막과, 상기 하부전극막 위에 순차적으로 배치되는 유전체막 및 상부전극막을 포함하는 커패시터; 및상기 제2 불순물 영역에 연결되는 비트라인스택을 더 포함하는 것을 특징으로 하는 스텝게이트스택을 갖는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 소자분리막의 표면을 소정두께로 제거하는 단계는, 300:1로 혼합된 BOE용액을 식각액으로 사용하는 습식식각방법을 이용하는 것을 특징으로 하는 스텝게이트스택을 갖는 반도체 소자의 제조방법.
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