TWI821754B - 半導體結構及其形成方法 - Google Patents

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Abstract

半導體結構包括基板、溝槽、第一導電層、第二導電層、第三導電層、源極區域與汲極區域、位元線接觸物及儲存節點接觸物。溝槽設置於基板中。第一導電層設置於溝槽中。第二導電層設置於第一導電層的頂表面上。第三導電層設置於第一導電層的頂表面上，且與第二導電層電性連接。源極區域與汲極區域設置於基板中，且設置於第一導電層的相對側。位元線接觸物設置於源極區域與汲極區域中的一者上，且儲存節點接觸物設置於源極區域與汲極區域中的另一者上。

Description

半導體結構及其形成方法
本發明係關於半導體結構及其形成方法，特別是關於具有不同功函數材料的字元線結構的半導體結構及其形成方法。
隨著半導體裝置微縮化的趨勢，記憶體的尺寸也持續縮減，進而發展出埋入式字元線(buried word line)的記憶體裝置，以增加積集度並提升效能。然而，持續縮減的尺寸使得鄰近的元件或互連結構的部件之間的電容耦合增加及/或產生漏電流的問題，對於記憶體的性能造成不良影響，因此需要在記憶體裝置的結構及其形成方法上尋求解決造成不良影響的問題。
鑒於上述問題，本發明藉由設置具有不同功函數材料的字元線結構並調整不同功函數材料位於字元線結構的位置，來調整不同功函數的材料在半導體結構中的相對位置，進而改善半導體結構的電性特徵。舉例而言，在需要避免漏電流的位置設置具有低功函數的材料，而在需要提升導通電流的位置設置具有高功函數的材料，以同時避免漏電流且提升導通電流。
前述半導體結構包括：基板、溝槽、第一導電層、第二導電層、第三導電層、源極區域與汲極區域、位元線接觸物及儲存節點接觸物。溝槽設置於基板中。第一導電層設置於溝槽中。第二導電層設置於第一導電層的頂表面上。第三導電層設置於第一導電層的頂表面上，且與第二導電層電性連接。源極區域與汲極區域設置於基板中，且設置於第一導電層的相對側。位元線接觸物設置於源極區域與汲極區域中的一者上，且儲存節點接觸物設置於源極區域與汲極區域中的另一者上。
前述半導體結構的形成方法包括形成溝槽於基板中。形成第一導電層於溝槽中。形成第二導電層於第一導電層上。形成犧牲層於第二導電層上。部分地移除犧牲層。藉由犧牲層的剩餘部分作為蝕刻遮罩，以蝕刻第二導電層而曝露第二導電層的一部分。形成第三導電層於第二導電層上且覆蓋第二導電層的暴露部分。
第1圖是根據本發明的一些實施例，繪示半導體結構的電路佈局示意圖。半導體結構包括：基板100、隔離結構110、主動區域(active area)AA、位元線(bit line)BL、字元線(word line)WL、儲存節點接觸物(storage node contact)CC與位元線接觸物(bit line contact)BC。
在一些實施例中，位元線BL可為複數個且設置於基板100上。每個位元線BL沿著第一方向D1延伸，且相鄰的位元線BL在第二方向D2上以一距離間隔排列。字元線WL可為複數個且設置於基板100中。每個字元線WL沿著第二方向D2延伸，且相鄰的字元線WL在第一方向D1上以一距離間隔排列。字元線WL可為埋入式(buried)字元線。舉例而言，字元線WL的閘極結構可低於基板100的頂表面。
在一些實施例中，可形成隔離結構110於基板100中，以藉由隔離結構110定義主動區域AA的範圍，並使得相鄰的兩個主動區域AA彼此分離。主動區域AA可為複數個且形成於基板100中。每個主動區域AA大致沿著與第一方向D1具有一夾角的方向延伸。
如第1圖所示，每個主動區域AA跨越兩個字元線WL，且跨越一個位元線BL。每個主動區域AA與所對應的位元線BL具有重疊區域、以及位於重疊區域的兩側的非重疊區域。在每個主動區域AA中，在前述兩個非重疊區域中分別具有儲存節點接觸物CC。
在一些實施例中，對應於一個主動區域AA的兩個儲存節點接觸物CC分別設置於穿過此主動區域AA的兩個字元線WL的外側。儲存節點接觸物CC可與電容器(capacitor)接觸，而因此亦可稱為電容器接觸物(capacitor contact)。儲存節點接觸物CC位於基板100上，且每個儲存節點接觸物CC位於相鄰的兩個位元線BL之間，且位於相鄰的兩個字元線WL之間。
在一些實施例中，每個主動區域AA在與對應的位元線BL的重疊區域處具有位元線接觸物BC。每個位元線BL在橫越所對應的字元線WL時，可利用位元線接觸物BC來電性連接所對應的位於兩個字元線WL之間的摻雜區，舉例而言，如後續第18圖所示的第一摻雜區101。
如第1圖所示，本揭露的半導體結構可包括以3x2方式排列的記憶體單元(memory cell)。本揭露的半導體結構的一個目標字元線(target word line)的兩側上可分別設置有一個主動字元線(active word line)及一個傳遞字元線(passing word line)。
根據本發明的一些實施例，第2~8、9A、9B、10A、10B、11A、11B、12A、12B、13A、13B、14A、14B、15A、15B、16A、16B、17A、17B及18圖是繪示在各個階段形成半導體結構1的剖面示意圖，且第11C圖繪示半導體結構的電路佈局示意圖。其中，第2~8、9A、10A、11A、12A、13A、14A、15A、16A及17A是繪示沿著如第1圖所示的線段AA’擷取的剖面示意圖，且第9B、10B、11B、12B、13B、14B、15B、16B及17B圖是繪示沿著如第1圖所示的線段BB’擷取的剖面示意圖。
參照第2圖，在一些實施例中，提供基板100，形成隔離結構110於基板100中。
參照第3圖，形成圖案化蝕刻遮罩120於基板100上。參照第4圖，接續上述，執行蝕刻製程，以形成在基板100中且在隔離結構110之間的第一溝槽121，並形成在隔離結構110中的第二溝槽122。在一些實施例中，第一溝槽121用於容置後續形成的主動字元線，且第二溝槽122用於容置後續形成的傳遞字元線。由於基板100與隔離結構110的蝕刻選擇比不同，因此第一溝槽121與第二溝槽122具有不同深度。舉例而言，第一溝槽121的深度小於第二溝槽122的深度。
參照第5圖，在第一溝槽121及第二溝槽122中形成閘極介電層111。在一些實施例中，閘極介電層111可包括氧化物、氮化物、氮氧化物、高介電常數(high-k)材料或其組合。
參照第6圖，在第一溝槽及第二溝槽中，順應性地(conformally)形成第一襯層130於閘極介電層111上。在一些實施例中，第一襯層130沿著蝕刻遮罩120的頂表面及側表面及閘極介電層111的表面形成。在一些實施例中，第一襯層130可為氮化鈦(TiN)、鎢(W)或其組合。由於第一襯層130是位於第一溝槽121與後續形成的第一導電層之間，並位於第二溝槽122與後續形成的第一導電層之間，所以第一襯層130可以作為減少應力集中的緩衝層、用於提升黏著力的黏著層及/或擴散阻障層，來提升後續形成的半導體結構的可靠性。在一些實施例中，可省略第一襯層130。
在一些實施例中，接續上述，形成第一導電層140於第一襯層130上，且第一導電層140填滿如第5圖所示的第一溝槽及第二溝槽。在一些實施例中，第一導電層140可為鎢。在一些實施例中，第一襯層130與第一導電層140由相同材料形成。舉例而言，第一襯層130與第一導電層140由鎢形成。
參照第7圖，回蝕(etch back)第一導電層140及第一襯層130，以使第一導電層140與第一襯層130的頂表面實質上共平面。在一些實施例中，第一導電層140的頂表面與第一襯層130的頂表面低於基板100的頂表面，以曝露閘極介電層111的側表面的一部分。在一些實施例中，可以藉由回蝕製程參數來控制回蝕的深度，進而控制第一導電層140的厚度。
參照第8圖，形成第二襯層141於第一導電層140及第一襯層130上。用於形成第二襯層141的材料及製程可與用於形成第一襯層130的材料及製程相同或不同。在一些實施例中，第二襯層141與第一襯層130皆為氮化鈦。第一襯層130及第二襯層141共同圍繞第一導電層140。
在一些實施例中，第二襯層141位於第一導電層140及後續形成的第二導電層之間，且第二襯層141亦位於第一導電層140及後續形成的第三導電層之間。在一些實施例中，第二襯層141為連續且可同時形成。在一些實施例中，第二襯層141的頂表面實質上為平坦表面。在一些實施例中，第二襯層141用於改善第二導電層及/或後續形成的第三導電層與第一導電層140之間的黏著力，以提升半導體結構的可靠度。在一些實施例中，可省略第二襯層141。
參照第9A圖及第9B圖，形成第二導電層150於第一導電層140的頂表面上，舉例而言，形成第二導電層150於第二襯層141上。在一些實施例中，第二導電層150可為多晶矽，未摻雜的多晶矽或是硼(B)摻雜的多晶矽。在一些實施例中，可依據半導體結構的電性特徵需求，摻雜不同濃度的摻質於第二導電層150中。
參照第10A圖及第10B圖，形成第一介電層160於第二導電層150上。且第一介電層160可包括氧化物、氮化物、氮氧化物、低介電常數(low-k)或其組合。接著，形成犧牲層161於第一介電層160上，犧牲層161可為多晶矽。在一些實施例中，可藉由沉積製程接續回蝕製程來形成第二導電層150、第一介電層160及犧牲層161。在一些實施例中，第二導電層150、第一介電層160及犧牲層161的頂表面實質上為平坦表面。
參照第11A圖至第11C圖，形成光阻圖案162於犧牲層161上，以覆蓋犧牲層161的一部分。如第11A及11B圖所示，光阻圖案162覆蓋犧牲層161的第一部分161a，且曝露犧牲層161的第二部分161b。
在一些實施例中，光阻圖案162覆蓋犧牲層161的第一部分161a、閘極介電層111的側壁的一部分及位於相鄰的第一溝槽之間的蝕刻遮罩120的側壁及頂表面。在另一些實施例中，光阻圖案162覆蓋犧牲層161的第一部分161a、閘極介電層111的一部分及位於相鄰的第一溝槽之間的蝕刻遮罩120的側壁，而不覆蓋蝕刻遮罩120的頂表面。
在一些實施例中，在隔離結構110使兩個第一溝槽121成對地與其他對第一溝槽分離，也就是一個主動區域包括一對的第一溝槽的情況下，第一部分161a亦提供為一對，且分別位於一對的第一溝槽中。在一些實施例中，第一部分161a遠離隔離結構110，且鄰近介於一對的第一溝槽之間的基板100。在一些實施例中，在第一溝槽中的犧牲層161包括犧牲層161的第一部分161a及第二部分161b，然而在第二溝槽中的犧牲層161全部為犧牲層161的第二部分161b。
根據一些實施例，第11C圖繪示半導體結構的電路佈局示意圖。需特別說明的是，雖然在此製程階段中尚未形成位元線BL、位元線接觸物BC、字元線WL及儲存節點接觸物CC，但為便於說明相對關係，如第11C圖所示，光阻圖案162覆蓋後續形成的相鄰的字元線WL的一部分，也就是如第11A圖所示，光阻圖案162覆蓋犧牲層161的一部分。同樣如第11C圖所示，光阻圖案162覆蓋對應於後續形成的位元線接觸物BC，也就是如第11A圖所示，光阻圖案162覆蓋介於一對的第一溝槽之間的基板100的一部分。
接著，在形成光阻圖案162於犧牲層161上之後，對光阻圖案162未覆蓋的犧牲層161的第二部分161b執行離子植入製程163。前述離子植入製程可藉由使摻質摻雜至第二部分161b中，來改變第二部分161b的蝕刻選擇比，使得第一部分161a的蝕刻選擇比大於第二部分161b的蝕刻選擇比。也就是說，對於相同的蝕刻劑，第一部分161a的蝕刻速率大於第二部分161b的蝕刻速率，以便於後續部分地移除犧牲層161。
如第12A及12B圖所示，在執行植入製程163之後，移除光阻圖案162。
如第13A及13B圖所示，使用濕式蝕刻製程移除犧牲層161的第一部分161a。在一些實施例中，由於第二溝槽中的犧牲層161屬於第二部分161b，因此不移除位於第二溝槽中的犧牲層161。
在一些實施例中，接續上述，在移除犧牲層161的第一部分161a之後，使用保留在第一介電層160上的犧牲層161的第二部分161b作為蝕刻遮罩，執行蝕刻製程164。在一些實施例中，在執行蝕刻製程164期間中，蝕刻製程164先移除由第二部分161b曝露的第一介電層160的一部分，且由於犧牲層161的第二部分161b的材料與第二導電層150的材料的蝕刻選擇比相同，而接著使第二導電層150的一部分及犧牲層161的第二部分161b同時移除，直至曝露第二襯層141的一部分。
亦即，在經過前述植入製程163之後，犧牲層161的第二部分161b的蝕刻選擇比與第二導電層150的蝕刻選擇比實質上相同，而因此在使用相同的蝕刻化學品時，犧牲層161的第二部分161b與第二導電層150的蝕刻速率實質上相同。在一些實施例中，犧牲層161的第二部分161b與第二導電層150的材料皆為硼摻雜的多晶矽。在一些實施例中，犧牲層161與第二導電層150的厚度實質上相同，以在蝕刻製程164之後，完全移除犧牲層161的第二部分161b並曝露第二襯層141的一部分。
在另一實施例中，犧牲層161的第二部分161b的材料與第二導電層150的材料相似但不相同，舉例而言，犧牲層161的第二部分161b可為硼摻雜的多晶矽，然而第二導電層150的材料可為未摻雜的多晶矽。但是能夠進一步藉由調整犧牲層161及第二導電層150的厚度，來達到同時完全移除犧牲層161的第二部分161b及曝露第二襯層141的一部分的效果。
在又一實施例中，如第11A圖所示的光阻圖案162可覆蓋犧牲層161的第二部分161b且曝露犧牲層161的第一部分161a。並藉由植入製程163對犧牲層161的第一部分161a進行摻雜，而使得犧牲層161的第一部分161a的蝕刻選擇比大於犧牲層161的第二部分161b。接著，藉由蝕刻製程來移除犧牲層161的第一部分161a。
在一些實施例中，在蝕刻製程164之後，蝕刻第二導電層150，且曝露第二導電層150的一部分及第一介電層160的一部分，亦即，暴露第二導電層150及第一介電層160的側表面。在一些實施例中，可同時省略第二襯層141及第一襯層130。而在省略第二襯層141的實施例中，在蝕刻製程164之後，曝露第一導電層140的一部分。
如第14A及14B圖所示，移除犧牲層161的第二部分161b，且曝露在第一溝槽中的第二襯層141的一部分。在一些實施例中，曝露在第一溝槽中的第一介電層160的頂表面，且曝露在第二溝槽中的第一介電層160的頂表面。
如第15A及15B圖所示，順應性地形成第三導電層170在第一導電層140上。舉例而言，第三導電層170沿著蝕刻遮罩120的頂表面及側表面、閘極介電層111的側表面、第一介電層160的頂表面及側表面、第二導電層150的側表面及第二襯層141的頂表面延伸。在一些實施例中，形成第三導電層170的厚度可依據回蝕後的第三導電層170的所需厚度來調整。在一些實施例中，形成第三導電層170的材料與製程可與形成第一導電層140及/或第二導電層150的材料及製程相同或不同。
如第16A及16B圖所示，回蝕第三導電層170，而在曝露的第二襯層141的一部分上形成第三導電層170，以覆蓋第二襯層141。因此，可藉由回蝕製程的參數控制第三導電層170的厚度。在一些實施例中，一對第三導電層170分別設置於相鄰的兩個第一溝槽中，且第三導電層170遠離隔離結構110並靠近介於相鄰的兩個第一溝槽之間的基板100。在一些實施例中，第三導電層170為對稱設置。
在一些實施例中，第三導電層170與第二導電層150在第一導電層140的頂表面上，且第三導電層170與第二導電層150電性連接。在一些實施例中，第三導電層170與第二導電層150直接接觸。在一些實施例中，第二導電層150與第三導電層170的底表面與第二襯層141的頂表面接觸，且第一導電層140的頂表面與第二襯層141的底表面接觸。在一些實施例中，省略第二襯層141，而使第一導電層140、第二導電層150及第三導電層170彼此接觸。
在一些實施例中，第二導電層150與第三導電層170的底表面實質上共平面。在一些實施例中，形成包括第二導電層150及第一介電層160的堆疊物於第一導電層140上，且前述堆疊物具有對應於在第一溝槽中的犧牲層161的第二部分161b的圖案。
在一些實施例中，第二導電層150與第三導電層170分別接觸第一溝槽的相對側壁。舉例而言，第二導電層150接觸第一溝槽的一側壁，且第三導電層170接觸相對於該側壁的另一側壁。
在一些實施例中，第一導電層140具有第一厚度T1；第二導電層150具有第二厚度T2；以及第三導電層170具有第三厚度T3。在一些實施例中，第一導電層140的第一厚度T1與第二導電層150的第二厚度T2的比值(T1/T2)為1.67~10。當第一導電層140的第一厚度T1與第二導電層150的第二厚度T2的比值大於10時，對降低閘極誘導的汲極漏電流(gate induced drain leakage，GIDL)的效果不如預期。而當第一導電層140的第一厚度T1與第二導電層150的第二厚度T2的比值小於1.67時，因為第一厚度T1及第二厚度T2的總厚度有限，代表第一厚度T1較小，會產生字元線WL阻值偏高問題。
在一些實施例中，第二導電層150的第二厚度T2與第三導電層170的第三厚度T3的比值(T2/T3)為0.5~2。當第二導電層150的第二厚度T2與第三導電層170的第三厚度T3的比值大於2時，對增加飽和電流的效果會不佳；而當第二導電層150的第二厚度T2與第三導電層170的第三厚度T3的比值小於0.5時，會產生位元線BL漏電增加的負面功效。
具有不同功函數的第一導電層140、第二導電層150及第三導電層170的設置位置的細節將於後進行詳細描述。
參照第17A及17B圖，例示性地顯示第二導電層150的頂表面與第三導電層170的頂表面實質上共平面的半導體結構的剖面示意圖。在一些實施例中，形成第二介電層180於第一介電層160及第三導電層170上。在一些實施例中，第二介電層180的材料及製程與第一介電層160的材料及製程可為相同或不同。
參照第18圖，藉由蝕刻製程與沉積製程，形成位元線接觸物BC在成對的第三導電層170之間。也就是說，位元線接觸物BC形成在基板100中且形成在第一溝槽之間。再者，可執行進一步製程來形成如第1圖所示的位元線BL。接著，形成儲存節點接觸物CC在基板100中且在第一溝槽與相鄰的第二溝槽之間，而獲得本揭露的半導體結構1。
在一些實施例中，在一個主動區域AA中，在第一溝槽中的第一導電層140、第二導電層150及第三導電層170共同作為如第1圖所示的字元線WL中的主動字元線的閘極電極。而在隔離結構110中的第一導電層140、第二導電層150及第三導電層170則共同作為如第1圖所示的字元線WL中的傳遞字元線的閘極電極。
在一些實施例中，可在形成位元線接觸物BC之前執行平坦化製程，以移除蝕刻遮罩120並曝露基板100的頂表面。在另一實施例中，可不執行平坦化製程。舉例而言，保留蝕刻遮罩120在基板100上，並形成穿過蝕刻遮罩120的位元線接觸物BC及/或儲存節點接觸物CC。
在一些實施例中，在形成位元線接觸物BC及儲存節點接觸物CC之後，藉由植入製程在基板100中形成第一摻雜區101及第二摻雜區102。在一些實施例中，第一摻雜區101及第二摻雜區102設置於第一導電層140的相對側上。在一些實施例中，可以依照需求，使用P型或N型摻質來對第一摻雜區101及/或第二摻雜區102進行摻雜。在一些實施例中，在形成位元線接觸物BC及儲存節點接觸物CC之前，諸如在提供基板100時，即藉由植入製程在基板100中形成第一摻雜區101及第二摻雜區102。在一些實施例中，第一摻雜區101及第二摻雜區102中的一者作為源極區域，且第一摻雜區101及第二摻雜區102中的另一者作為汲極區域。
為便於說明，以第一摻雜區101作為源極區域，並以第二摻雜區102作為汲極區域，以在第一溝槽中的第一導電層140、第二導電層150及第三導電層170作為如第1圖所示的字元線WL的埋入式閘極結構進行說明。
在本揭露的半導體結構中，電流路徑P是從作為源極區域的第一摻雜區101開始，沿著第一溝槽的外部輪廓，而進入作為汲極區域的第二摻雜區102。具體而言，電流路徑P從第一摻雜區101出發，在基板100中依序沿著靠近第二介電層180、靠近第三導電層170、靠近第一導電層140、靠近第二導電層150、靠近第一介電層160、靠近第二介電層180的輪廓移動，而進入到第二摻雜區102中。
在一些實施例中，第三導電層170的功函數(work function)大於第二導電層150的功函數，舉例而言，第三導電層170的功函數大於第二導電層150的功函數差值為0.3~0.9。相較於第二導電層150，第三導電層170更靠近位元線接觸物BC，因此可以提升靠近位元線接觸物BC的導通電流。在此實施例中，由於功函數會影響接面處的導電特性，例如，金屬與半導體之間的接面，因此具有較小功函數的第二導電層150能夠抑制電子往第二導電層150流動，而提升經過第三導電層170的導通電流。此外，由於靠近儲存節點接觸物CC的第二導電層150的功函數小於第三導電層170的功函數，因此可以減少靠近儲存節點接觸物CC的漏電流。舉例而言，減少在靠近第二導電層150處產生的GIDL。
在一些實施例中，第一導電層140的功函數大於第二導電層150的功函數，舉例而言，第一導電層140的功函數大於第二導電層150的功函數差值為0.3~0.7。相較於具有較小功函數的第二導電層150，具有較大功函數的第一導電層140位於第一溝槽的更深處，因此第一導電層140能夠遠離作為汲極區域的第二摻雜區102。換句話說，具有較大功函數的第一導電層140遠離基板100的頂表面，從而減少靠近第二摻雜區102的漏電流。在此實施例中，由於功函數會影響接面處的GIDL導電特性，例如，在金屬與半導體之間的接面，因此具有較小功函數的第二導電層150能夠抑制電子往第二導電層150流動，而減少GIDL。
在另一些實施例中，除了第一導電層140的功函數大於第二導電層150的功函數之外，第三導電層170的功函數大於第一導電層140的功函數，舉例而言，第一導電層140的功函數大於第三導電層170的功函數差值為0.1~0.4。如此能夠增加飽和電流並不影響第二摻雜區102的漏電流。
根據上述實施例，舉例而言，氮化鈦的功函數大約為4.7；鎢的功函數大約為4.52；氮化鎢(WN)的功函數大約為4.6及多晶矽的功函數大約為4.05。因此，在一些實施例中，第一襯層130可為氮化鈦、第一導電層140可為鎢、第二襯層141可為氮化鈦、第二導電層150可為摻雜或是未摻雜的多晶矽且第三導電層170可為氮化鈦。在另一些實施例中，第一襯層130可為氮化鈦、第一導電層140可為鎢、第二襯層141可為氮化鈦、第二導電層150可為摻雜或是未摻雜的多晶矽且第三導電層170可為鎢。
在另一些實施例中，可以選擇第二導電層150及第三導電層170的材料為使得第二導電層150的導電性(conductivity)小於第三導電層170的導電性。在此實施例中，可進一步選擇，使得第三導電層170與第一導電層140的導電性大於第二導電層150的導電性，以達到提升導通電流並減少漏電流的效果。在另一實施例中，第一導電層140的導電性可大於第三導電層170的導電性。
在另一些實施例中，以第一摻雜區101作為汲極區域，並以第二摻雜區102作為源極區域，且同樣地能減少靠近儲存節點接觸物CC的漏電流，並提升靠近位元線接觸物BC的導通電流。
在一些實施例中，以穿過位元線接觸物BC及第一摻雜區101的垂直線為對稱軸，本揭露的半導體結構1可稱為對稱型結構。在一些實施例中，以穿過第二導電層150及第三導電層170的交界線為對稱軸，本揭露的半導體結構1可稱為非對稱型結構。
參照第19圖，顯示第三導電層170的頂表面實質上高於第二導電層150的半導體結構2。如第19圖所示，在第三導電層170的頂表面實質上高於第二導電層150的情況下，電流路徑P的總長度較長，而使得通道長度也隨之提升，進而得到較大的飽和電流。換句話說，能夠依據需求來調整回蝕製程之後的第三導電層170的第三厚度T3，而調整半導體結構的電流路徑長度。
綜上所述，本發明的半導體結構包括由第一導電層、第二導電層及第三導電層的堆疊結構共同形成的埋入式字元線結構。此外，由於靠近半導體結構中的位元線接觸物的第三導電層具有較大的功函數，因此能夠提升導通電流；且由於遠離半導體結構中的位元線接觸物的第二導電層具有較小的功函數，因此能夠減少漏電流。舉例而言，減少閘極誘導的汲極漏電流。因此能夠提供一種能夠克服更新時間(refreshing time)及寫入時間(write recovery time)之間的矛盾，而能夠有效地提升導通電流並減少漏電流的半導體結構及其形成方法。
前述內容概述本揭露的數個實施例的部件，使得所屬技術領域中具有通常知識者可以更好地理解本揭露的態樣。所屬技術領域中具有通常知識者應當理解的是，他們可以容易地將本揭露用作改變、取代、替代及/或修改其他製程及結構的基礎，以實現與本文介紹的實施例相同的目的及/或達到相同的優點。所屬技術領域中具有通常知識者亦應理解的是，這樣的等效構造未脫離本揭露的精神及範疇，且在不脫離本揭露的精神及範疇的情況下，他們可以在本文中進行各種改變、替換及變更。
1,2:半導體結構 100:基板 101:第一摻雜區 102:第二摻雜區 110:隔離結構 111:閘極介電層 120:蝕刻遮罩 121:第一溝槽 122:第二溝槽 130:第一襯層 140:第一導電層 141:第二襯層 150:第二導電層 160:第一介電層 161:犧牲層 161a:第一部分 161b:第二部分 162:光阻圖案 163:植入製程 164:蝕刻製程 170:第三導電層 180:第二介電層 AA:主動區域 BC:位元線接觸物 BL:位元線 CC:儲存節點接觸物 D1:第一方向 D2:第二方向 P:電流路徑 T1:第一厚度 T2:第二厚度 T3:第三厚度 WL:字元線
第1圖是根據本發明的一些實施例，繪示半導體結構的電路佈局示意圖。
第2~8、9A、9B、10A、10B、11A、11B、12A、12B、13A、13B、14A、14B、15A、15B、16A、16B、17A、17B及18圖是根據本發明的一些實施例，繪示在各個階段形成半導體結構的剖面示意圖，且第11C圖是根據本發明的一些實施例，繪示半導體結構的電路佈局示意圖。
第19圖是根據本發明的另一些實施例，繪示半導體結構的剖面示意圖。
1:半導體結構
100:基板
101:第一摻雜區
102:第二摻雜區
110:隔離結構
111:閘極介電層
120:蝕刻遮罩
130:第一襯層
140:第一導電層
141:第二襯層
150:第二導電層
160:第一介電層
170:第三導電層
180:第二介電層
BC:位元線接觸物
CC:儲存節點接觸物
P:電流路徑

Claims (12)

  1. 一種半導體結構，包括：一基板；一溝槽，設置於該基板中；一第一導電層，設置於該溝槽中；一第二導電層，設置於該第一導電層的一頂表面上；一第三導電層，設置於該第一導電層的該頂表面上，且與該第二導電層電性連接；一源極區域與一汲極區域，設置於該基板中，且設置於該第一導電層的相對側；一位元線接觸物，設置於該源極區域與該汲極區域中的一者上；以及一儲存節點接觸物，設置於該源極區域與該汲極區域中的另一者上，其中，該第三導電層的一頂表面可高於該第二導電層的一頂表面或者與該第二導電層的該頂表面共平面。
  2. 如請求項1所述的半導體結構，其中該第一導電層的功函數及該第三導電層的功函數大於該第二導電層的功函數。
  3. 如請求項1所述的半導體結構，其中該第二導電層及該第三導電層中具有較高功函數的一者相較於另一者更接近該位元線接觸物。
  4. 如請求項1所述的半導體結構，其中該第二導電層與該第三導電層分別接觸該溝槽的相對側壁，且該第二導電層與該第三導電層接觸。
  5. 如請求項1所述的半導體結構，其中該第一導電層的厚度與該第二導電層的厚度比值為1.67~10。
  6. 如請求項1所述的半導體結構，其中該第二導電層的厚度與該第三導電層的厚度比值為0.5~2。
  7. 如請求項1所述的半導體結構，更包括：一第一襯層，設置於該溝槽及該第一導電層之間；一第二襯層，設置於該第一導電層及該第二導電層之間，且設置於該第一導電層與該第三導電層之間；一第一介電層，設置於該第二導電層上；以及一第二介電層，設置於該第一介電層及該第三導電層上。
  8. 一種半導體結構的形成方法，包括：形成一溝槽於一基板中；形成一第一導電層於該溝槽中；形成一第二導電層於該第一導電層上；形成一犧牲層於該第二導電層上；部分地移除該犧牲層；藉由該犧牲層的剩餘部分作為蝕刻遮罩，以蝕刻該第二導電層而曝露該第二導電層的一部分；以及形成一第三導電層於該第二導電層上且覆蓋該第二導電層的曝露部分，其中，該第三導電層的一頂表面可高於該第二導電層的一頂表面或者與該第二導電層的該頂表面共平面。
  9. 如請求項8所述的形成方法，其中部分地移除該犧牲層更包括：形成一光阻圖案於該犧牲層上，以覆蓋該犧牲層的一部分；對未被覆蓋的該犧牲層執行一植入製程；移除該光阻圖案及該犧牲層的該部分，以保留該犧牲層的該剩餘部分在該第二導電層上。
  10. 如請求項8所述的形成方法，其中藉由該犧牲層的剩餘部分作為蝕刻遮罩，以蝕刻該第二導電層並移除該犧牲層的該剩餘部分。
  11. 如請求項8所述的形成方法，其中該犧牲層的厚度與該第二導電層的厚度實質上相同。
  12. 如請求項8所述的形成方法，更包括：形成一第一介電層於該第二導電層上，且藉由該犧牲層的該剩餘部分作為蝕刻遮罩，以蝕刻該第一介電層及該第二導電層的一部分，而曝露該第一介電層及第二導電層的剩餘部分。
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