KR20070070924A - 새들형 핀 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 게이트와 이웃하는 액티브 영역의 장축의 양단이 서로 중첩되는 것을 방지하여 소자의 특성을 개선시킬 수 있는 새들형 핀 트랜지스터 제공하기 위한 것으로, 이를 위해 본 발명은 장축 방향의 액티브 영역을 수직한 방향으로 직교하도록 형성된 핀 마스크를 이용한 핀 식각공정을 실시하여 새들형 핀을 형성하는 새들형 핀 트랜지스터 제조방법에 있어서, 상기 핀 식각공정시 식각 마스크로 상기 핀 마스크와, 양단이 장축 방향으로 이웃하는 두 개의 상기 액티브 영역의 일측과 중첩되고, 상기 핀 마스크와 직교하는 방향으로 중첩되도록 형성된 제1 더미 마스크를 이용하는 새들형 핀 트랜지스터 제조방법을 제공한다.
핀 트랜지스터, 리세스 트랜지스터, 새들형 핀 트랜지스터
Description
도 1은 일반적인 핀(fin) 트랜지스터를 도시한 단면도.
도 2는 일반적인 리세스(recess) 트랜지스터를 도시한 단면도.
도 3은 일반적인 트랜지스터들을 도시한 단면도.
도 4는 종래기술에 따른 새들형 핀 트랜지스터를 도시한 평면도.
도 5는 도 4에 도시된 'A' 부위를 확대하여 도시한 사시도.
도 6은 도 5에 도시된 I-I', Ⅱ-Ⅱ' 절취선을 따라 각각 도시한 단면도.
도 7a 내지 도 7e는 도 5에 도시된 새들형 핀 트랜지스터의 제조방법을 도시한 공정 사시도.
도 8은 도 4에 도시된 'B' 부위를 확대하여 도시한 SEM 사진.
도 9는 본 발명의 실시예에 따른 새들형 핀 트랜지스터를 도시한 평면도.
도 10은 본 발명의 실시예에 따른 기술적 원리를 설명하기 위하여 도시한 단면도.
도 11은 도 9에 도시된 제1 더미 마스크(DM1)가 중첩된 영역을 간략하게 도시한 단면도.
도 12는 도 9에 도시된 제2 더미 마스크(DM2)를 통해 형성된 새들형 핀 구조를 도시한 사시도.
도 13은 본 발명의 다른 실시예에 따른 새들형 핀 트랜지스터를 도시한 평면도.
도 14은 본 발명의 또 다른 실시예에 따른 새들형 핀 트랜지스터를 도시한 평면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 110 : 기판
11 : 소자 분리막
12, FM : 핀 마스크
14 : 새들형 핀
15 : 게이트 산화막
16: 폴리 실리콘막
17 : 도전막
DM1 : 제1 더미 마스크
DM2 : 제2 더미 마스크
본 발명은 반도체 제조기술에 관한 것으로, 특히 핀형(fin type)과 리세스형(recessed type)을 혼합한 새들형(saddle type) 트랜지스터의 제조방법에 관한 것이다.
일반적으로, 트랜지스터에 널리 적용된 수평채널을 갖는 트랜지스터는 디자인 룰(design rule)이 감소함에 따라 여러가지 문제를 유발시켜 트랜지스터의 축소에 한계가 있다. 축소된 수평채널 트랜지스터의 가장 큰 문제점으로 채널의 길이가 짧아져 발생하는 단채널 효과 및 DIBL(Drain Induced Barrier Lower) 효과 등을 들 수 있다. 통상적인 트랜지스터에서 채널의 길이가 50nm 이하로 축소되면 공정변수에 의해 소자 특성의 산포도가 높아지면서 채널길이가 30nm 이하일 경우 단채널 효과 및 DIBL 효과가 극심해져 트랜지스터가 정상적으로 동작하기 어려운 것으로 알려져 있다.
수평채널 트랜지스터의 문제점을 극복하기 위하여 이중 게이트 트랜지스터(double gate transistor)가 제안되었다. 이중 게이트 트랜지스터는 30nm 이하의 두께를 갖는 채널과, 이 채널을 감싸거나, 이 채널의 양측에 게이트가 배치된 구조를 갖는다.
전술한 수평채널 트랜지스터는 게이트 전극이 수평채널의 상부에만 형성됨으로써 채널에는 상하 비대칭적으로 전계가 인가되어 게이트 전극에 의해 트랜지스터의 온/오프(on/off) 동작을 효과적으로 제어하는데 많은 어려움이 있다. 그 결과, 채널 크기가 축소될 수록 단채널 효과의 영향은 그 만큼 커지게 된다. 이에 반해, 수직채널을 갖는 이중 게이트 트랜지스터는 얇은 채널의 양측에 게이트 전극이 형성되기 때문에 채널의 모든 영역은 게이트 전극의 영향을 받게 된다. 따라서, 트랜지스터가 오프일 때 소오스 및 드레인 사이의 전하 흐름을 억제할 수 있기 때문에 전력소모를 감소시킬 수 있고, 트랜지스터의 온/오프 동작을 효과적으로 제어할 수 있다.
수직채널을 갖는 트랜지스터 중 하나가 핀(fin) 트랜지스터이다. 일반적인 핀 트랜지스터가 도 1에 도시되었다. 도 1에 도시된 바와 같이, 핀 트랜지스터는 소자 분리막(3) 간의 기판 상부가 핀(fin)(2) 형태로 형성된 구조를 가지며, 이 핀(2)의 양측면이 모두 채널로 기능하고, 이를 통해 채널 면적을 증가시켜 단채널 효과 문제를 해결할 수 있다. 그러나, 이러한 구조는 바디 이펙트(body effect)를 감소시킬 수는 있으나, 유효채널길이를 증가시키는데는 한계가 있다. 한편, 수직채널을 갖는 트랜지스터 중 다른 하나가 도 2에 도시된 리세스형(또는, 트렌치(trench)형) 트랜지스터이다. 리세스형 트랜지스터는 핀 트랜지스터와 달리 게이트 길이와 상관없이 문턱전압(Threshold Voltage)이 결정되는 트랜지스터 구조를 갖는다. 그러나, 문턱전압이 낮아지거나, 단채널 효과를 리세스형 트랜지스터만큼 자유롭게 해결할 수는 없다.
도 3에 도시된 바와 같이, 핀 트랜지스터와 리세스 트랜지스터를 혼합한 구조가 새들형 핀 트랜지스터이다. 새들형 핀 트랜지스터는 핀 트랜지스터의 문제점인 낮은 문턱전압과 짧은 유효채널길이를 리세스 트랜지스터를 병행하여 해결할 수 있는 구조이다. 이에 따라, DRAM(Dynamic Random Access Memory) 소자에서 핀 트랜 지스터보다 새들형 핀 트랜지스터를 적용하는 것이 소자의 동작 특성을 고려하여 볼 때 유리하다.
이하, 종래기술에 따른 새들형 핀 트랜지스터의 구조 및 제조방법을 설명하기로 한다.
도 4는 종래기술에 따른 새들형 핀 트랜지스터의 구조를 설명하기 위하여 도시한 평면도이고, 도 5는 도 4에 도시된 'A' 부위를 확대하여 도시한 사시도이고, 도 6의 (a)와 (b)는 각각 도 5에 도시된 I-I' 절취선과 Ⅱ-Ⅱ' 절취선을 따라 도시한 단면 사시도이다. 또한, 도 7a 내지 도 7e는 제조방법을 설명하기 위한 공정 사시도이다.
도 4 내지 도 6, 및 도 7a를 참조하면, STI(Shallow Trench Isolation) 공정을 실시하여 기판(10) 내에 소자 분리막(11)을 형성한다. 이때, STI 공정은 다음과 같은 방법으로 실시된다. 먼저, 기판(10) 상에 도시되지 않은 패드 산화막과 패드 질화막을 순차적으로 적층(산화공정과 증착공정을 진행)한 후 STI 마스크를 이용한 식각공정을 실시하여 기판(10) 내에 트렌치(trench)를 형성한다. 그런 다음, 트렌치가 매립되도록 단일막으로 HDP(High Density Plasma) 산화막을 증착한 후 CMP(Chemical Mechanical Polishing) 공정을 실시하여 트렌치 내부에 고립된 소자 분리막(11)을 형성한다.
이어서, 포토공정을 실시하여 도 5에 도시된 게이트(Gate)와 동일한 형태를 갖는 핀 마스크(fin mask)(12)를 기판(10) 상에 형성한다. 이때, 포토공정은 감광막 도포공정, 포토 마스크(photo mask)를 이용한 노광공정 및 현상공정을 포함한 다.
이어서, 도 4 내지 도 6, 및 도 7b에 도시된 바와 같이, 핀 마스크(12)를 이용한 식각공정을 실시하여 새들형 핀(14)을 형성한다. 이때, 식각공정은 실리콘 기판(10)과 소자 분리막(11) 간의 식각 선택비가 최대한 높은 조건으로 실시하여 먼저 소자 분리막(11)을 식각한 후 실리콘 기판(10)을 식각하거나, 먼저 실리콘 기판(10)을 식각한 후 소자 분리막(11)을 식각한다.
이어서, 도 4 내지 도 6, 및 도 7c에 도시된 바와 같이, 핀 마스크(12)를 제거한다.
이어서, 도 4 내지 도 6, 및 도 7d에 도시된 바와 같이, 게이트 산화공정(gate oxidation) 공정을 실시하여 노출되는 기판(10) 표면에 게이트 산화막(15)을 형성한다.
이어서, 도 4 내지 도 6, 및 도 7e에 도시된 바와 같이, 핀(14)이 매립되도록 게이트(Gate)로 기능하는 폴리 실리콘막(16)과 도전막(17)을 순차적으로 증착한다.
이후, 게이트를 형성하기 위한 게이트 마스크를 이용한 식각공정을 실시하여 도 5 및 도 6에 도시된 바와 같은 프로파일(profile)을 갖는 게이트(Gate)를 형성한다.
그러나, 상기에서 설명한 종래기술에 따른 새들형 핀 트랜지스터 제조방법에서는 핀 마스크(112)가 이웃하는 액티브 영역의 장축 양단과 단락(도 4의 'B'참조)되는 영역이 존재한다. 결국, 도 8에 도시된 바와 같이 액티브 영역과 이웃하는 게 이트가 중첩되어 워드라인(word line)의 정전용량(capacitance)이 증가되는 한편, 워드라인과 스토리지 노드(storage node) 간의 커플링 비(coupling ratio)가 증가하게 된다. 또한, 이웃하는 게이트와 액티브 영역 간의 중첩면적이 증가하고, 이에 따라 GIDL(Gate Induced Drain Leakage) 전류가 증가하여 소자의 특성을 열화시키는 문제가 발생된다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 게이트와 이웃하는 액티브 영역의 장축의 양단이 서로 중첩되는 것을 방지하여 소자의 특성을 개선시킬 수 있는 새들형 핀 트랜지스터 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 장축 방향의 액티브 영역을 수직한 방향으로 직교하도록 형성된 핀 마스크를 이용한 핀 식각공정을 실시하여 새들형 핀을 형성하는 새들형 핀 트랜지스터 제조방법에 있어서, 상기 핀 식각공정시 식각 마스크로 상기 핀 마스크와, 양단이 장축 방향으로 이웃하는 두 개의 상기 액티브 영역의 일측과 중첩되고, 상기 핀 마스크와 직교하는 방향으로 중첩되도록 형성된 제1 더미 마스크를 이용하는 새들형 핀 트랜지스터 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 9는 본 발명의 실시예에 따른 새들형 핀 트랜지스터의 제조방법을 설명하기 위하여 도시한 평면도이다.
도 9를 참조하면, 본 발명의 실시예에 따른 새들형 핀 트랜지스터의 제조방법은 핀 마스크(FM) 이외에 두 개의 멀티 마스크(multi mask)인 제1 및 제2 더미 마스크(dummy mask)(DM1, DM2)를 이용한 핀 식각공정을 실시하여 새들형 핀을 형성한다.
제1 더미 마스크(DM1)는 양측단이 장축방향(게이트와 수직한 방향)으로 이웃하는 두 개의 액티브 영역의 일측단과 서로 중첩되도록 핀 마스크(FM) 상부에 형성된다.
제2 더미 마스크(DM2)는 핀 마스크(FM)와 액티브 영역이 중첩되는 영역에 형성된다.
상기한 제1 및 제2 더미 마스크(DM1, DM2)는 포토공정을 통해 동시에 형성되거나, 동시에 형성되지 않을 수도 있다. 동시에 형성되는 경우 다음과 같다. 먼저, 핀 마스크(FM) 상부에 감광막을 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 실시하여 형성한다.
이하, 도 10을 참조하여 제1 및 제2 더미 마스크(DM1, DM2)의 작용을 설명하면 다음과 같다.
도 10에 도시된 바와 같이, 실리콘 기판(110) 상부에 하드 마스크(111), 반사 방지막(112) 및 핀 마스크(FM)를 순차적으로 형성하고, 핀 마스크(FM) 상부의 일부에는 제2 더미 마스크(DM2)를 형성한다. 즉, 제2 더미 마스크(DM2)가 형성된 영역에는 핀 마스크(FM)만 형성된 영역보다 2배의 두께를 갖는 감광막이 도포되어 있다.
이런 상태에서, 식각공정(114)을 실시하는 경우, 감광막의 두께 차이에 대응하는 프로파일(profile)(120)을 갖도록 실리콘 기판(110)이 식각된다. 구체적으로, 어떠한 마스크에도 덮혀지지 않고 개방된 영역(이하, 제1 영역이라 함)은 가장 깊게 식각되고, 핀 마스크(FM)만 덮혀진 영역(이하, 제2 영역이라 함)은 제1 영역보다 덜 깊게 식각되며, 핀 마스크(FM)와 제2 더미 마스크(DM2)가 적층 구조로 덮혀진 영역(이하, 제3 영역이라 함)은 제2 영역보다 덜 깊게 식각된다. 즉, 그 깊이는 '제1 영역>제2 영역>제3 영역' 순이 되며 계단형 구조를 갖는 프로파일이 형성된 다.
즉, 도 11에 도시된 바와 같이, 제1 더미 마스크(DM1)를 사용하여 액티브 영역의 양끝단을 계단형을 갖도록 식각한다. 이를 통해, 게이트와 중첩되는 장축방향의 액티브 영역의 양 끝단에서 식각율을 최소화하여 액티브 영역과 이웃하는 게이트가 중첩되어 워드라인의 정전용량이 증가되는 것을 방지하는 한편, 워드라인과 스토리지 노드 간의 커플링 비가 증가하는 것을 방지할 수 있다. 또한, 이웃하는 게이트와 액티브 영역 간의 중첩면적 증가에 따라 증가하는 GIDL 전류를 감소시킬 수 있다.
또한, 도 12에 도시된 바와 같이, 제2 더미 마스크(DM2)를 이용하는 경우 핀에 돌출부(121)를 형성하는 것이 가능하여 기존의 핀 게이트 구조보다 채널의 길이를 증가시킬 수 있다.
한편, 도 13 및 도 14는 도 9에서 제2 더미 마스크(DM2)의 형태만 변경한 실시예이다. 도 13 및 도 14는 도 9에 도시된 제2 더미 마스크(DM2)보다 더 큰 채널 길이를 확보할 수 있다.
한편, 도 10에서 '110'은 기판, '111'는 하드 마스크, '111a'는 아모르퍼스 카본막, '111b'는 SiON막, '112'는 반사 방지막(BARC)을 가리킨다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 제1 더미 마스크(DM1)를 사용하여 게이트와 중첩되는 장축방향의 액티브 영역의 양 끝단에서 식각율을 최소화하여 액티브 영역과 이웃하는 게이트가 중첩되어 워드라인의 정전용량이 증가되는 것을 방지할 수 있다. 또한, 워드라인과 스토리지 노드 간의 커플링 비가 증가하는 것을 방지할 수 있다. 또한, 이웃하는 게이트와 액티브 영역 간의 중첩면적 증가에 따라 증가하는 GIDL 전류를 감소시킬 수 있다.
또한, 본 발명에 의하면, 제2 더미 마스크(DM2)를 이용하는 경우 핀에 돌출부(121)를 형성하는 것이 가능하여 기존의 핀 게이트 구조보다 채널의 길이를 증가시킬 수 있다.
Claims (4)
- 장축 방향의 액티브 영역을 수직한 방향으로 직교하도록 형성된 핀 마스크를 이용한 핀 식각공정을 실시하여 새들형 핀을 형성하는 새들형 핀 트랜지스터 제조방법에 있어서,상기 핀 식각공정시 식각 마스크로 상기 핀 마스크와, 양단이 장축 방향으로 이웃하는 두 개의 상기 액티브 영역의 일측과 중첩되고, 상기 핀 마스크와 직교하는 방향으로 중첩되도록 형성된 제1 더미 마스크를 이용하는 새들형 핀 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 핀 식각공정시 식각 마스크로 상기 핀 마스크와 상기 액티브 영역이 중첩되는 영역에 형성된 제2 더미 마스크를 더 이용하는 새들형 핀 트랜지스터 제조방법.
- 제 2 항에 있어서,상기 핀 마스크 하부에는 하드 마스크가 더 형성된 새들형 핀 트랜지스터 제조방법.
- 제 3 항에 있어서,상기 하드 마스크는 아모르퍼스 카본을 포함하는 새들형 핀 트랜지스터 제조방법.
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