KR20070001456A - 새들형 트랜지스터의 제조방법 - Google Patents

새들형 트랜지스터의 제조방법 Download PDF

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Abstract

본 발명은 공정을 단순화하여 제조비용을 감소시킬 수 있는 새들형 트랜지스터의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 소자 분리막이 형성된 기판을 제공하는 단계와, 상기 소자 분리막과 상기 기판의 액티브 영역의 일부가 개방된 마스크를 형성하는 단계와, 상기 마스크를 이용한 제1 식각공정을 실시하여 상기 기판의 액티브 영역의 일부에 트렌치를 형성하는 단계와, 상기 마스크를 이용한 제2 식각공정을 실시하여 상기 소자 분리막을 리세스시켜 상기 트렌치가 형성된 상기 액티브 영역이 돌출되는 새들형 핀을 형성하는 단계와, 상기 트렌치의 단차를 따라 터널 산화막을 형성하는 단계와, 상기 핀을 교차하는 방향으로 상기 트렌치와 중첩되도록 상기 터널 산화막 상에 게이트 전극을 형성하는 단계를 포함하는 새들형 트랜지스터의 제조방법을 제공한다.
핀 트랜지스터, 리세스 트랜지스터, 새들형 트랜지스터

Description

새들형 트랜지스터의 제조방법{METHOD FOR MANUFACTURING SADDLE TYPE TRANSISTOR}
도 1은 일반적인 핀(fin) 트랜지스터를 도시한 단면도.
도 2는 일반적인 리세스(recess) 트랜지스터를 도시한 단면도.
도 3은 일반적인 트랜지스터들을 도시한 단면도.
도 4는 본 발명의 바람직한 실시예에 따른 새들형(saddle type) 트랜지스터를 설명하기 위하여 도시한 평면도.
도 5 내지 도 8은 본 발명의 실시예1에 따른 새들형 트랜지스터를 도시한 공정 단면도.
도 9 내지 도 12는 본 발명의 실시예2에 따른 새들형 트랜지스터를 도시한 공정 단면도.
도 13 내지 도 15는 본 발명의 실시예3에 따른 새들형 트랜지스터를 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100, 200, 300 : 기판
110 : 액티브 영역
111, 211, 311 : 패드 산화막
112, 212, 312 : 패드 질화막
113, 213, 313 : 소자 분리막
114, 214, 314 : 리세스 마스크
118, 218, 316 : 새들형 핀
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 핀형(fin type)과 리세스형(recessed type)을 혼합한 새들형(saddle type) 트랜지스터의 제조방법에 관한 것이다.
일반적으로, 트랜지스터에 널리 적용된 수평채널을 갖는 트랜지스터는 디자인 룰(design rule)이 감소함에 따라 여러가지 문제를 유발시켜 트랜지스터의 축소에 한계가 있다. 축소된 수평채널 트랜지스터의 가장 큰 문제점으로 채널의 길이가 짧아져 발생하는 단채널 효과 및 DIBL(Drain Induced Barrier Lower) 효과 등을 들 수 있다. 통상적인 트랜지스터에서 채널의 길이가 50nm 이하로 축소되면 공정변수에 의해 소자 특성의 산포도가 높아지면서 채널길이가 30nm 이하일 경우 단채널 효과 및 DIBL 효과가 극심해져 트랜지스터가 정상적으로 동작하기 어려운 것으로 알 려져 있다.
수평채널 트랜지스터의 문제점을 극복하기 위하여 이중 게이트 트랜지스터(double gate transistor)가 제안되었다. 이중 게이트 트랜지스터는 30nm 이하의 두께를 갖는 채널과, 이 채널을 감싸거나, 이 채널의 양측에 게이트가 배치된 구조를 갖는다.
전술한 수평채널 트랜지스터는 게이트 전극이 수평채널의 상부에만 형성됨으로써 채널에는 상하 비대칭적으로 전계가 인가되어 게이트 전극에 의해 트랜지스터의 온/오프(on/off) 동작을 효과적으로 제어하는데 많은 어려움이 있다. 그 결과, 채널 크기가 축소될 수록 단채널 효과의 영향은 그 만큼 커지게 된다. 이에 반해, 수직채널을 갖는 이중 게이트 트랜지스터는 얇은 채널의 양측에 게이트 전극이 형성되기 때문에 채널의 모든 영역은 게이트 전극의 영향을 받게 된다. 따라서, 트랜지스터가 오프일 때 소오스 및 드레인 사이의 전하 흐름을 억제할 수 있기 때문에 전력소모를 감소시킬 수 있고, 트랜지스터의 온/오프 동작을 효과적으로 제어할 수 있다.
수직채널을 갖는 트랜지스터 중 하나가 핀(fin) 트랜지스터이다. 일반적인 핀 트랜지스터가 도 1에 도시되었다. 도 1에 도시된 바와 같이, 핀 트랜지스터는 소자 분리막(3) 간의 기판 상부가 핀(fin)(2) 형태로 형성된 구조를 가지며, 이 핀(2)의 양측면이 모두 채널로 기능하고, 이를 통해 채널 면적을 증가시켜 단채널 효과 문제를 해결할 수 있다. 그러나, 이러한 구조는 바디 이펙트(body effect)를 감소시킬 수는 있으나, 유효채널길이를 증가시키는데는 한계가 있다. 한편, 수직채널 을 갖는 트랜지스터 중 다른 하나가 도 2에 도시된 리세스형(또는, 트렌치(trench)형) 트랜지스터이다. 리세스형 트랜지스터는 핀 트랜지스터와 달리 게이트 길이와 상관없이 문턱전압(Threshold Voltage)이 결정되는 트랜지스터 구조를 갖는다. 그러나, 문턱전압이 낮아지거나, 단채널 효과를 리세스형 트랜지스터만큼 자유롭게 해결할 수는 없다.
도 3에 도시된 바와 같이, 핀 트랜지스터와 리세스 트랜지스터를 혼합한 구조가 새들형 트랜지스터이다. 새들형 트랜지스터는 핀 트랜지스터의 문제점인 낮은 문턱전압과 짧은 유효채널길이를 리세스 트랜지스터를 병행하여 해결할 수 있는 구조이다. 이에 따라, DRAM(Dynamic Random Access Memory) 소자에서 핀 트랜지스터보다 새들형 트랜지스터를 적용하는 것이 소자의 동작 특성을 고려하여 볼 때 유리하다.
종래에는 새들형 트랜지스터 제조공정시 두번의 마스크(mask) 공정을 실시하여 새들형 핀을 형성하였다. 그러나, 이 경우 공정이 복잡해지고 제조비용이 증가하는 원인이 된다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 공정을 단순화하여 제조비용을 감소시킬 수 있는 새들형 트랜지스터의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 소자 분리막이 형성된 기판을 제공하는 단계와, 상기 소자 분리막과 상기 기판의 액티브 영역의 일부가 개방된 마스크를 형성하는 단계와, 상기 마스크를 이용한 제1 식각공정을 실시하여 상기 기판의 액티브 영역의 일부에 트렌치를 형성하는 단계와, 상기 마스크를 이용한 제2 식각공정을 실시하여 상기 소자 분리막을 리세스시켜 상기 트렌치가 형성된 상기 액티브 영역이 돌출되는 새들형 핀을 형성하는 단계와, 상기 트렌치의 단차를 따라 터널 산화막을 형성하는 단계와, 상기 핀을 교차하는 방향으로 상기 트렌치와 중첩되도록 상기 터널 산화막 상에 게이트 전극을 형성하는 단계를 포함하는 새들형 트랜지스터의 제조방법을 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 소자 분리막이 형성된 기판을 제공하는 단계와, 상기 소자 분리막과 상기 기판의 액티브 영역의 일부가 개방된 마스크를 형성하는 단계와, 상기 마스크를 이용한 제1 식각공정을 실시하여 상기 소자 분리막을 리세스시키는 단계와, 상기 마스크를 이용한 제2 식각공정을 실시하여 상기 액티브 영역의 일부를 식각하여 새들형 핀을 형성하는 단계와, 상기 트렌치의 단차를 따라 터널 산화막을 형성하는 단계와, 상기 핀을 교차하는 방향으로 상기 트렌치와 중첩되도록 상기 터널 산화막 상에 게이트 전극을 형성하는 단계를 포함하는 새들형 트랜지스터의 제조방법을 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은, 소자 분리막이 형성된 기판을 제공하는 단계와, 상기 소자 분리막과 상기 기판의 액티브 영역의 일부가 개방된 마스크를 형성하는 단계와, 상기 마스크를 이용한 식각공정을 실시하여 상기 기판의 액티브 영역의 일부에 트렌치를 형성하는 동시에 상기 소자 분리막을 리세스시켜 새들형 핀을 형성하는 단계와, 상기 트렌치의 단차를 따라 터널 산화막을 형성하는 단계와, 상기 핀을 교차하는 방향으로 상기 트렌치와 중첩되도록 상기 터널 산화막 상에 게이트 전극을 형성하는 단계를 포함하는 새들형 트랜지스터의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예1
도 4는 본 발명의 바람직한 실시예1에 따른 반도체 소자의 제조방법을 설명하기 위하여 일례로 도시한 새들형 트랜지스터의 평면도이고, 도 5 내지 도 8은 공정 단면도이다. 여기서, (a)는 도 4의 I-I' 절취선을 따라 도시한 단면도이고, (b) 는 Ⅱ-Ⅱ' 절취선을 따라 도시한 단면도이다.
먼저, 도 4 및 도 5에 도시된 바와 같이, 반도체 기판(100) 상에 패드 산화막(111)과 패드 질화막(112)을 순차적을 증착한 후 STI(Shallow Trench Isolation) 공정을 실시하여 필드 영역에 소자 분리막(113)을 형성한다. 이로써, 필드 영역과 액티브 영역(110)이 정의된다.
예컨대, STI 공정은 다음과 같은 과정으로 진행된다. 먼저, 패드 질화막(112) 상부에 감광막 패턴(미도시)을 형성한 후 상기 감광막 패턴을 식각 마스크로 이용한 식각공정을 실시하여 패드 질화막(112), 패드 산화막(111) 및 기판(100)을 식각한다. 그런 다음, 식각공정에 의해 기판(100) 내에 형성된 트렌치(trench, 미도시)가 매립도록 HDP(High Density Plasma) 산화막을 증착한 후 CMP(Chemical Mechanical Polishing) 공정을 실시하여 트렌치 내부에 고립된 소자 분리막(113)을 형성한다.
이어서, 도 4 및 도 6에 도시된 바와 같이, 감광막 패턴(114)(이하, 리세스 마스크라 함)을 형성한 후 이 리세스 마스크(114)를 이용한 핀 형성용 식각공정(이하, 핀 식각공정이라 함)(115)을 실시하여 소자 분리막(113)을 일정 깊이로 리세스(recess)시켜 액티브 영역(110)이 돌출되는 핀 구조를 형성한다. 이때, 핀 식각공정(115)은 건식식각(dry etch)방식으로, 산화막과 폴리 실리콘막 간의 식각 선택비를 최대한 높게 하여 선택적으로 산화막 계열로 이루어진 소자 분리막(113)을 식각한다. 이는, 리세스 마스크(114)가 필드 영역 뿐만 아니라, 리세스 게이트가 형성될 액티브 영역의 일부가 개방되는 구조를 갖기 때문이다. 따라서, 실리콘 기판 (100)과 산화막 계열의 소자 분리막(113) 간의 식각 선택비를 이용하여 핀 식각공정(115)을 진행한다.
이어서, 도 4 및 도 7에 도시된 바와 같이, 리세스 마스크(114)를 그대로 식각 마스크로 이용한 리세스 형성용 식각공정(이하, 리세스 식각공정이라 함)(117)을 실시하여 액티브 영역(110)의 일부를 리세스시켜 새들형 핀(118)을 형성한다. 이때, 리세스 식각공정(117)은 건식식각방식으로, 산화막과 폴리 실리콘막 간의 식각 선택비를 최대한 높게 하여 선택적으로 실리콘으로 이루어진 액티브 영역의 일부를 식각한다.
한편, 도 7에서 리세스 식각공정(117)은 건식식각방식 대신에 습식식각공정으로 대신할 수도 있는데, 이 경우에도 산화막과 폴리 실리콘막 간의 식각 선택비를 최대로하여 실시한다.
이어서, 도시되지 않았지만, 리세스 식각공정(117)을 건식식각방식으로 실시하는 경우 습식식각공정을 추가로 실시하여 리세스 식각공정(117)을 보상할 수도 있다.
이어서, 도 4 및 도 8에 도시된 바와 같이, 스트립 공정을 실시하여 리세스 마스크(114)를 제거한다.
이어서, 패드 질화막(112) 및 패드 산화막(111)을 식각하여 제거한다. 이로써, 동도면에 도시된 바와 같이, 새들형 핀(118)이 형성된다. 한편, 도 8에서 '118a'와 118b'는 별도의 층을 증착한 것이 아니라, 이해를 돕기 위하여 채널 영역을 표시한 것이다. 즉, 새들형 핀(118)의 내측벽과 저면은 모두 채널 영역에 해당 된다.
이어서, 도시되진 않았지만, 핀(118)을 포함하는 전체 구조 상부의 단차를 따라 터널 산화막을 형성한 후 핀(118)을 교차하도록 상기 터널 산화막 상에 게이트 전극(1000)을 형성한다.
실시예2
도 9 내지 도 12는 본 발명의 바람직한 실시예2에 따른 반도체 소자의 제조방법을 설명하기 위하여 일례로 도시한 새들형 트랜지스터의 공정 단면도이다. 여기서, (a)는 도 4의 I-I' 절취선을 따라 도시한 단면도이고, (b)는 Ⅱ-Ⅱ' 절취선을 따라 도시한 단면도이다.
먼저, 도 9에 도시된 바와 같이, 반도체 기판(200) 상에 패드 산화막(211)과 패드 질화막(212)을 순차적을 증착한 후 STI 공정을 실시하여 필드 영역에 소자 분리막(113)을 형성한다.
이어서, 도 10에 도시된 바와 같이, 감광막 패턴(214)(이하, 리세스 마스크라 함)을 형성한 후 이 리세스 마스크(214)를 이용한 리세스 식각공정(215)을 실시하여 액티브 영역의 일부를 식각하여 트렌치(216)를 형성한다. 이때, 리세스 식각공정(215)은 건식식각방식으로, 산화막과 폴리 실리콘막 간의 식각 선택비를 최대한 높게 하여 선택적으로 실리콘으로 이루어진 액티브 영역을 식각한다. 이는, 리세스 마스크(214)가 필드 영역 뿐만 아니라, 리세스 게이트가 형성될 액티브 영역의 일부가 개방되는 구조를 갖기 때문이다. 따라서, 실리콘 기판(200)과 산화막 계 열의 소자 분리막(213) 간의 식각 선택비를 이용하여 리세스 식각공정(215)을 진행한다.
이어서, 도 11에 도시된 바와 같이, 리세스 마스크(214)를 그대로 식각 마스크로 이용한 핀 식각공정(217)을 실시하여 소자 분리막(213)을 리세스시켜 새들형 핀(218)을 형성한다. 이때, 핀 식각공정(217)은 건식식각방식으로, 산화막과 폴리 실리콘막 간의 식각 선택비를 최대한 높게 하여 선택적으로 소자 분리막(213)을 식각한다.
한편, 도 11에서 핀 식각공정(217)은 건식식각방식 대신에 습식식각공정으로 대신할 수도 있는데, 이 경우에도 산화막과 폴리 실리콘막 간의 식각 선택비를 최대로하여 실시한다.
이어서, 도시되지 않았지만, 핀 식각공정(217)을 건식식각방식으로 실시하는 경우 습식식각공정을 추가로 실시하여 핀 식각공정(217)을 보상할 수도 있다.
이어서, 도 4 및 도 12에 도시된 바와 같이, 스트립 공정을 실시하여 리세스 마스크(214)를 제거한다.
이어서, 패드 질화막(212) 및 패드 산화막(211)을 식각하여 제거한다. 이로써, 동도면에 도시된 바와 같이, 새들형 핀(218)이 형성된다. 한편, 도 12에서 '218a'와 218b'는 별도의 층을 증착한 것이 아니라, 이해를 돕기 위하여 채널 영역을 표시한 것이다. 즉, 새들형 핀(218)의 내측벽과 저면은 모두 채널 영역에 해당된다.
이어서, 도시되진 않았지만, 핀(218)을 포함하는 전체 구조 상부의 단차를 따라 터널 산화막을 형성한 후 핀(218)을 교차하도록 상기 터널 산화막 상에 게이트 전극(1000)을 형성한다.
실시예3
도 13 내지 도 15는 본 발명의 바람직한 실시예3에 따른 반도체 소자의 제조방법을 설명하기 위하여 일례로 도시한 새들형 트랜지스터의 공정 단면도이다. 여기서, (a)는 도 4의 I-I' 절취선을 따라 도시한 단면도이고, (b)는 Ⅱ-Ⅱ' 절취선을 따라 도시한 단면도이다.
먼저, 도 13에 도시된 바와 같이, 반도체 기판(300) 상에 패드 산화막(311)과 패드 질화막(312)을 순차적을 증착한 후 STI 공정을 실시하여 필드 영역에 소자 분리막(313)을 형성한다.
이어서, 도 14에 도시된 바와 같이, 감광막 패턴(314)(이하, 리세스 마스크라 함)을 형성한 후 이 리세스 마스크(314)를 이용한 리세스 및 핀 식각공정을 병합한 식각공정(315)을 실시하여 액티브 영역의 일부를 식각하여 새들형 핀(316)을 형성한다. 이때, 식각공정(315)은 건식식각방식으로, 산화막과 실리콘막의 식각 선택비를 동일하게 하여 산화막 계열의 소자 분리막(313)을 식각하는 동시에 실리콘으로 이루어진 액티브 영역을 식각한다.
이어서, 도시되지 않았지만, 식각공정(315)을 건식식각방식으로 실시하는 경우 습식식각공정을 추가로 실시하여 식각공정(315)을 보상할 수도 있다.
이어서, 도 15에 도시된 바와 같이, 스트립 공정을 실시하여 리세스 마스크 (314)를 제거한다.
이어서, 패드 질화막(312) 및 패드 산화막(311)을 식각하여 제거한다. 이로써, 동도면에 도시된 바와 같이, 새들형 핀(316)이 형성된다. 한편, 도 15에서 '316a'와 316b'는 별도의 층을 증착한 것이 아니라, 이해를 돕기 위하여 채널 영역을 표시한 것이다. 즉, 새들형 핀(316)의 내측벽과 저면은 모두 채널 영역에 해당된다.
이어서, 도시되진 않았지만, 핀(316)을 포함하는 전체 구조 상부의 단차를 따라 터널 산화막을 형성한 후 핀(316)을 교차하도록 상기 터널 산화막 상에 게이트 전극(1000)을 형성한다.
상기에서 바람직한 실시예들을 통해 설명한 바와 같이, 본 발명은 한번의 마스크(mask) 공정을 통해 제작된 한개의 리세스 마스크를 이용하여 새들형 핀을 형성한다. 이때, 리세스 마스크는 필드 영역(소자 분리막)뿐만 아니라, 리세스형 트렌치가 형성될 액티브 영역의 일부분도 개방되도록 제작된다. 이러한 구조를 갖는 리세스 마스크를 식각 마스크로 이용하여 리세스 식각공정과 핀 식각공정을 순차적으로 실시하거나, 또는 핀 식각공정과 리세스 식각공정을 순차적으로 실시하여 새들형 핀을 형성한다. 또는, 리세스 식각공정과 핀 식각공정을 병합한 식각공정을 실시하여 동시에 새들형 핀을 형성한다. 또는, 핀 식각공정을 실시한 후 습식식각공정을 통해 새들형 핀을 형성하거나, 리세스 식각공정을 실시한 후 새들형 핀을 형성한다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기 한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 한번의 마스크 공정을 통해 제작된 한개의 리세스 마스크를 이용하여 새들형 핀을 형성함으로써 공정을 단순화하여 제조비용을 감소시킬 수 있다.

Claims (10)

  1. 소자 분리막이 형성된 기판을 제공하는 단계;
    상기 소자 분리막과 상기 기판의 액티브 영역의 일부가 개방된 마스크를 형성하는 단계;
    상기 마스크를 이용한 제1 식각공정을 실시하여 상기 기판의 액티브 영역의 일부에 트렌치를 형성하는 단계;
    상기 마스크를 이용한 제2 식각공정을 실시하여 상기 소자 분리막을 리세스시켜 상기 트렌치가 형성된 상기 액티브 영역이 돌출되는 새들형 핀을 형성하는 단계;
    상기 트렌치의 단차를 따라 터널 산화막을 형성하는 단계; 및
    상기 핀을 교차하는 방향으로 상기 트렌치와 중첩되도록 상기 터널 산화막 상에 게이트 전극을 형성하는 단계
    를 포함하는 새들형 트랜지스터의 제조방법.
  2. 소자 분리막이 형성된 기판을 제공하는 단계;
    상기 소자 분리막과 상기 기판의 액티브 영역의 일부가 개방된 마스크를 형성하는 단계;
    상기 마스크를 이용한 제1 식각공정을 실시하여 상기 소자 분리막을 리세스 시키는 단계;
    상기 마스크를 이용한 제2 식각공정을 실시하여 상기 액티브 영역의 일부를 식각하여 새들형 핀을 형성하는 단계;
    상기 트렌치의 단차를 따라 터널 산화막을 형성하는 단계; 및
    상기 핀을 교차하는 방향으로 상기 트렌치와 중첩되도록 상기 터널 산화막 상에 게이트 전극을 형성하는 단계
    를 포함하는 새들형 트랜지스터의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 및 제2 식각공정은 상기 소자 분리막과 상기 기판 간의 식각 선택비를 이용하여 실시하는 새들형 트랜지스터의 제조방법.
  4. 제 3 항에 있어서,
    상기 제1 및 제2 식각공정은 건식식각방식으로 실시하는 새들형 트랜지스터의 제조방법.
  5. 제 4 항에 있어서,
    상기 제2 식각공정은 습식식각공정을 실시하는 새들형 트랜지스터의 제조방법.
  6. 제 3 항에 있어서,
    상기 제2 식각공정 후 습식식각공정을 실시하는 단계를 더 포함하는 새들형 트랜지스터의 제조방법.
  7. 소자 분리막이 형성된 기판을 제공하는 단계;
    상기 소자 분리막과 상기 기판의 액티브 영역의 일부가 개방된 마스크를 형성하는 단계;
    상기 마스크를 이용한 식각공정을 실시하여 상기 기판의 액티브 영역의 일부에 트렌치를 형성하는 동시에 상기 소자 분리막을 리세스시켜 새들형 핀을 형성하는 단계;
    상기 트렌치의 단차를 따라 터널 산화막을 형성하는 단계; 및
    상기 핀을 교차하는 방향으로 상기 트렌치와 중첩되도록 상기 터널 산화막 상에 게이트 전극을 형성하는 단계
    를 포함하는 새들형 트랜지스터의 제조방법.
  8. 제 7 항에 있어서,
    상기 식각공정은 상기 소자 분리막과 상기 기판 간의 식각 선택비를 이용하여 상기 소자 분리막과 상기 기판이 동시에 식각되도록 실시하는 새들형 트랜지스터의 제조방법.
  9. 제 8 항에 있어서,
    상기 식각공정은 습식식각공정을 실시하는 새들형 트랜지스터의 제조방법.
  10. 제 9 항에 있어서,
    상기 식각공정 후 습식식각공정을 실시하는 단계를 더 포함하는 새들형 트랜지스터의 제조방법.
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