KR100973269B1 - 반도체 소자의 게이트 및 그 형성방법 - Google Patents

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Abstract

본 발명은 GIDL(Gate Induced Drain Leakage)을 개선할 수 있는 반도체 소자의 게이트 및 그 형성방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 게이트는, 게이트 형성 영역이 돌출된 패턴을 구비한 활성 영역을 포함하는 반도체 기판 상에 형성되며, 상기 돌출된 패턴의 측벽에서 상기 돌출된 패턴의 상면에서보다 두꺼운 두께를 갖는 게이트 절연막을 포함한다.

Description

반도체 소자의 게이트 및 그 형성방법{GATE OF SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
본 발명은 반도체 소자의 게이트 및 그 형성방법에 관한 것으로, 보다 상세하게는, GIDL(Gate Induced Drain Leakage)을 개선할 수 있는 반도체 소자의 게이트 및 그 형성방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 트랜지스터의 채널 길이(Channel Length)는 감소하고 있고, 소오스 영역 및 드레인 영역을 비롯한 접합 영역으로의 이온주입 농도는 증가하고 있는 추세이다.
이로 인해, 소오스 영역 및 드레인 영역 간의 간섭(Charge Sharing) 현상이 증가하고 게이트의 조절능력이 저하되어 문턱전압(Threshold Voltage : Vt)이 급격히 낮아지는 이른바 단채널효과(Short Channel Effect)가 발생한다. 또한, 접합 영역의 전계(Electric Field) 증가에 따른 접합 누설전류 증가 현상으로 인해 리프레쉬 특성이 열화되는 문제점이 발생한다. 그러므로, 기존의 플래너(Planar) 채널 구조를 갖는 게이트의 구조로는 상기한 고집적화에 따른 제반 문제점들을 극복하는데 그 한계점에 이르게 되었다.
이로 인하여, 기존의 플래너(Planer) 채널 구조를 갖는 게이트의 구조로는 고집적 소자에서 요구하는 문턱전압 값을 얻기가 어렵게 되었고, 리프레쉬 특성을 향상시키는데 한계점에 이르게 되었다.
이에, 채널 영역을 확장시킬 수 있는 3차원 구조의 채널을 갖는 게이트의 구현에 대한 아이디어 및 실제 공정개발 연구가 활발히 진행되고 있다.
이러한 노력의 하나로 최근 로직 소자(Logic Device) 분야에서는 3차원 구조의 채널을 갖는 돌기형 게이트(Fin Gate)가 제안된 바 있다. 상기 돌기형 게이트는 활성 영역의 일부가 돌출된 패턴을 형성하고, 상기 돌출된 패턴을 감싸도록 게이트 라인을 형성시킨 구조이다.
그러나, 전술한 종래 기술의 경우에는 상기 돌출된 패턴의 측벽에 전계(Electric field)가 집중되어 상기 전계가 증가됨에 따라 전류가 누설되는 GIDL 현상이 유발된다. 그 결과, 게이트의 리프레쉬 특성이 열화되고, 반도체 소자 특성 및 신뢰성이 저하된다.
본 발명은 GIDL을 개선할 수 있는 반도체 소자의 게이트 및 그 형성방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자의 게이트는, 게이트 형성 영역이 돌출된 패턴을 구비한 활성 영역을 포함하는 반도체 기판 상에 형성되며, 상기 돌출된 패턴의 측벽에서 상기 돌출된 패턴의 상면에서보다 두꺼운 두께를 갖는 게이트 절연막;을 포함한다.
상기 돌출된 패턴은 그 측벽이 경사진 형상을 갖는다.
상기 게이트 절연막은 상기 돌출된 패턴의 상면에서는 1∼50Å의 두께를 갖고, 상기 돌출된 패턴의 측벽에서는 상기 돌출된 패턴의 상면에서보다 31∼200Å 두꺼운 두께를 갖는다.
상기 게이트 절연막은 소오스 형성 영역에 인접하는 돌출된 패턴의 측벽 부분에서 상기 돌출된 패턴의 상면에서보다 두꺼운 두께를 갖는다.
본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법은, 게이트 형성 영역이 돌출된 패턴을 구비한 활성 영역을 포함하는 반도체 기판 상에 상기 돌출된 패턴의 측벽에서 상기 돌출된 패턴의 상면에서보다 두꺼운 두께를 갖는 게이트 절연막을 형성하는 단계;포함한다.
상기 돌출된 패턴은 그 측벽이 경사진 형상을 갖도록 구비된다.
상기 게이트 절연막은 상기 돌출된 패턴의 상면에서는 1∼50Å의 두께를 갖도록 형성하고, 상기 돌출된 패턴의 측벽에서는 상기 돌출된 패턴의 상면에서보다 31∼200Å 두꺼운 두께를 갖도록 형성한다.
상기 게이트 절연막은 소오스 형성 영역에 인접하는 돌출된 패턴의 측벽 부분에서 상기 돌출된 패턴의 상면에서보다 두꺼운 두께를 갖도록 형성한다.
상기 게이트 절연막은 산화막으로 형성한다.
상기 산화막은 산화 공정으로 형성한다.
또한, 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법은, 게이트 형성 영역이 돌출된 패턴을 구비한 활성 영역을 포함하는 반도체 기판을 마련하는 단계; 상기 돌출된 패턴의 측벽에 대해 산소 이온주입 공정을 수행하고, 상기 돌출된 패턴의 상면에 대해 질소 이온주입 공정을 수행하는 단계; 상기 산소 이온주입 공정 및 질소 이온주입 공정이 수행된 반도체 기판 상에 상기 돌출된 패턴의 측벽에서 상기 돌출된 패턴의 상면에서보다 두꺼운 두께를 갖는 게이트 절연막을 형성하는 단계; 및 상기 게이트 절연막 상에 게이트 도전막을 형성하는 단계;를 포함한다.
상기 돌출된 패턴은 그 측벽이 경사진 형상을 갖도록 구비된다.
상기 산소 이온주입 공정은 1∼80°의 틸트로 수행한다.
상기 게이트 절연막은 상기 돌출된 패턴의 상면에서는 1∼50Å의 두께를 갖도록 형성하고, 상기 돌출된 패턴의 측벽에서는 상기 돌출된 패턴의 상면에서보다 31∼200Å 두꺼운 두께를 갖도록 형성한다.
상기 게이트 절연막은 산화막으로 형성한다.
상기 산화막은 산화 공정으로 형성한다.
상기 산소 이온주입 공정은, 소오스 형성 영역에 인접하는 돌출된 패턴의 측벽 부분에 대해 수행한다.
본 발명은 돌출된 패턴의 측벽, 예컨대, 소오스 형성 영역에 인접하는 돌출된 패턴의 측벽 부분에서 상기 돌출된 패턴의 상면에서보다 두꺼운 두께를 갖는 게 이트 절연막을 형성함으로써, GIDL을 개선할 수 있으며, 이를 통해, 본 발명은 반도체 소자 특성 및 신뢰성을 향상시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 게이트를 설명하기 위한 단면도이다.
도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 소자의 게이트(G)는 게이트 형성 영역이 돌출된 패턴(F)을 구비한 활성 영역을 포함하는 반도체 기판(100) 상에 형성되어 있다. 상기 돌출된 패턴(F)은 그 측벽이 경사진 형상을 갖는다. 그리고, 상기 게이트(G)는 게이트 절연막(110)과 게이트 도전막(120)의 적층 구조를 포함하며, 상기 게이트 절연막(110)은 상기 돌출된 패턴(F)의 측벽에서 상기 돌출된 패턴(F)의 상면에서보다 두꺼운 두께를 갖는다.
자세하게, 상기 게이트 절연막(110)은 상기 돌출된 패턴(F)의 상면에서는, 바람직하게, 1∼50Å의 두께(a1)를 갖고, 상기 돌출된 패턴(F)의 측벽에서는, 바람직하게, 돌출된 패턴(F)의 상면에서보다 31∼200Å 두꺼운 두께(a3)를 갖는다.
한편, 본 발명의 다른 실시예로서, 상기 게이트 절연막(110)이 소오스 형성 영역에 인접하는 돌출된 패턴(F)의 측벽 부분에서 상기 돌출된 패턴(F)의 상면에서보다 두꺼운 두께를 갖는 것도 가능하다.
도 2는 본 발명의 다른 실시예에 따른 반도체 소자의 게이트를 설명하기 위 한 단면도이다.
도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 소자의 게이트(G)는, 소오스 형성 영역(S)에 인접하는 돌출된 패턴(F)의 측벽 부분에서 상기 돌출된 패턴(F)의 상면에서보다 두꺼운 두께를 갖는 게이트 절연막(110)을 포함한다.
자세하게, 상기 게이트 절연막(110)은 상기 돌출된 패턴(F)의 상면에서는, 바람직하게, 1∼50Å의 두께(a1)를 갖고, 상기 소오스 형성 영역(S)에 인접하는 돌출된 패턴(F)의 측벽에서는, 바람직하게, 돌출된 패턴(F)의 상면에서보다 31∼200Å 두꺼운 두께(a3)를 가지며, 상기 소오스 형성 영역(S)을 제외한 나머지 돌출된 패턴(F)의 측벽에서는, 바람직하게, 돌출된 패턴(F)의 상면에서보다 1∼30Å 두꺼운 두께(a2)를 갖는다.
전술한 바와 같이, 본 발명의 실시예에 따른 반도체 소자의 게이트는 돌출된 패턴의 측벽, 예컨대, 소오스 형성 영역에 인접하는 돌출된 패턴의 측벽 부분에서 상기 돌출된 패턴의 상면에서보다 두꺼운 두께를 갖는 게이트 절연막을 포함하며, 이에 따라, 본 발명은 GIDL을 개선할 수 있다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도이다.
도 3a를 참조하면, 반도체 기판(100) 내에 활성 영역을 정의하는 소자분리막(도시안됨)을 형성한다. 그리고 나서, 상기 활성 영역을 식각하여 게이트 형성 영역이 돌출된 패턴(F)을 형성한다. 이때, 상기 활성 영역 및 게이트 형성 영역 주변의 소자분리막을 함께 식각하여 돌출된 패턴(F)을 형성할 수도 있다. 여기서, 상 기 돌출된 패턴(F)은 그 측벽이 경사진 형상을 갖도록 형성된다.
도 3b를 참조하면, 상기 돌출된 패턴(F)의 상면에 제1 마스크 패턴(102)을 형성한다. 상기 제1 마스크 패턴(102)은, 예컨대, 감광막으로 형성한다. 그런 다음, 상기 제1 마스크 패턴(102)에 의해 노출된 돌출된 패턴(F)의 측벽에 대해 산소 이온주입 공정을 수행한다. 상기 산소 이온주입 공정은, 예컨대, 1∼80°의 틸트로 수행한다.
도 3c를 참조하면, 상기 제1 마스크 패턴을 제거한다. 이어서, 상기 돌출된 패턴(F)의 상면이 노출되도록 상기 돌출된 패턴(F) 사이의 반도체 기판(100) 상에 제2 마스크 패턴(104)을 형성한다. 상기 제2 마스크 패턴(104)은, 예컨대, 질화막으로 형성한다. 계속해서, 상기 노출된 돌출된 패턴(F)의 상면에 대해 질소 이온주입 공정을 수행한다.
도 3d를 참조하면, 상기 제2 마스크 패턴을 제거한 다음, 상기 질소 이온주입 공정 및 산소 이온주입 공정이 수행된 반도체 기판(100) 상에 게이트 절연막(110)을 형성한다. 상기 게이트 절연막(110)은, 예컨대, 산화막으로 형성하며, 상기 산화막은, 바람직하게, 산화 공정을 통해 형성한다.
그 결과, 돌출된 패턴(F)을 포함하는 반도체 기판(100) 상에 상기 돌출된 패턴(F)의 측벽에서 상기 돌출된 패턴(F)의 상면에서보다 두꺼운 두께를 갖는 게이트 절연막(110)이 형성된다. 즉, 질소 이온주입 공정이 수행된 돌출된 패턴(F)의 상면에는, 바람직하게, 1∼50Å의 두께(a1)를 갖는 게이트 절연막(110)이 형성되며, 산소 이온주입 공정이 수행된 돌출된 패턴(F)의 측벽에는, 바람직하게, 돌출된 패 턴(F)의 상면에서보다 31∼200Å 두꺼운 두께(a3)를 갖는 게이트 절연막(110)이 형성된다.
도 3e를 참조하면, 상기 게이트 절연막(110) 상에 게이트 도전막(120)을 형성한다. 그리고 나서, 상기 게이트 도전막(120) 및 게이트 절연막(110)을 식각하여 상기 돌출된 패턴(F)을 포함하는 반도체 기판(100) 상에 게이트(G)를 형성한다.
이상에서와 같이, 전술한 본 발명의 실시예에서는 돌출된 패턴(F)의 측벽에는 산소 이온주입 공정을 수행하고, 상기 돌출된 패턴(F)의 상면에는 질소 이온주입 공정을 수행함으로써, 돌출된 패턴(F)의 측벽에서 더 두꺼운 두께를 갖는 게이트 절연막(110)을 형성할 수 있다.
그러므로, 본 발명은 게이트(G)의 주 채널 영역에 대응하는 돌출된 패턴(F)의 상면에는 얇은 두께의 게이트 절연막(110)이 형성함으로써, 게이트(G)의 제어 능력을 향상시킬 수 있으며, 이를 통해, 본 발명은 커런트를 증가시켜 게이트(G) 특성을 개선할 수 있다.
또한, 본 발명은 전계가 집중되는 돌출된 패턴(F)의 측벽에는 두꺼운 두께의 게이트 절연막(110)을 형성함으로써, 누설 전류를 감소시켜 GIDL을 개선할 수 있으며, 이를 통해, 본 발명은 게이트(G)의 리프레쉬 특성을 향상시킬 수 있다.
따라서, 본 발명은 게이트(G)를 포함하는 반도체 소자 특성 및 신뢰성을 효과적으로 향상시킬 수 있다.
한편, 전술한 본 발명의 일 실시예에서는 상기 돌출된 패턴(F)의 측벽에 두꺼운 두께의 게이트 절연막(110)을 형성함으로써 GIDL을 개선하였으나, 본 발명의 다른 실시예로서, 소오스 형성 영역에 인접하는 돌출된 패턴(F)의 측벽 부분에만 두꺼운 두께의 게이트 절연막(110)을 형성함으로써 GIDL을 개선할 수 있다.
도 4a 내지 도 4e는 본 발명의 다른 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도이다.
도 4a를 참조하면, 반도체 기판(100) 내에 활성 영역을 정의하는 소자분리막(도시안됨)을 형성한다. 그리고 나서, 상기 활성 영역을 식각하여 게이트 형성 영역이 돌출된 패턴(F)을 형성한다. 이때, 상기 활성 영역 및 게이트 형성 영역 주변의 소자분리막을 함께 식각하여 돌출된 패턴(F)을 형성할 수도 있다. 여기서, 상기 돌출된 패턴(F)은 그 측벽이 경사진 형상을 갖도록 형성된다.
도 4b를 참조하면, 상기 돌출된 패턴(F)의 상면이 노출되도록 상기 돌출된 패턴(F) 사이의 반도체 기판(100) 상에 제3 마스크 패턴(106)을 형성한다. 상기 제2 마스크 패턴(106)은, 예컨대, 질화막으로 형성한다. 계속해서, 상기 노출된 돌출된 패턴(F)의 상면에 대해 질소 이온주입 공정을 수행한다.
도 4c를 참조하면, 상기 제3 마스크 패턴을 제거한다. 그런 다음, 소오스 형성 영역(S)에 인접하는 돌출된 패턴(F)의 측벽 부분이 노출되도록 제4 마스크 패턴(108)을 형성한다. 상기 제4 마스크 패턴(108)은, 예컨대, 감광막으로 형성한다. 그런 다음, 상기 제4 마스크 패턴(108)에 의해 노출된 소오스 형성 영역(S)에 인접하는 돌출된 패턴(F)의 측벽 부분에 대해 산소 이온주입 공정을 수행한다. 상기 산소 이온주입 공정은, 예컨대, 1∼80°의 틸트로 수행한다.
도 4d를 참조하면, 상기 제4 마스크 패턴을 제거한 다음, 상기 질소 이온주 입 공정 및 산소 이온주입 공정이 수행된 반도체 기판(100) 상에 게이트 절연막(110)을 형성한다. 상기 게이트 절연막(110)은, 예컨대, 산화막으로 형성하며, 상기 산화막은, 바람직하게, 산화 공정을 통해 형성한다.
그 결과, 돌출된 패턴(F)을 포함하는 반도체 기판(100) 상에 상기 소오스 형성 영역(S)에 인접하는 돌출된 패턴(F)의 측벽 부분에서 상기 돌출된 패턴(F)의 상면에서보다 두꺼운 두께를 갖는 게이트 절연막(110)이 형성된다.
즉, 질소 이온주입 공정이 수행된 돌출된 패턴(F)의 상면에는, 바람직하게, 1∼50Å의 두께(a1)를 갖는 게이트 절연막(110)이 형성되고, 산소 이온주입 공정이 수행된 소오스 형성 영역(S)에 인접하는 돌출된 패턴(F)의 측벽 부분에는, 바람직하게, 돌출된 패턴(F)의 상면에서보다 31∼200Å 두꺼운 두께(a3)를 갖는 게이트 절연막(110)이 형성되며, 상기 소오스 형성 영역(S)을 제외한 나머지 돌출된 패턴(F)의 측벽 부분에는, 바람직하게, 돌출된 패턴(F)의 상면에서보다 1∼30Å 두꺼운 두께(a2)를 갖는 게이트 절연막(110)이 형성된다.
도 4e를 참조하면, 상기 게이트 절연막(110) 상에 게이트 도전막(120)을 형성한다. 그리고 나서, 상기 게이트 도전막(120) 및 게이트 절연막(110)을 식각하여 상기 돌출된 패턴(F)을 포함하는 반도체 기판(100) 상에 게이트(G)를 형성한다.
전술한 바와 같이, 본 발명의 다른 실시예에서는 소오스 형성 영역(S)에 인접하는 돌출된 패턴(F)의 측벽 부분에는 산소 이온주입 공정을 수행하고, 상기 돌출된 패턴(F)의 상면에는 질소 이온주입 공정을 수행함으로써, 상기 소오스 형성 영역(S)에 인접하는 돌출된 패턴(F)의 측벽 부분에서 더 두꺼운 두께를 갖는 게이 트 절연막(110)을 형성할 수 있다.
그러므로, 본 발명은 돌출된 패턴(F)의 측벽, 예컨대, 소오스 형성 영역(S)에 인접하는 돌출된 패턴(F)의 측벽 부분에서의 전계 집중을 감소시켜 GIDL을 개선할 수 있으며, 따라서, 본 발명은 게이트(G)의 리프레쉬 특성을 포함하는 반도체 소자 특성 및 신뢰성을 향상시킬 수 있다.
또한, 본 발명은 드레인 영역에 인접하는 돌출된 패턴(F)의 나머지 측벽 부분에는 상기 소오스 형성 영역(S)에 인접하는 돌출된 패턴(F)의 측벽 부분에서보다 얇은 두께를 갖는 게이트 절연막(110)을 형성함으로써, 쓰기 동작시의 커런트를 증가시켜 tWR을 개선할 수 있다.
한편, 전술한 본 발명의 일 실시예 및 다른 실시예에서 산소 이온주입 공정 및 질소 이온주입 공정은 그 순서를 바꾸어 수행해도 무방하다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 게이트를 설명하기 위한 단면도.
도 2는 본 발명의 다른 실시예에 따른 반도체 소자의 게이트를 설명하기 위한 단면도.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도.
도 4a 내지 도 4e는 본 발명의 다른 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 S : 소오스 형성 영역
F : 돌출된 패턴 102 : 제1 마스크 패턴
104 : 제2 마스크 패턴 106 : 제3 마스크 패턴
108 : 제4 마스크 패턴 110 : 게이트 절연막
120 : 게이트 도전막 G : 게이트

Claims (17)

  1. 게이트 형성 영역이 돌출된 패턴을 구비한 활성 영역을 포함하는 반도체 기판 상에 형성되며, 상기 돌출된 패턴의 측벽에서 상기 돌출된 패턴의 상면에서보다 더 두꺼운 두께를 갖는 게이트 절연막;
    을 포함하며,
    상기 게이트 절연막은 상기 돌출된 패턴의 양 측벽 중 소오스 형성 영역에 인접하는 측벽 부분에서 상기 소오스 형성 영역을 제외한 나머지 측벽 부분에서보다 상대적으로 더 두꺼운 두께를 갖는 것을 특징으로 하는 반도체 소자의 게이트.
  2. 제 1 항에 있어서,
    상기 돌출된 패턴은 그 측벽이 경사진 형상을 갖는 것을 특징으로 하는 반도체 소자의 게이트.
  3. 제 1 항에 있어서,
    상기 게이트 절연막은 상기 돌출된 패턴의 상면에서는 1∼50Å의 두께를 갖고, 상기 돌출된 패턴의 측벽에서는 상기 돌출된 패턴의 상면에서보다 31∼200Å 두꺼운 두께를 갖는 것을 특징으로 하는 반도체 소자의 게이트.
  4. 삭제
  5. 게이트 형성 영역이 돌출된 패턴을 구비한 활성 영역을 포함하는 반도체 기판 상에 상기 돌출된 패턴의 측벽에서 상기 돌출된 패턴의 상면에서보다 두꺼운 두께를 갖는 게이트 절연막을 형성하는 단계;
    포함하며,
    상기 게이트 절연막은 상기 돌출된 패턴의 양 측벽 중 소오스 형성 영역에 인접하는 측벽 부분에서 상기 소오스 형성 영역을 제외한 나머지 측벽 부분에서보다 상대적으로 더 두꺼운 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  6. 제 5 항에 있어서,
    상기 돌출된 패턴은 그 측벽이 경사진 형상을 갖도록 구비되는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  7. 제 5 항에 있어서,
    상기 게이트 절연막은 상기 돌출된 패턴의 상면에서는 1∼50Å의 두께를 갖도록 형성하고, 상기 돌출된 패턴의 측벽에서는 상기 돌출된 패턴의 상면에서보다 31∼200Å 두꺼운 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  8. 삭제
  9. 제 5 항에 있어서,
    상기 게이트 절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  10. 제 9 항에 있어서,
    상기 산화막은 산화 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  11. 게이트 형성 영역이 돌출된 패턴을 구비한 활성 영역을 포함하는 반도체 기판을 마련하는 단계;
    상기 돌출된 패턴의 측벽에 대해 산소 이온주입 공정을 수행하고, 상기 돌출된 패턴의 상면에 대해 질소 이온주입 공정을 수행하는 단계;
    상기 산소 이온주입 공정 및 질소 이온주입 공정이 수행된 반도체 기판 상에 상기 돌출된 패턴의 측벽에서 상기 돌출된 패턴의 상면에서보다 두꺼운 두께를 갖는 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막 상에 게이트 도전막을 형성하는 단계;
    를 포함하는 반도체 소자의 게이트 형성방법.
  12. 제 11 항에 있어서,
    상기 돌출된 패턴은 그 측벽이 경사진 형상을 갖도록 구비되는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  13. 제 11 항에 있어서,
    상기 산소 이온주입 공정은 1∼80°의 틸트로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  14. 제 11 항에 있어서,
    상기 게이트 절연막은 상기 돌출된 패턴의 상면에서는 1∼50Å의 두께를 갖도록 형성하고, 상기 돌출된 패턴의 측벽에서는 상기 돌출된 패턴의 상면에서보다 31∼200Å 두꺼운 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  15. 제 11 항에 있어서,
    상기 게이트 절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  16. 제 15 항에 있어서,
    상기 산화막은 산화 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  17. 제 11 항에 있어서,
    상기 산소 이온주입 공정은, 소오스 형성 영역에 인접하는 돌출된 패턴의 측벽 부분에 대해 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
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