KR20060009487A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 소자분리막과 리세스된 기판 액티브영역의 경계 부분을 라운딩시킴으로써, 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 액티브영역과 필드영역이 정의된 실리콘 기판을 제공하는 단계; 상기 기판의 필드영역에 소자분리막을 형성하는 단계; 상기 기판의 액티브영역 상에 버퍼산화막을 형성하는 단계; 상기 액티브영역 양단의 버퍼산화막 및 실리콘 기판을 소정 두께만큼 식각하여 리세스시키는 단계; 상기 식각후 잔류된 버퍼산화막을 제거하는 단계; 상기 결과의 기판에 건식산화 공정을 실시하여 소자분리막과 리세스된 기판 액티브영역의 경계 부분이 라운딩된 형상을 가진 스크린 산화막을 형성하는 단계; 상기 결과물에 문턱전압 조절용 이온주입을 실시하는 단계; 상기 스크린 산화막을 제거하는 단계; 상기 결과의 기판 액티브 영역 상에 게이트 산화막을 형성하는 단계; 및 상기 결과물 상에 게이트를 형성하는 단계를 포함한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2는 종래의 기술에 따른 문제점을 설명하기 위한 TEM 사진.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 4는 본 발명의 실시예에 따라 소자분리막과 리세스된 실리콘 기판의 경계 부분이 라운딩된 것을 보여주는 TEM 사진.
-도면의 주요 부분에 대한 부호의 설명-
20 : 실리콘 기판 21 : 소자분리막
22 : 버퍼산화막 23 : 게이트 산화막
24 : 게이트 도전막 24a : 게이트
25 : 스크린 산화막 B : 라운딩 프로파일
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하기는, 소자분 리막과 리세스된 기판 액티브영역의 경계 부분을 라운딩시킴으로써, 소자의 신뢰성을 향상시키기 위한 반도체 소자의 제조방법에 관한 것이다.
현재, 반도체 소자의 크기가 작아짐에 따라, 캐패시터의 용량 확보가 어려워지고 있으며, 또한, 트랜지스터의 접합 부위의 전기장 크기가 커짐으로 인해 셀 지역의 리프레쉬 특성 확보가 어려워지고 있다. 따라서, 이의 보완을 위해 기존의 일반적인 평면 셀이 아닌 3차원 셀을 이용하여 유효 채널 길이를 길게 하는 방법이 사용되고 있다.
특히, 최근에는 비트라인 콘택 부위에 대해 캐패시터 콘택 부위가 일정한 깊이 만큼 리세스되도록 실리콘 기판 액티브영역의 양단을 일부 리세스(recess)시킨 후에, 게이트를 형성함으로써, 게이트 동작에 요구되는 유효 채널 길이를 증가시키는 구조가 제안된 바 있으며, 이러한 구조는, 리프레쉬 특성의 핵심인 정션 리키지(junction leakage)를 획기적으로 개선시킬 수 있으며, 채널 길이의 증가를 통해 VT(threshold voltage) 증가 효과를 가져다 주는 장점이 있다.
도 1a 내지 도 1e는 상기 액티브영역의 양단을 리세스시키는 방법을 적용한 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면로서, 이를 설명하면 다음과 같다.
종래의 반도체 소자의 제조방법은, 도 1a에 도시된 바와 같이, 액티브영역과 필드영역이 정의된 실리콘 기판(10)을 제공한 다음, 상기 기판의 필드영역에 소자분리막(11)을 형성한다. 이어서, 상기 기판(10) 액티브영역 상에 버퍼산화막(12)을 형성한다.
다음으로, 도 1b에 도시된 바와 같이, 상기 액티브영역 양단의 버퍼산화막(12) 및 실리콘 기판(10)을 소정 두께만큼 식각하여 리세스(recess)시킨다.
그런후에, 도 1c에 도시된 바와 같이, 상기 식각후 잔류된 버퍼산화막을 제거한다. 그런다음, 상기 결과의 기판 액티브영역 상에 스크린 산화막(15)을 형성한 후, 상기 결과물에 문턱전압(Vt) 조절용 이온주입을 실시한다. 여기서, 상기 스크린 산화막(15)은 1000℃의 온도에서 형성하며, 이때, 상기 스크린 산화막(15)은 상기 문턱전압(Vt) 조절용 이온주입 공정시에, 액티브영역의 손실을 막아주는 역할을 한다.
그리고 나서, 도 1d에 도시된 바와 같이, 상기 스크린 산화막을 제거한다. 그런다음, 상기 결과의 기판에 습식산화 공정을 실시하여 게이트 산화막(13)을 형성한다. 이때, 상기 게이트 산화막(13)은 750℃의 온도에서 형성한다. 이어, 상기 결과물 상에 게이트 도전막(14)을 형성한다.
이후, 도 1e에 도시된 바와 같이, 상기 게이트 도전막을 선택적으로 식각하여 게이트(14a)를 형성한다.
도 2는 종래의 기술에 따른 문제점을 설명하기 위한 TEM 사진이다.
그러나, 종래의 기술에서는 액티브영역 양단의 실리콘 기판을 리세스시킨 것과 관련하여, 도 2에 도시된 바와 같이, 소자분리막과 리세스된 실리콘 기판의 경계 부분이 샤프(sharp)한 프로파일(A)을 갖게 되며, 이에, 소자의 작동에 요구되는 전원전압(Vcc)이 게이트에 인가되었을 때 상기 샤프한 프로파일(A)이 형성된 부분 에 전기장의 크기가 선택적으로 증가되는 전기장 집중 효과가 발생하게 되므로, 누설 전류가 증대되어 소자의 GOI(gate oxide integrity) 특성이 열화된다. 결국, 소자의 신뢰성이 저하되는 문제점이 발생된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 소자분리막과 리세스된 기판 액티브영역의 경계 부분을 라운딩(rounding)시킴으로써, 게이트에 의한 전기장 집중 현상과 이에 의한 누설 전류의 증가를 억제하여, 소자의 GOI 특성을 개선시킬 수 있음은 물론, 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 제조방법은, 액티브영역과 필드영역이 정의된 실리콘 기판을 제공하는 단계; 상기 기판의 필드영역에 소자분리막을 형성하는 단계; 상기 기판의 액티브영역 상에 버퍼산화막을 형성하는 단계; 상기 액티브영역 양단의 버퍼산화막 및 실리콘 기판을 소정 두께만큼 식각하여 리세스시키는 단계; 상기 식각후 잔류된 버퍼산화막을 제거하는 단계; 상기 결과의 기판에 건식산화 공정을 실시하여 소자분리막과 리세스된 기판 액티브영역의 경계 부분이 라운딩된 형상을 가진 스크린 산화막을 형성하는 단계; 상기 결과물에 문턱전압 조절용 이온주입을 실시하는 단계; 상기 스크린 산화막을 제거하는 단계; 상기 결과의 기판 액티브 영역 상에 게이트 산화막을 형성하는 단계; 및 상기 결과물 상에 게이트를 형성하는 단계를 포함한다.
여기서, 상기 건식산화 공정은 750~1050℃의 온도에서 진행하한다. 또한, 상 기 게이트 산화막은 700~900℃의 온도에서 건식 및 습식 중 어느 하나의 산화 공정을 실시하여 형성한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 도 3a에 도시된 바와 같이, 액티브영역과 필드영역이 정의된 실리콘 기판(20)을 제공한 다음, 상기 기판의 필드영역에 소자분리막(21)을 형성한다. 이어서, 상기 기판(20)의 액티브영역 상에 버퍼산화막(22)을 형성한다.
다음으로, 도 3b에 도시된 바와 같이, 상기 액티브영역 양단의 버퍼산화막(22) 및 실리콘 기판(20)을 소정 두께만큼 식각하여 리세스(recess)시킨다.
그리고나서, 도 3c에 도시된 바와 같이, 상기 식각후 잔류된 버퍼산화막을 제거한다. 그런다음, 상기 결과의 기판에 건식산화 공정을 실시하여 소자분리막(21)과 리세스된 기판(20) 액티브영역의 경계 부분이 라운딩된 형상(B)을 가진 스크린 산화막(25)을 형성한다. 여기서, 상기 스크린 산화막(25)의 건식산화 공정은 750~1050℃의 온도에서 진행하며, 바람직하게는, 850℃의 온도에서 진행한다. 즉, 상기와 같은 조건으로 스크린 산화막(25)을 형성하게 되면, 소자분리막(21)과 리세스된 기판 액티브 영역의 경계 부분이 라운딩 프로파일(B)을 갖게 된다.
그런후에, 상기 결과물에 문턱전압(Vt) 조절용 이온주입을 실시한다. 한편, 상기 스크린 산화막(25)은 상기 문턱전압(Vt) 조절용 이온주입 공정시에, 액티브영역의 손실을 막아주는 역할을 한다.
그런다음, 도 3d에 도시된 바와 같이, 상기 스크린 산화막을 제거한다. 이어서, 상기 결과의 기판 액티브 영역 상에 게이트 산화막(23)을 형성한다. 여기서, 상기 게이트 산화막(23)은 700~900℃의 온도에서 건식 및 습식 중 어느 하나의 산화 공정을 실시하여 형성하며, 바람직하게는, 850℃의 온도에서 건식산화 공정을 실시하여 형성한다.
한편, 상기 게이트 산화막(23)의 건식산화 공정을 진행하게 되면, 상기 스크린 산화막의 건식산화 공정에 의해 라운딩 되었던 상기 소자분리막(21)과 리세스된 기판(20) 액티브 영역의 경계 부분이 한층 더 개선된 라운딩 프로파일을 갖게된다.
계속해서, 도 3e에 도시된 바와 같이, 상기 결과물 상에 게이트 도전막(24)을 형성한다.
이후, 도 3f에 도시된 바와 같이, 상기 게이트 도전막을 선택적으로 식각하여 게이트(24a)를 형성한다.
도 4는 본 발명의 실시예에 따라 소자분리막과 리세스된 실리콘 기판의 경계 부분이 라운딩된 것을 보여주는 TEM 사진이다. 도 4에 도시된 바와 같이, 본 발명은 스크린 산화막 및 게이트 산화막 형성 공정에서의 온도 및 산화 공정 조건을 일부 변경함으로써, 소자분리막과 리세스된 기판 액티브영역의 경계 부분을 라운딩(B)시킬 수 있다.
이상에서와 같이, 본 발명은 스크린 산화막 및 게이트 산화막 형성 공정에서의 온도 및 산화 공정 조건을 일부 변경함으로써, 소자분리막과 리세스된 기판 액티브영역의 경계 부분을 라운딩시킬 수 있다.
따라서, 본 발명은 상기 소자분리막과 리세스된 기판 액티브영역의 경계 부분의 게이트에 의한 전기장 집중 현상과 이에 의한 누설 전류의 증가를 억제할 수 있으므로, 소자의 험프 및 GOI 특성을 개선시킬 수 있음은 물론, 소자의 신뢰성을 향상시킬 수 있다.

Claims (3)

  1. 액티브영역과 필드영역이 정의된 실리콘 기판을 제공하는 단계;
    상기 기판의 필드영역에 소자분리막을 형성하는 단계;
    상기 기판의 액티브영역 상에 버퍼산화막을 형성하는 단계;
    상기 액티브영역 양단의 버퍼산화막 및 실리콘 기판을 소정 두께만큼 식각하여 리세스시키는 단계;
    상기 식각후 잔류된 버퍼산화막을 제거하는 단계;
    상기 결과의 기판에 건식산화 공정을 실시하여 소자분리막과 리세스된 기판 액티브영역의 경계 부분이 라운딩된 형상을 가진 스크린 산화막을 형성하는 단계;
    상기 결과물에 문턱전압 조절용 이온주입을 실시하는 단계;
    상기 스크린 산화막을 제거하는 단계;
    상기 결과의 기판 액티브 영역 상에 게이트 산화막을 형성하는 단계; 및
    상기 결과물 상에 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 건식산화 공정은 750~1050℃의 온도에서 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 게이트 산화막은 700~900℃의 온도에서 건식 및 습 식 중 어느 하나의 산화 공정을 실시하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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