KR20080002445A - 벌브형 리세스 게이트의 형성방법 - Google Patents
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Abstract
본 발명은 벌브형 홈을 형성하기 위한 식각 공정시 소자분리막의 과다 손실 및 소자분리막과 인접한 기판 부분의 손실을 최소화하여 리플레쉬 특성 및 셀 특성을 효과적으로 개선할 수 있는 벌브형(Bulb Type) 리세스 게이트의 형성방법을 개시한다. 개시된 본 발명의 벌브형 리세스 게이트의 형성방법은, 활성 영역을 정의하는 소자분리막이 구비된 반도체 기판의 상기 활성 영역의 게이트 형성 영역에 제1홈을 형성하는 단계; 상기 제1홈이 형성된 기판 전면 상에 질화막을 형성하는 단계; 상기 제1홈의 저면에 형성된 질화막 부분을 제거하는 단계; 상기 질화막이 제거되어 노출된 제1홈 저면의 기판 부분을 식각해서 상기 제1홈을 포함하는 벌브형 제2홈을 형성하는 단계; 상기 질화막을 제거하는 단계; 및 상기 제2홈 상에 게이트를 형성하는 단계;를 포함한다.
Description
도 1a 내지 도 1b는 종래기술에 따른 벌브형 리세스 게이트의 형성방법을 설명하기 위한 공정별 단면도.
도 2는 종래기술의 문제점을 보여주는 단면도.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 벌브형 리세스 게이트의 형성방법을 설명하기 위한 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명*
31 : 반도체 기판 32 : 소자분리막
H1 : 제1홈 33 : 버퍼산화막
34 : 질화막 H2 : 벌브형 제2홈
35 : 게이트절연막 36 : 게이트도전막
37 : 하드마스크막 38 : 리세스게이트
본 발명은 벌브형(Bulb Type) 리세스 게이트의 형성방법에 관한 것으로, 특 히, 벌브형 홈을 형성하기 위한 식각 공정시 소자분리막의 과다 손실 및 소자분리막과 인접한 기판 부분의 손실을 최소화하여 리플레쉬 특성 및 셀 특성을 효과적으로 개선할 수 있는 벌브형 리세스 게이트의 형성방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 트랜지스터의 채널 길이(Channel Length)가 감소하게 되면서 문턱 전압(Threshold Voltage : Vt)이 급격히 낮아지는, 이른바 단채널효과(Short Channel Effect)가 발생하게 되었다.
이에, 유효 채널 길이(Effective Channel Length)를 확보할 수 있는 다양한 형태의 리세스 채널(Recess Channel)을 갖는 반도체 소자의 구현방법이 제안된 바 있다. 또한, 70nm급 이하 소자의 제조시 유효 채널 길이(Effective Channel Length)를 더욱 증가시키기 위해 리세스 게이트 형성영역에 벌브형(Bulb Type)의 홈을 형성하는 방법에 대한 연구가 진행되고 있다. 상기 벌브형 리세스 게이트의 경우, 채널 길이가 증가함에 따라 기판의 도핑 농도를 줄일 수 있으며, DIBL(Drain-Induced Barrier Lowering)이 개선된다는 장점이 있다.
이하에서는 도 1a 내지 도 1b를 참조해서 종래기술에 따른 벌브형 리세스 게이트의 형성방법을 설명하도록 한다.
도 1a를 참조하면, 활성 영역을 정의하는 소자분리막(12)이 구비된 반도체 기판(11) 상에 상기 활성 영역의 리세스 게이트 형성영역을 노출시키는 마스크패턴(도시안됨)을 형성한다. 다음으로, 상기 마스크패턴에 의해 노출된 기판(11)의 리세스 게이트 형성 영역을 식각하여 상기 기판(11) 활성 영역에 제1홈(H1)을 형성한 후, 상기 마스크패턴을 제거한다.
도 1b를 참조하면, 상기 제1홈(H1)이 형성된 기판(11) 전면 상에 상기 제1홈(H1)의 저면을 노출시키는 스페이서용 산화막(도시안됨)을 형성한 다음, 상기 스페이서용 산화막에 의해 노출된 제1홈(H1)의 저면을 좀더 식각하여 벌브 형상을 갖는 리세스 게이트용 제2홈(H2)을 형성한다. 이어서, 상기 스페이서용 산화막을 제거한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 리세스 게이트를 갖는 반도체 소자를 제조한다.
그러나, 종래기술의 경우에는 도 1a에 도시된 바와 같이, 상기 제1홈(H1)을 형성하기 위한 식각 공정시 상기 소자분리막(12)의 표면에 손실이 발생하게 되며, 상기 손실은, 도 1b에 도시된 바와 같이, 제2홈(H2)을 형성하기 위한 식각 공정시 더욱 확대되어 소자분리막(12) 내에 더 많은 손실이 발생하게 된다. 그 결과, 도 2에 도시된 바와 같이, 상기 소자분리막(12)과 인접한 부분에서 기판(11)의 손실(A)이 유발되며, 이러한 손실(A)로 인해 반도체 소자의 리프레쉬 특성 및 셀 특성이 열화된다는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 벌브형 홈을 형성하기 위한 식각 공정시 소자분리막의 과다 손실을 방지할 수 있는 벌브형 리세스 게이트의 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명은 상기 소자분리막의 과다손실을 방지함으로써 소자분리막과 인접한 기판 부분의 손실을 방지할 수 있는 벌브형 리세스 게이트의 형성방법을 제 공함에 다른 목적이 있다.
게다가, 본 발명은 상기 소자분리막의 과다 손실 및 소자분리막에 인접한 기판 부분의 손실을 방지함으로써 반도체 소자의 리프레쉬 특성 및 셀 특성을 효과적으로 개선할 수 있는 벌브형 리세스 게이트의 형성방법을 제공함에 또 다른 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 벌브형 리세스 게이트의 형성방법은, 활성 영역을 정의하는 소자분리막이 구비된 반도체 기판의 상기 활성 영역의 게이트 형성 영역에 제1홈을 형성하는 단계; 상기 제1홈이 형성된 기판 전면 상에 질화막을 형성하는 단계; 상기 제1홈의 저면에 형성된 질화막 부분을 제거하는 단계; 상기 질화막이 제거되어 노출된 제1홈 저면의 기판 부분을 식각해서 상기 제1홈을 포함하는 벌브형 제2홈을 형성하는 단계; 상기 질화막을 제거하는 단계; 및 상기 제2홈 상에 게이트를 형성하는 단계;를 포함한다.
여기서, 상기 질화막을 형성하기 전에, 상기 제1홈을 포함한 기판 전면 상에 버퍼산화막을 형성하는 단계를 더 포함한다.
상기 제1홈 저면에 형성된 질화막은 전면 식각 방식으로 제거한다.
상기 질화막을 형성하는 단계 후, 그리고, 상기 제1홈의 저면에 형성된 질화막 부분을 제거하는 단계 전, 상기 질화막이 형성된 기판 결과물 상에 상기 제1홈을 매립하도록 산화막을 형성하는 단계; 상기 질화막이 노출되도록 상기 산화막을 CMP하는 단계; 및 상기 산화막을 제거하는 단계;를 더 포함한다.
상기 질화막은 상기 제1홈의 형성시 상기 소자분리막의 표면에 발생한 손실 부분을 매립하는 두께로 형성한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 본 발명은 제1홈을 형성한 다음, 상기 제1홈의 형성시 발생한 소자분리막의 손실 부분을 매립하도록 질화막을 형성한 후, 벌브형 홈을 형성하기 위한 식각 공정을 수행한다.
이렇게 하면, 상기 벌브형 홈을 형성하기 위한 식각 공정시 상기 질화막이 베리어 역할을 함으로써 상기 소자분리막의 과다 손실 및 소자분리막과 인접한 기판 부분의 손실을 최소화할 수 있으며, 따라서, 반도체 소자의 리플레쉬 특성 및 셀 특성을 효과적으로 개선할 수 있다.
자세하게, 도 3a 내지 도 3f는 본 발명의 실시예에 따른 벌브형 리세스 게이트의 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 3a를 참조하면, 활성 영역 및 소자분리 영역을 갖는 반도체 기판(31)의 상기 소자분리 영역을 식각하여 트렌치를 형성한 다음, 상기 트렌치를 절연막으로 매립하여 상기 활성 영역을 정의하는 소자분리막(32)을 형성한다.
이어서, 상기 소자분리막(32)에 의해 정의된 기판(31) 활성 영역의 게이트 형성 영역을 노출시키는 제1마스크패턴(도시안됨)을 형성하고, 상기 제1마스크패턴에 의해 노출된 기판(31) 부분을 식각하여 제1홈(H1)을 형성한 후, 상기 제1마스크 패턴을 제거한다. 이때, 상기 제1홈(H1)을 형성하기 위한 식각 공정시 상기 소자분리막(32)의 표면에는 어느 정도의 손실이 발생하게 된다.
도 3b를 참조하면, 상기 제1홈(H1)을 포함한 기판(31) 전면 상에 열산화 공정을 통해 버퍼산화막(33)을 형성한 후, 상기 버퍼산화막(33) 상에 질화막(34)을 형성한다. 여기서, 상기 질화막(34)은 상기 소자분리막(32) 표면의 손실 부분을 완전히 매립할 수 있는 두께로 형성한다.
그 다음, 상기 질화막(34)이 형성된 기판(31) 결과물 상에 상기 제1홈(H1)을 매립하도록 산화막(도시안됨)을 증착한다. 그 다음, 상기 산화막을 상기 질화막(34)이 노출되도록 CMP(Chemical Mechanical Polishing)하여 상기 질화막(34)의 표면을 평탄화한 후, 상기 산화막을 제거한다.
도 3c를 참조하면, 상기 제1홈(H1)의 측벽 및 상기 소자분리막(32)의 손실 부분에만 상기 질화막(34)이 잔류하도록 상기 제1홈(H1) 저면에 형성된 질화막(34) 부분을 제거한다. 이때, 상기 제1홈(H1) 저면에 형성된 질화막(34) 부분은 전면 식각 방식으로 제거하며, 상기 전면 식각 공정 후, 상기 제1홈(H1) 저면의 버퍼산화막(33) 부분이 노출된다.
도 3d를 참조하면, 상기 제1홈(H1)의 저면이 노출된 기판 결과물 상에 게이트 형성 영역을 노출시키는 제2마스크패턴(도시안됨)을 형성한 다음, 상기 제2마스크패턴에 의해 노출된 제1홈(H1) 저면의 버퍼산화막(33)을 제거한다.
이어서, 상기 버퍼산화막(33)이 제거되어 노출된 제1홈(H1) 저면의 기판(31) 부분을 좀더 식각하여 상기 제1홈(H1)을 포함하는 벌브형 제2홈(H2)을 형성한 후, 상기 제2마스크패턴을 제거한다.
여기서, 상기 벌브형 제2홈(H2)을 형성하기 위한 식각 공정시 상기 소자분리막(32) 표면에 발생한 손실 부분에는 질화막(34)이 매립되어 있으므로, 상기 소자분리막(32) 표면의 손실 부분이 더이상 확대되는 것을 방지할 수 있으며, 따라서, 상기 소자분리막(32)의 손실을 최소화할 수 있다.
또한, 상기 소자분리막(32)의 손실을 최소화함으로써 상기 소자분리막(32)과 인접한 기판(31) 부분의 손실을 최소화할 수 있으며, 이를 통해, 소자의 리플레쉬 특성 및 셀 특성을 효과적으로 개선할 수 있다.
도 3e를 참조하면, 상기 벌브형 제2홈(H2)이 형성된 기판(31)에서 상기 질화막(34)과 버퍼산화막(33)을 제거한다.
도 3f를 참조하면, 상기 벌브형 제2홈(H2)을 포함한 기판(31) 전면 상에 게이트절연막(35)을 형성한 다음, 상기 게이트절연막(35) 상에 상기 벌브형 제2홈(H2)을 매립하도록 게이트도전막(36)을 형성하고, 상기 게이트도전막(36) 상에 하드마스크막(37)을 형성한다.
여기서, 상기 게이트절연막(35)은 산화막으로 형성하고, 상기 게이트도전막(36)은 폴리실리콘막과 텅스텐막, 또는, 폴리실리콘막과 텅스텐실리사이드막의 적층막으로 형성하며, 상기 하드마스크막(37)은 질화막으로 형성한다.
이어서, 상기 하드마스크막(37)과 게이트도전막(36) 및 게이트절연막(35)을 차례로 식각하여 상기 벌브형 제2홈(H2) 상에 리세스 게이트(38)를 형성한다.
여기서, 본 발명은 상기 제1홈(H1)을 형성하기 위한 식각 공정시 상기 소자 분리막(32)의 표면에 발생한 손실 부분을 질화막(34)으로 매립한 다음, 벌브형 제2홈(H2)을 형성함으로써 상기 소자분리막(32) 표면의 손실을 최소화할 수 있으며, 또한, 상기 소자분리막(32)과 인접한 기판(31) 부분의 손실을 최소화할 수 있다. 따라서, 소자의 리플레쉬 특성 및 셀 특성을 효과적으로 개선할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 벌브형 리세스 게이트의 형성시 상기 벌브형 홈을 형성하기 전에, 소자분리막 표면의 손실 부분을 질화막으로 매립함으로써 상기 벌브형 홈을 형성하기 위한 식각 공정시 상기 소자분리막의 손실이 확대되는 것을 방지할 수 있으며, 이를 통해, 상기 소자분리막 표면의 손실을 최소화할 수 있다.
또한, 본 발명은 상기 소자분리막 표면의 손실을 최소화함으로써 상기 소자분리막과 인접한 기판 부분의 손실을 최소화할 수 있다.
게다가, 본 발명은 상기 소자분리막의 표면 및 상기 소자분리막과 인접한 기판 부분의 손실을 최소화함으로써 소자의 리플레쉬 특성 및 셀 특성을 효과적으로 개선할 수 있다.
Claims (5)
- 활성 영역을 정의하는 소자분리막이 구비된 반도체 기판의 상기 활성 영역의 게이트 형성 영역에 제1홈을 형성하는 단계;상기 제1홈이 형성된 기판 전면 상에 질화막을 형성하는 단계;상기 제1홈의 저면에 형성된 질화막 부분을 제거하는 단계;상기 질화막이 제거되어 노출된 제1홈 저면의 기판 부분을 식각해서 상기 제1홈을 포함하는 벌브형 제2홈을 형성하는 단계;상기 질화막을 제거하는 단계; 및상기 제2홈 상에 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 벌브형 리세스 게이트의 형성방법.
- 제 1 항에 있어서,상기 질화막을 형성하기 전에, 상기 제1홈을 포함한 기판 전면 상에 버퍼산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 벌브형 리세스 게이트의 형성방법.
- 제 1 항에 있어서,상기 제1홈 저면에 형성된 질화막은 전면 식각 방식으로 제거하는 것을 특징으로 하는 벌브형 리세스 게이트의 형성방법.
- 제 1 항에 있어서,상기 질화막을 형성하는 단계 후, 그리고, 상기 제1홈의 저면에 형성된 질화막 부분을 제거하는 단계 전,상기 질화막이 형성된 기판 결과물 상에 상기 제1홈을 매립하도록 산화막을 형성하는 단계;상기 질화막이 노출되도록 상기 산화막을 CMP하는 단계; 및상기 산화막을 제거하는 단계;를 더 포함하는 것을 특징으로 하는 벌브형 리세스 게이트의 형성방법.
- 제 1 항에 있어서,상기 질화막은 상기 제1홈의 형성시 상기 소자분리막의 표면에 발생한 손실 부분을 매립하는 두께로 형성하는 것을 특징으로 하는 벌브형 리세스 게이트의 형성방법.
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060061290A KR20080002445A (ko) | 2006-06-30 | 2006-06-30 | 벌브형 리세스 게이트의 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20080002445A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100826984B1 (ko) * | 2007-03-28 | 2008-05-02 | 주식회사 하이닉스반도체 | 모스펫 소자 및 그 제조방법 |
| KR100972911B1 (ko) * | 2008-01-23 | 2010-07-28 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 형성 방법 |
-
2006
- 2006-06-30 KR KR1020060061290A patent/KR20080002445A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100826984B1 (ko) * | 2007-03-28 | 2008-05-02 | 주식회사 하이닉스반도체 | 모스펫 소자 및 그 제조방법 |
| KR100972911B1 (ko) * | 2008-01-23 | 2010-07-28 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 형성 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |