KR20080061998A - 반도체 소자의 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 25
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000002955 isolation Methods 0.000 claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 23
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 23
- 239000010703 silicon Substances 0.000 claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 claims abstract description 19
- 238000005530 etching Methods 0.000 claims abstract description 11
- 238000001039 wet etching Methods 0.000 claims description 7
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 239000010937 tungsten Substances 0.000 claims description 6
- 125000006850 spacer group Chemical group 0.000 claims description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 3
- -1 tungsten nitride Chemical class 0.000 claims description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 3
- 238000011084 recovery Methods 0.000 abstract description 3
- 150000004767 nitrides Chemical class 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 239000000463 material Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히, 산화막으로 이루어진 소자분리막에 의해 활성영역과 소자분리영역이 정의된 실리콘 기판 상에 리세스 채널 영역을 정의하는 리세스 마스크를 형성하는 단계와, 상기 리세스 마스크를 식각 마스크로 상기 실리콘 기판을 소정 깊이만큼 식각하여 트렌치를 형성하는 단계와, 상기 리세스 마스크를 제거하는 단계와, 상기 리세스 마스크가 제거된 결과물 상에 산화막 습식 식각 공정을 진행하여 활성영역과 인접한 소자분리막의 일부분을 제거하는 단계 및 상기 트렌치 상에 게이트 패턴을 형성하는 단계를 포함하여 리세스 게이트의 채널 너비를 증가시켜 셀 전류를 증가시키고 그로 인해 tWR(time of Writing Recovery) 특성을 향상시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
소자분리막, 리세스 게이트, 채널, tWR
Description
도 1은 종래 기술에 따른 반도체 소자의 제조 방법 중 리세스 채널을 형성하기 위한 공정 단면도로써, 활성영역과 소자분리영역 간의 경계를 나타낸 도면.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 리세스 게이트를 가지는 트랜지스터 형성시, tWR(time of Writing Recovery) 특성을 향상시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
현재 디램 메모리 셀의 고집적화로 인하여 소자의 디자인 룰(design rule)이 감소됨에 따라, 셀 트랜지스터의 크기가 감소되어 트랜지스터의 채널 길이 또한 짧아지고 있다. 채널 길이가 짧아지게 되면, 트랜지스터의 단채널 효과(Short-Channel Effect)를 심화시켜 문턱 전압을 감소시킨다.
이에 따라, 종래에는 트랜지스터의 단채널 효과로 인하여 문턱 전압이 감소하는 것을 방지하기 위해 채널의 도핑 농도를 증가시켜 원하는 크기의 문턱전압을 얻었다.
그러나, 이러한 채널 도핑 농도의 증가는 소오스 접합부에서의 전계 집중 현상을 유발하고, 누설 전류를 증가시켜 디램 메모리 셀의 리프레쉬 특성을 악화시키는 문제가 있다.
따라서, 이를 해결하기 위한 방안으로 최근에는 리세스 게이트(recess gate)를 갖는 트랜지스터에 대한 연구가 집중되고 있다.
일반적인 종래 리세스 게이트를 갖는 트랜지스터의 제조 방법은 먼저, 실리콘 기판 위에 소자분리막을 형성하여 소자분리영역과 활성영역을 구분 한 다음, 활성영역의 기판 위에 게이트의 리세스 영역을 정의하는 마스크를 형성하고, 이를 식각 마스크로 실리콘 기판을 소정 두께만큼 식각하여 트렌치를 형성한다. 그리고, 기판 위에 일반적인 게이트 형성 공정 즉, 게이트 산화막, 게이트 전극 및 하드 마스크를 순차 적층한 다음, 그 위에 트렌치와 중첩하도록 게이트 형성 영역을 정의하는 마스크를 형성하고, 이를 식각 마스크로 하드 마스크, 게이트 전극 및 게이트 산화막을 식각하여 게이트 패턴을 형성한다. 그 다음, 게이트 패턴의 측벽에 게이트 스페이서를 형성한다.
앞서 설명한 바와 같이, 종래 기술에 의해 제조된 리세스 게이트를 갖는 트랜지스터는 활성 영역의 게이트 형성 영역에 대응하는 위치의 실리콘 기판 내에 소정 깊이를 가지는 트렌치를 가짐으로써, 채널의 길이가 트렌치의 프로파일을 따라 길게 형성하여 소자의 고집적화에 따른 단채널 효과의 발생을 최소화하고 있다.
그러나, 상기 트렌치 형성 공정 시, 활성 영역과 소자 분리 영역을 구분하는 소자 분리막의 손상 없이 활성 영역의 실리콘 기판의 일부분만을 선택적으로 식각하기 어려운 문제가 있다.
보다 상세하게, 종래 리세스 게이트를 갖는 트랜지스터의 트렌치 제조 방법은 도 1에 도시된 바와 같이, 게이트의 리세스 영역 즉, 활성영역(S) 내에 리세스 채널을 형성하기 위한 트렌치(130) 형성 공정시, 일정 부분의 산화막 식각이 발생하게 되어 최종적으로 "A"와 같이 소자분리영역을 정의하는 소자분리막(110)의 손실이 발생하게 됨을 알 수 있다.
여기서, 도 1은 종래 기술에 따른 반도체 소자의 제조 방법 중 리세스 채널을 형성하기 위한 공정 단면도로써, 활성영역과 소자분리영역 간의 경계를 A-B, C-D, E-F 선을 따라 절단하여 나타낸 도면을 (a), (b), (c)로 도시하고 있다.
특히, (c)는 소자분리영역 내에 형성된 트렌치(130)를 나타내는 (c-1)과 활성영역 내에 형성된 트렌치(130)를 나타내는 (c-2)로 구분되어 도시하고 있다.
즉, 후속 게이트 형성공정을 진행하게 되면 소자분리영역 내에 형성된 트렌치 상에 게이트가 형성된다 하여도 실제 소자 작동 과정에서 게이트 턴-온(turn-on) 시, 채널 형성은 활성영역 내에 형성된 트렌치와 접하는 게이트에서만 이루어지기 때문에 채널 너비가 한정되기 때문에 셀 전류의 증가 또한 한계가 있다.
본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여, 리세스 게이트를 가지는 트랜지스터 형성시, tWR 특성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는 데 있다.
본 발명은, 산화막으로 이루어진 소자분리막에 의해 활성영역과 소자분리영역이 정의된 실리콘 기판 상에 리세스 채널 형성 영역을 정의하는 리세스 마스크를 형성하는 단계와, 상기 리세스 마스크를 식각 마스크로 상기 실리콘 기판을 소정 깊이만큼 식각하여 트렌치를 형성하는 단계와, 상기 리세스 마스크를 제거하는 단계와, 상기 리세스 마스크가 제거된 결과물 상에 산화막 습식 식각 공정을 진행하여 활성영역과 인접한 소자분리막의 일부분을 제거하는 단계 및 상기 트렌치 상에 게이트 패턴을 형성하는 단계;를 포함하는 반도체 소자의 제조 방법을 제공한다.
또한, 상기 본 발명의 반도체 소자의 제조 방법에서, 상기 리세스 마스크는, 100 내지 500Å 범위의 두께를 가지게 형성하는 것이 바람직하다.
또한, 상기 본 발명의 반도체 소자의 제조 방법에서, 상기 트렌치는, 상기 실리콘 기판 표면으로부터 100O 내지 2000Å 범위의 깊이를 가지게 형성하는 것이 바람직하다.
또한, 상기 본 발명의 반도체 소자의 제조 방법에서, 상기 산화막 습식 식각 공정은, 소자분리막을 이루는 산화막에 대하여 50 내지 200Å 범위 내로 식각되도록 진행하는 것이 바람직하다.
또한, 상기 본 발명의 반도체 소자의 제조 방법에서, 상기 게이트 패턴은, 상기 트렌치 표면으로부터 게이트 산화막, 게이트 폴리, 비정질 텅스텐실리사이드막, 텅스텐질화막, 텅스텐막 및 게이트 하드 마스크가 순차 적층되도록 형성하는 것이 바람직하며, 보다 바람직하게는, 상기 게이트 패턴의 양측벽에 게이트 스페이서를 더 포함하도록 형성하는 것이 좋다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 또한, 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
이제 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 대하여 도 2a 내지 도 2g 및 앞서 설명한 도 1을 참고로 하여 상세하게 설명한다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
우선, 도시하지는 않았으나, 실리콘 기판 상에 패드 산화막과 패드 질화막을 순차적으로 형성한 다음, 패드 질화막을 선택적으로 식각하여 패드 산화막 상부에 소자분리영역을 정의하게 된다. 여기서, 상기 패드 산화막은 50 내지 150Å 정도의 두께로 증착하여 실리콘 기판과 패드 질화막의 스트레스를 완화하는 역할 및 후속 패드 질화막 제거 시, 식각정지막 역할을 하고, 상기 패드 질화막은 후속 화학기계 적연마 공정에서 식각 정지막 역할을 하므로, 500 내지 1000Å 두께로 형성하는 것이 바람직하다.
이어, 상기 패터닝된 패드 질화막을 마스크로 상기 패드 산화막 및 실리콘 기판을 2000 내지 3000Å 깊이로 식각하여 실리콘 기판 내에 트렌치를 형성한 다음, 트렌치가 충분히 매립되도록 기판 전면에 갭필 산화막을 형성한다.
그리고, 상기 패드 질화막을 식각 정지막으로 이용하여 패드 질화막의 상부 표면이 노출되는 시점까지 상기 갭필 산화막을 화학기계적연마(CMP)하여 도 2a에 도시한 바와 같이, 갭필 산화막이 트렌치 내부에만 매립되어 있는 소자 분리막(110)을 형성한다. 여기서, 미설명한 도면부호 100은 실리콘 기판을 지칭한다.
즉, 산화막으로 이루어진 소자분리막(110)에 의해 활성영역(S)과 소자분리영역이 정의된 실리콘 기판(100)을 준비한다.
그런 다음, 도 2b에 도시한 바와 같이, 상기 실리콘 기판(100)의 활성영역 상에 Vt 스크린 산화막(121)을 형성한 다음 통상적인 웰 및 채널 형성을 위한 이온 주입 공정을 진행한다.
이어서, 도 2c에 도시한 바와 같이, 상기 실리콘 기판(100) 상에 리세스 채널 형성 영역을 정의하는 리세스 마스크(125)를 형성한다. 이때, 상기 리세스 마스크(125)는 산화막으로 이루어지며, 100 내지 500Å 범위의 두께를 가지게 형성하는 것이 바람직하다.
그런 다음, 상기 리세스 마스크(125)를 식각 마스크로 상기 실리콘 기판(100)을 소정 깊이만큼 식각하여 트렌치를 형성한다. 이때, 상기 트렌치는 100O 내지 2000Å 범위의 깊이를 가지게 형성하는 것이 바람직하다.
그러면, 상기 트렌치는 앞서 설명한 종래 기술의 도 1에 도시된 바와 같이, 게이트의 리세스 영역 즉, 활성영역(S) 내에 리세스 채널을 형성하기 위한 트렌치(130)뿐만 아니라 주변의 산화막 일부분 또한 동시에 식각되어 활성영역과 소자분리영역을 구분하는 소자분리막(110) 내에도 형성된다.
한편, 종래와 같이 형성된 트렌치 상에 후속 게이트 형성공정을 진행하게 되면 소자분리영역 내에 형성된 트렌치 상에 게이트가 형성된다 하더라도 실제 소자 작동 과정에서 게이트 턴-온(turn-on) 시, 채널 형성은 활성영역 내에 형성된 트렌치와 접하는 게이트에서만 이루어지기 때문에 채널 너비가 한정되기 때문에 셀 전류의 증가 또한 한계가 있다.
따라서, 본 발명은 상기 리세스 마스크(125)를 제거한 다음, 도 2d에 도시한 바와 같이, 결과물 상에 산화막 습식 식각 공정을 진행하여 활성영역과 인접한 소자분리막(110)의 일부분을 제거한다. 이때, 상기 산화막 습식 식각 공정은, 소자분리막을 이루는 산화막에 대하여 50 내지 200Å 범위 내로 식각되도록 진행하는 것이 바람직하다.
이때, 도 2d는 활성영역과 소자분리영역 간의 경계를 A-B, C-D, E-F 선을 따라 절단하여 나타낸 것으로 절단 부분에 따라 각각 (a), (b), (c)로 도시하고 있다.
그러면, 도 2d를 참조하여 본 발명에 따라 증가된 리세스 채널의 너비에 대하여 보다 상세히 설명한다.
우선, 도 2d의 (b) 및 (c-1)를 참조하면, 상기 산화막 습식 식각 공정에 의해 활성영역(S)과 인접한 소자분리막(110)의 일부분이 점선으로 표시된 만큼 제거됨을 알 수 있다.
이와 같이, 상기 활성영역(S)와 인접한 소자분리막(110)의 일부분이 제거되게 되면, 인접한 부분에서 상기 활성영역(S)의 트렌치(130)의 프로파일 또한 점선으로 표시된 만큼 제거되어 증가됨을 알 수 있다(c-2 참조).
다시 말하여, 본 발명은 활성영역 내에 형성된 트렌치와 접하는 게이트의 접촉 면적을 증가시킴으로써, 실질적인 리세스 채널의 너비를 증가시켜 셀 전류를 증가시키고 그로 인해 tWR(time of Writing Recovery) 특성을 향상시킬 수 있다.
그런 다음, 도 2e에 도시한 바와 같이, 상기 트렌치(130)가 형성된 결과물 상에 게이트 산화막(141) 및 다층으로 이루어진 게이트 형성 물질막(145)를 순차 적층한다. 이때, 본 실시예에서는 상기 게이트 형성 물질막(145)으로 게이트 폴리, 비정질 텅스텐실리사이드막, 텅스텐질화막 및 텅스텐막을 순차 적층하여 형성하고 있다.
이어서, 도 2f에 도시한 바와 같이, 상기 게이트 형성 물질막(145) 상에 상기 트렌치(130)와 대응하도록 게이트 형성 영역을 정의하는 게이트 하드 마스크(150)를 형성한다.
그 후, 도 2g에 도시한 바와 같이, 상기 게이트 하드 마스크(150)를 식각 마스크로 상기 게이트 형성 물질막(145) 및 게이트 산화막(141)을 순차 식각하여 게이트 패턴(140)을 형성한다. 이때, 상기 게이트 패턴(140)은 양 측벽에 보호막 역 할을 하는 게이트 스페이서(147)를 더 포함하도록 형성하는 것이 바람직하다.
상기한 바와 같이 본 발명은 리세스 게이트를 가지는 트랜지스터 형성 시, 활성영역에 위치하는 트렌치의 내부 면적을 증가시킴으로써, 리세스 게이트의 채널 너비 증가시켜 셀 전류를 증가시키고 그로 인해 tWR 특성을 향상시킨다.
따라서, 고집적 반도체 소자의 리프레쉬 특성을 향상시킬 수 있는 이점이 있다.
Claims (6)
- 산화막으로 이루어진 소자분리막에 의해 활성영역과 소자분리영역이 정의된 실리콘 기판 상에 리세스 채널 형성 영역을 정의하는 리세스 마스크를 형성하는 단계;상기 리세스 마스크를 식각 마스크로 상기 실리콘 기판을 소정 깊이만큼 식각하여 트렌치를 형성하는 단계;상기 리세스 마스크를 제거하는 단계;상기 리세스 마스크가 제거된 결과물 상에 산화막 습식 식각 공정을 진행하여 활성영역과 인접한 소자분리막의 일부분을 제거하는 단계; 및상기 트렌치 상에 게이트 패턴을 형성하는 단계;를 포함하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 리세스 마스크는, 100 내지 500Å 범위의 두께를 가지게 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 트렌치는, 상기 실리콘 기판 표면으로부터 100O 내지 2000Å 범위의 깊이를 가지게 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 산화막 습식 식각 공정은, 소자분리막을 이루는 산화막에 대하여 50 내지 200Å 범위 내로 식각되도록 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 게이트 패턴은, 상기 트렌치 표면으로부터 게이트 산화막, 게이트 폴리, 비정질 텅스텐실리사이드막, 텅스텐질화막, 텅스텐막 및 게이트 하드 마스크가 순차 적층되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제5항에 있어서,상기 게이트 패턴은, 양측벽에 게이트 스페이서를 더 포함하도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060137228A KR20080061998A (ko) | 2006-12-28 | 2006-12-28 | 반도체 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060137228A KR20080061998A (ko) | 2006-12-28 | 2006-12-28 | 반도체 소자의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20080061998A true KR20080061998A (ko) | 2008-07-03 |
Family
ID=39814185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060137228A KR20080061998A (ko) | 2006-12-28 | 2006-12-28 | 반도체 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20080061998A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9111991B2 (en) | 2012-10-25 | 2015-08-18 | Samsung Electronics Co., Ltd. | Method of thin silicon deposition for enhancement of on current and surface characteristics of semiconductor device |
-
2006
- 2006-12-28 KR KR1020060137228A patent/KR20080061998A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9111991B2 (en) | 2012-10-25 | 2015-08-18 | Samsung Electronics Co., Ltd. | Method of thin silicon deposition for enhancement of on current and surface characteristics of semiconductor device |
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