JP2008171863A - トレンチゲートの形成方法 - Google Patents

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Abstract

【課題】セルコンタクトのショート等の問題がなく、またゲートトレンチ内にシリコン基板材料によるバリが残らず、良好な特性を有するトレンチゲートの形成方法を提供する。
【解決手段】まずシリコン基板10上にゲートトレンチ10aを形成し、次いでゲートトレンチ10aが形成されたシリコン基板10上に素子分離領域16aを形成する。そのため、ゲートトレンチ10a内にシリコン基板材料のバリが発生することがなく、理想的なトレンチ形状を得ることができる。
【選択図】図8

Description

本発明は、トレンチゲート構造を有するトランジスタにおけるトレンチゲートの形成方法に関するものである。
近年、DRAM(Dynamic Random Access Memory)のメモリセルの微細化に伴い、セルトランジスタのゲート長も短くせざるを得なくなってきている。しかしながら、ゲート長が短くなるほどトランジスタの短チャネル効果が顕著となり、サブスレッショルド電流の増大によりトランジスタのしきい値電圧が低下するという問題がある。また、しきい値電圧の低下を抑制すべくシリコン基板の不純物濃度を増大させた場合には接合リークが増大するため、DRAMにおいてはリフレッシュ特性の悪化が深刻な問題となる。
このような問題を解決するため、シリコン基板上に形成した溝(トレンチ)にゲート電極を埋め込む、いわゆるトレンチゲートトランジスタ(リセスチャネルトランジスタともいう)が注目されている(例えば、特許文献1参照)。このトランジスタによれば、有効チャネル長(ゲート長)を物理的かつ十分に確保することができ、プロセスルールが90nm以下の微細なDRAMの実現も可能である。
図11及び図12は、従来のトレンチゲートの形成方法を説明するための図であり、特に図11(a)は平面レイアウト、図11(b)は図11(a)のX−X線に沿った断面図、図11(c)は図11(a)のY−Y線に沿った断面図である。また、図12(a)は平面レイアウト、図12(b)は図12(a)のX−X線に沿った断面図、図12(c)は図12(a)のY−Y線に沿った断面図である。
図11(a)乃至(c)に示すように、従来のトレンチゲートの形成では、まずシリコン基板40上に活性領域41を形成する。活性領域41は、素子分離領域によって互いに分離された島状の領域であり、通常はSTI(Shallow Trench Isolation)法により形成される。つまり、シリコン基板40上に素子分離用溝を形成した後、この素子分離用溝内にシリコン酸化膜(フィールド酸化膜)をCVD(Chemical Vapor Deposition)法によって堆積させる。その後、シリコン基板40上の不要なフィールド酸化膜をCMP(Chemical Mechanical Polishing)により除去して、フィールド酸化膜を素子分離用溝の内部にのみ残すことにより、素子分離領域(STI領域)42及び活性領域41が形成される。
次に、図12(a)乃至(c)に示すように、活性領域41と交差する直線状のトレンチ(ゲートトレンチ)43を形成する。ゲートトレンチ43は、シリコン窒化膜をハードマスクとするフォトリソグラフィ及びドライエッチングにより形成される。ゲートトレンチ43は、活性領域41のみならず素子分離領域42上にも同時に形成される。その後、ゲートトレンチ43の内壁にゲート酸化膜を形成し、さらにゲートトレンチ内にポリシリコン膜、タングステン等のゲート電極材料を埋設することにより、トレンチゲートが完成する。
特開2006−135117
トレンチゲートの形成においては、活性領域41内のゲートトレンチ43の幅及び深さが一定となることが好ましく、ゲートトレンチ43内においてシリコン基板材料が確実に除去されていることが好ましい。トレンチ43内にシリコン基板材料が残存すると、チャネル長の確保が不確実となり、セルトランジスタの特性に悪影響を与えるからである。
しかしながら、上述した従来のトレンチゲートの形成方法においては、図13に示すように、ゲートトレンチ43の形成時に素子分離領域42の突き出し部分42xがゲートトレンチ43のエッチング時にマスクとして作用する。そのため、図12(c)に示すような理想的なトレンチ形状を得ることができず、素子分離領域42の側面と接する部分42yにシリコン基板材料が残存してしまうという問題がある。つまり、素子分離領域の突き出し部分42xがシリコン基板材料のバリをより多く発生させる原因となっている。
バリを少なくするためには、トレンチ形成のためのエッチング量を大きくすればよい。エッチング量を大きくすることで素子分離領域42の突き出し部分42xを削ることでき、素子分離領域42の突き出し量を少なくすることでバリの発生を抑えることができる。しかし、突き出し部分42xを除去するためにエッチング量を増やした場合には、素子分離領域42において図12(b)に示すような適切な幅を有するトレンチ形状を得ることができず、図14(a)に示すように、素子分離領域42上のゲートトレンチ43の幅Wが広くなりすぎてしまう。幅Wが広すぎると、ゲート電極の形成時において、素子分離領域42上のゲート電極材料のエッチング量が不十分となり、図14(b)に示すように、素子分離領域42上のゲート電極44bが裾引き形状となってしまうため、セルコンタクトとのショートを発生させる要因となる。
したがって、本発明の目的は、セルコンタクトのショート等の問題がなく、またゲートトレンチ内にシリコン基板材料によるバリが残らず、良好な特性を有するトレンチゲートの形成方法を提供することにある。
本発明の上記目的は、半導体基板上にゲートトレンチを形成する工程と、ゲートトレンチが形成された半導体基板上に素子分離領域を形成する工程とを備えることを特徴とするトレンチゲートの形成方法によって達成される。本発明によれば、シリコン基板材料によるバリの発生を防止することができ、理想的な形状のゲートトレンチを形成することができる。
本発明においては、素子分離領域を形成する前であってゲートトレンチを形成した後に、ゲートトレンチ内をチャネルドープする工程をさらに備えることが好ましい。これによれば、ソース/ドレイン領域間にチャネル領域を確実に形成することができる。
本発明においては、ゲートトレンチの内壁にゲート酸化膜を形成する工程と、ゲートトレンチ内にゲート電極材料を埋設する工程とをさらに備えることが好ましい。これによれば、トレンチゲートを確実に形成することができる。
本発明においては、素子分離領域をSTI法により形成することが好ましい。STI法によれば活性領域との境界面を急峻にでき、素子分離領域を狭くできるが、シリコン基板材料のバリを発生させる原因となる突き出し部分が存在することから、本発明による顕著な効果を得ることができる。
このように、本発明によれば、素子分離領域を形成する前にゲートトレンチを形成することから、シリコン基板材料によるバリが発生する余地がない。したがって、理想的な形状のゲートトレンチを形成することができる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図1乃至図11は、本発明の好ましい実施形態に係るトレンチゲートの形成方法を適用したDRAMのセルトランジスタの製造工程を示す模式図である。
本実施形態に係るセルトランジスタの製造では、図1乃至図5に示すように、まずシリコン基板上にゲートトレンチを形成する。
ゲートトレンチの形成では、まずp型シリコン基板10を用意し(図1(a))、このシリコン基板10上に薄いシリコン酸化膜11を熱酸化により形成した後、さらにシリコン窒化膜12をCVD法により形成する(図1(b))。次に、ゲートトレンチとなるべき領域のシリコン窒化膜12をフォトリソグラフィ及びドライエッチングにより除去し、開口パターン12aを形成する(図2(a))。そして、このシリコン窒化膜12をハードマスクとして用いてシリコン酸化膜11及びシリコン基板10をドライエッチングすることにより、ゲートトレンチ10aが形成される(図2(b))。
図3は、ゲートトレンチ10aが形成されたシリコン基板10の平面レイアウトであり、図3のX−X線に沿った略断面図が図2(b)に対応している。また、図4は、図3のY−Y線に沿った略断面図である。図3に示すように、シリコン基板10上には直線状のゲートトレンチ10aが所定のピッチで多数配列されている。特に限定されるものではないが、トレンチの幅Wは35nm、深さdは140nm程度とすればよい。
次に、シリコン窒化膜12をそのままマスクとして用いてホウ素(B)などの不純物をイオン注入することにより、チャネル領域へのチャネルドープを行う(図5(a))。これにより、チャネル領域13が形成される。その後、シリコン窒化膜12及びシリコン酸化膜11を除去することにより、チャネルドープされたゲートトレンチ10aが完成する(図5(b))。このようなチャネルは「リセスチャネル」と呼ばれている。
次に、図6及び図7に示すように、ゲートトレンチ10aが形成されたシリコン基板10上に素子分離領域をSTI法により形成する。
素子分離領域の形成では、まずシリコン基板10上に薄いシリコン酸化膜14を熱酸化により形成し、さらにシリコン窒化膜15をCVD法により形成する(図6(a))。このとき、シリコン窒化膜15の膜厚は基板表面から120nm程度であることが好ましい。その後、シリコン窒化膜15の表面をCMPにより平坦化する。
次に、活性領域となるべき領域以外のシリコン窒化膜15をフォトリソグラフィ及びドライエッチングにより除去する(図6(b))。これにより、シリコン基板10の表面は、活性領域となるべき領域だけがシリコン窒化膜15で覆われた状態となる。
次に、このシリコン窒化膜15をハードマスクとして用いてシリコン酸化膜14及びシリコン基板10をドライエッチングすることにより、素子分離用溝10bを形成する(図6(c))。このとき、素子分離用溝10bの底部にゲートトレンチ10aの痕跡(凹部)10cが残るが、この凹部10cが後の製造工程やセルトランジスタの特性に悪影響を与えることはない。特に限定されるものではないが、素子分離用溝の深さdは200〜350nm程度とすればよい。
次に、シリコン基板10を約1000℃で熱酸化することにより、素子分離用溝10bの内壁に10nm程度の薄いシリコン酸化膜(不図示)を形成した後、450〜500nm程度の厚いシリコン酸化膜16をCVD法により堆積させる(図7(a))。これにより、素子分離用溝10b内にはシリコン酸化膜が埋設された状態となる。その後、シリコン窒化膜15が露出するまでシリコン酸化膜16の表面をCMP法により研磨した後、シリコン窒化膜15をドライエッチングにより除去する(図7(b))。以上により、素子分離領域16aが形成されると共に、素子分離領域16aによって互いに分離された複数の活性領域17が形成される。
図8は、活性領域17が形成されたシリコン基板上の平面レイアウトである。
図8に示すように、活性領域17は、素子分離領域16aよって互いに分離された細長い島状の領域であり、その長手方向はゲートトレンチ10aの配設方向に対して所定の角度をなしている。また、各活性領域17は、2本のゲートトレンチ10aと交差している。素子分離領域16aを通過するゲートトレンチ10aの内部は、シリコン酸化膜(フィールド酸化膜)16で埋められているため、素子分離領域16aにはゲートトレンチ10aが存在しておらず、平坦な領域となっている。
次に、ゲートトレンチ10aの内壁にゲート酸化膜18を形成する(図9(a))。ゲート酸化膜18の形成では、まずゲートトレンチ10aの内壁を含む基板全面を熱酸化することにより薄いシリコン酸化膜(犠牲酸化膜)を形成し、この犠牲酸化膜を除去することにより、活性領域17の表面のダメージを修復する。その後、800〜1100℃で熱酸化することにより、6〜8nm程度の厚みを有するゲート酸化膜(シリコン酸化膜)18が形成される。
次に、トレンチ10aの内部及び上部にゲート電極を形成する。ゲート電極の形成では、まずリン(P)等のN型不純物がドープされたポリシリコン膜(ドープドポリシリコン膜)19、窒化タングステン(WNx)膜20、タングステン(W)膜21、及びシリコン窒化膜22を順に堆積させる(図9(b))。ここで、ポリシリコン膜19の形成にはCVD法を用いることができ、その膜厚としては、ゲートトレンチが完全に埋まる程度の膜厚に設定する必要がある。一方、窒化タングステン膜20及びタングステン膜21はスパッタリングにより形成することができる。窒化タングステン膜20はバリア層として用いるものであることから、その膜厚は十分に薄くてもよく、5〜10nm程度でかまわない。一方、タングステン膜21は、5〜30nm程度の膜厚を有することが好ましい。また、シリコン窒化膜22の膜厚は20nm程度とすればよく、CVD法により堆積させることができる。
次に、シリコン窒化膜22をパターニングすることにより、ゲートトレンチ10aの上方にゲートキャップ絶縁膜22aを形成する(図9(c))。その後、ゲートキャップ絶縁膜22aをマスクとして用いてドープドポリシリコン膜19、窒化タングステン膜20、及びタングステン膜21をドライエッチングすることにより、ポリシリコン膜19a、窒化タングステン膜20a、及びタングステン膜21aからなるトレンチゲート構造のゲート電極が完成する(図9(c))。
その後、LDD領域23、サイドウォール絶縁膜24、ソース/ドレイン領域25、層間絶縁膜26、セルコンタクトプラグ27等を周知の方法でそれぞれ形成することにより、トレンチゲート構造を有するセルトランジスタ100が完成する(図10)。
以上説明したように、本実施形態によれば、シリコン基板10上にゲートトレンチ10aを形成した後、素子分離領域16aによって区画された活性領域17を形成することとしたので、ゲートトレンチ10a内にシリコン基板材料のバリが発生することがなく、理想的なトレンチ形状を得ることができる。したがって、特性の良好なトレンチゲート構造のセルトランジスタを実現することができる。
本発明は、以上の実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲内で種々の変更を加えることが可能であり、これらも本発明の範囲に包含されるものであることは言うまでもない。
例えば、上記実施形態においては、ゲート電極材料としてポリシリコン膜、窒化タングステン膜、タングステン膜からなるポリメタルゲート構造を例に挙げたが、本発明はこれに限定されるものではなく、種々の導電材料及び構造を採用することができる。
図1は、DRAMのセルトランジスタの製造工程の一部(シリコン窒化膜12の形成)を示す略断面図である。 図2は、DRAMのセルトランジスタの製造工程の一部(ゲートトレンチ10aの形成)を示す略断面図である。 図3は、ゲートトレンチ10aが形成されたシリコン基板10の平面レイアウトである。 図4は、図3のY−Y線に沿った略断面図である。 図5は、DRAMのセルトランジスタの製造工程の一部(チャネルドープ)を示す略断面図である。 図6は、DRAMのセルトランジスタの製造工程の一部(素子分離用溝10bの形成)を示す略断面図である。 図7は、DRAMのセルトランジスタの製造工程の一部(素子分離領域16a及び活性領域17の完成)を示す略断面図である。 図8は、活性領域17が形成されたシリコン基板上の平面レイアウトである。 図9は、DRAMのセルトランジスタの製造工程の一部(ゲート電極の形成)を示す略断面図である。 図10は、DRAMのセルトランジスタの製造工程の一部(セルトランジスタの完成)を示す略断面図である。 図11は、従来のトレンチゲートの形成方法を示す略断面図である。 図12は、従来のトレンチゲートの形成方法を示す略断面図である。 図13は、従来のトレンチゲートの形成方法の問題点を説明するための略断面図である。 図14は、従来のトレンチゲートの形成方法の他の問題点を説明するための略断面図である。
符号の説明
10 p型シリコン基板
10a トレンチ(ゲートトレンチ)
10b 素子分離用溝
10c 凹部
11 シリコン酸化膜
12 シリコン窒化膜
12a 開口パターン
14 シリコン酸化膜
15 シリコン窒化膜
16 シリコン酸化膜
16a 素子分離領域
17 活性領域
18 ゲート酸化膜
19 ポリシリコン膜
19a ポリシリコン膜
20 窒化タングステン膜
20a 窒化タングステン膜
21 タングステン膜
21a タングステン膜
22 シリコン窒化膜
22a ゲートキャップ絶縁膜
23 LDD領域
24 サイドウォール絶縁膜
25 ソース/ドレイン領域
26 層間絶縁膜
27 セルコンタクトプラグ
40 シリコン基板
41 活性領域
42 素子分離領域
42x 素子分離領域42の突き出し部分
42y 子分離領域42の側面と接する部分
43 ゲートトレンチ
44a ゲート電極
44b ゲート電極
100 セルトランジスタ

Claims (4)

  1. 半導体基板上にゲートトレンチを形成する工程と、
    前記ゲートトレンチが形成された前記半導体基板上に素子分離領域を形成する工程とを備えることを特徴とするトレンチゲートの形成方法。
  2. 前記ゲートトレンチを形成した後であって前記素子分離領域を形成する前に、前記ゲートトレンチ内をチャネルドープする工程をさらに備えることを特徴とする請求項1に記載のトレンチゲートの形成方法。
  3. 前記ゲートトレンチの内壁にゲート酸化膜を形成する工程と、前記ゲートトレンチ内にゲート電極材料を埋設する工程とをさらに備えることを特徴とする請求項1又は2に記載のトレンチゲートの形成方法。
  4. 前記素子分離領域をSTI法により形成することを特徴とする請求項1乃至3のいずれか一項に記載のトレンチゲートの形成方法。
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