KR20090098290A - 새들 핀 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 새들 핀 트랜지스터 및 그 제조 방법을 개시한다.
본 발명의 새들 핀 트랜지스터 제조 방법은 실리콘 기판상에 활성영역을 정의하는 소자분리막을 형성하는 단계; 상기 활성영역의 게이트 영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 저부와 인접한 상기 소자분리막을 식각하여 새들 핀을 형성하는 단계; 상기 새들 핀의 에지 영역에 산소 이온을 주입하는 단계; 상기 새들 핀을 포함하는 상기 활성영역에 게이트 산화막을 형성하는 단계; 및 상기 트렌치를 매립하는 게이트를 형성하는 단계를 포함하여, 새들 핀 트랜지스터에서 새들 핀의 에지 영역에만 산소이온을 주입함으로써 새들 핀의 에지 영역에서 단채널 효과가 발생하는 것을 보다 효과적으로 방지할 수 있도록 해준다.
Description
본 발명은 새들 핀(saddle fin) 트랜지스터 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 새들 핀의 에지(edge) 영역에만 불순물을 주입함으로써 보다 용이하게 단채널(Short Channel) 효과를 없애줄 수 있는 새들 핀 트랜지스터 및 그 제조 방법에 관한 것이다.
일반적으로, 트랜지스터에 널리 적용된 수평채널을 갖는 트랜지스터는 디자인 룰(design rule)이 감소함에 따라 여러가지 문제를 유발시켜 트랜지스터의 축소에 한계가 있다. 축소된 수평채널 트랜지스터의 가장 큰 문제점으로 채널의 길이가 짧아져 발생하는 단채널 효과 및 DIBL(Drain Induced Barrier Lower) 효과 등을 들 수 있다.
수평채널 트랜지스터의 문제점을 극복하기 위하여 이중 게이트 트랜지스터(double gate transistor)가 제안되었다. 이중 게이트 트랜지스터는 30nm 이하의 두께를 갖는 채널과, 이 채널을 감싸거나, 이 채널의 양측에 게이트가 배치된 구조를 갖는다.
수평채널 트랜지스터는 게이트 전극이 수평채널의 상부에만 형성됨으로써 채널에는 상하 비대칭적으로 전계가 인가되어 게이트 전극에 의해 트랜지스터의 온/오프 동작을 효과적으로 제어하는데 많은 어려움이 있다. 그 결과, 채널 크기가 축소될수록 단채널 효과의 영향은 그만큼 커지게 된다. 이에 반해, 수직채널을 갖는 이중 게이트 트랜지스터는 얇은 채널의 양측에 게이트 전극이 형성되기 때문에 채널의 모든 영역은 게이트 전극의 영향을 받게 된다. 따라서, 트랜지스터가 오프일 때 소오스 및 드레인 사이의 전하 흐름을 억제할 수 있기 때문에 전력소모를 감소시킬 수 있고, 트랜지스터의 온/오프 동작을 효과적으로 제어할 수 있다.
이러한 수직 채널을 갖는 트랜지스터로는 핀(fin) 트랜지스터, 리세스(recess) 트랜지스터 및 핀 트랜지스터와 리세스 트랜지스터를 혼합한 새들 핀(saddle fin) 트랜지스터가 있다.
이 중 새들 핀 트랜지스터는 핀 트랜지스터의 문제점인 낮은 문턱전압과 짧은 유효채널길이를 리세스 트랜지스터를 병행하여 해결할 수 있는 구조를 갖는다. 이에 따라, DRAM 소자에서 핀 트랜지스터보다 새들 핀 트랜지스터를 적용하는 것이 소자의 동작 특성을 고려하여 볼 때 유리하다.
종래의 새들 핀 트랜지스터의 제조 방법을 간략하게 설명하면 다음과 같다.
먼저, 실리콘 기판상에 소자분리 산화막을 형성한 후 셀 영역에 이온을 주입하여 웰을 형성한다.
다음에, 리세스(recess) 게이트 마스크를 사용하여 활성영역의 실리콘 기판을 식각한다.
이어서, 핀(fin) 마스크를 사용하여 소자분리 산화막을 식각한 후 그 결과물 전면에 게이트 산화막을 형성한다.
다음에, 전체 표면 상부에 폴리실리콘층, 텅스텐실리사이드층 및 하드마스크층을 증착한 후 패터닝하여 게이트 전극을 형성한다.
그런데, 이러한 종래의 새들 핀 게이트 구조에서는 핀의 에지 영역에 전계가 집중되어 단채널 효과에 의하여 문턱전압이 낮은 영역에서의 리키지 소스(leakage source)가 발생되는 문제가 있다.
본 발명은 새들형 핀 트랜지스터의 제조 방법을 개선하여 새들 핀의 에지 영역에 의한 단채널 효과의 발생을 보다 효과적으로 억제하고자 한다.
본 발명의 새들 핀 트랜지스터 제조 방법은
실리콘 기판상에 활성영역을 정의하는 소자분리막을 형성하는 단계;
상기 활성영역의 게이트 영역을 식각하여 트렌치를 형성하는 단계;
상기 트렌치의 저부와 인접한 상기 소자분리막을 식각하여 새들 핀을 형성하는 단계;
상기 새들 핀의 에지 영역을 식각하는 단계;
상기 새들 핀을 포함하는 상기 활성영역에 게이트 산화막을 형성하는 단계; 및
상기 트렌치를 매립하는 게이트를 형성하는 단계를 포함한다.
본 발명의 새들 핀 트랜지스터 제조 방법에서 상기 소자분리막은 식각선택비 차이를 갖는 서로 다른 산화막들의 적층 구조로 형성되는 것을 특징으로 한다.
본 발명의 새들 핀 트랜지스터 제조 방법에서 상기 소자분리막은 제 1 산화막; 및 상기 제 1 산화막 상에 형성되며 상기 제 1 산화막 보다 식각속도가 느린 제 2 산화막을 포함하는 것을 특징으로 한다.
본 발명의 새들 핀 트랜지스터 제조 방법에서 상기 트렌치의 저부는 상기 제 1 산화막의 상측면보다 낮게 형성되는 것을 특징으로 한다.
본 발명의 새들 핀 트랜지스터 제조 방법에서 상기 새들 핀 형성을 위한 소자분리막 식각은 선택적 습식식각을 사용하는 것을 특징으로 한다.
본 발명의 새들 핀 트랜지스터 제조 방법에서 상기 습식식각은 BOE 또는 HF 용액에서 수행하는 것을 특징으로 한다.
본 발명의 새들 핀 트랜지스터 제조 방법에서 상기 새들 핀의 에지 영역 식각 단계는
상기 새들 핀 상에 감광막을 형성하는 단계;
상기 감광막을 노광 및 현상하여 상기 새들 핀에서 에지 영역만을 노출시키는 단계; 및
상기 노출된 에지 영역에 산소이온을 주입하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 새들 핀 트랜지스터 제조 방법은 상기 이온주입된 새들 핀에 대해 클리닝(cleaning) 공정을 수행하는 것을 더 포함하는 특징으로 한다.
본 발명의 새들 핀 트랜지스터는 상술한 제조 방법으로 형성된 트랜지스터인 것을 특징으로 한다.
본 발명은 새들 핀 트랜지스터에서 새들 핀의 에지 영역에만 산소이온을 주입함으로써 새들 핀의 에지 영역에서 단채널 효과가 발생하는 것을 방지할 수 있도록 해준다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 새들 핀 트랜지터를 도시한 평면도이다.
도 2 내지 도 9는 본 발명의 일 실시예에 따른 새들 핀 트랜지스터의 제조 공정을 설명하기 위한 도면이다. 여기에서, 도 2 및 도 3은 도 1의 X축 방향 절단면을 도시한 것이며, 도 4 내지 도 6, 도 8 및 도 9에서 좌측은 X축 방향 절단면을 도시하고 우측은 Y축 방향 절단면을 도시한 것이다.
도 2를 참조하면, 실리콘 기판상에 패드 산화막(미도시)과 패드 질화막(미도시)을 순차적으로 형성한 후 STI(Shallow Trench Isolation) 마스크를 이용한 식각 공정을 통해 기판 내에 활성영역(100)을 정의하는 소자분리영역을 형성하기 위한 트렌치(미도시)를 형성한다.
이때, 식각공정은 건식식각공정으로 실시한다.
다음에, 트렌치의 내부가 완전히 완전히 매립되도록 제 1 산화막(110) 및 제 2 산화막(120)을 연속적으로 증착하여 적층 구조의 산화막으로 이루어진 소자분리막을 형성한다.
이때, 제 1 산화막(110) 및 제 2 산화막(120)의 두께는 각각 300 ∼ 3000 Å 범위로 하는 것이 바람직하다.
여기서, 제 1 산화막(110)은 습식식각속도가 빠른 산화막을 사용하고, 제 2 산화막(120)은 습식식각속도가 느린 산화막을 사용하는 것이 바람직하다. 습식식각속도가 빠른 산화막으로는 SOD(Spin On Dielectric) 산화막이 사용되고, 습식식각속도가 느린 산화막으로는 HDP(High Density Plasma) 산화막이 사용되는 것이 바람직하다.
다음에, 도 3을 참조하면, 노출된 활성영역(100)의 상부에 대해 산화 공정을 실시하여 버퍼 산화막(125)을 형성한다. 그리고 셀(cell) 영역의 활성영역(100)에 이온을 주입하여 웰(well)을 형성한다. 또한, 주변부(peripheral) 영역에도 이온을 주입하여 웹을 형성한다.
이때, 버퍼 산화막(125)은 이온 주입 공정시 활성영역(100)의 손상을 방지할 수 있도록 하기 위한 것으로, 두께는 30 ∼ 300 Å 범위로 형성되는 것이 바람직하다.
다음에, 도 4를 참조하면, 실리콘 기판의 활성영역(100)을 식각하여 제 1 트렌치(130)를 형성한다.
이때, 제 1 트렌치(130)는 리세스 게이트 마스크를 사용하는 사진식각공정으로 형성된다. 여기에서, 사진식각공정은 건식식각공정을 사용하여 실시하는 것이 바람직하다.
그리고, 제 1 트렌치(130)는 제 1 산화막(110)이 노출될 정도로 300 ∼ 3000 Å 정도의 깊이만큼 식각하는 것이 바람직하며, 제 1 트렌치(130)의 바닥형태는 직각형태 또는 라운딩형태인 것이 바람직하다.
이때, 제 1 트렌치(130)는 후속 공정으로 형성될 트랜지스터의 소스와 드레인의 채널 길이를 길게 하는 역할을 한다.
다음에, 도 5를 참조하면, 제 1 트렌치(130)의 저부와 소자분리막 경계면의 소자분리막(110, 120)을 선택적 습식식각하여 제 2 트렌치(145)를 형성함으로써 새들 핀(saddle FIN) 구조를 형성한다.
이러한 새들 핀 구조는 게이트 라인과 직교하는 방향(X축 방향)은 활성영역(100)의 형상이 리세스 게이트 구조를 가지며, 게이트 라인 방향(Y축 방향)은 후속 공정으로 형성될 게이트 산화막과 게이트 전극이 활성영역을 감싸는 핀 구조를 갖는 것을 말한다.
이때, 습식식각공정은 제 1 트렌치(130) 경계면의 제 1 산화막(110)이 식각되며(140), 제 1 산화막(110)에 인접한 제 2 산화막(120) 모서리 부분이 식각된다(150).
또한, 습식식각공정에 의해 제 2 산화막(120)의 상부 및 활성영역(100)의 상부 산화막(125)이 일정 두께로 식각된다(160).
여기서, 제 1 산화막(110)은 제 2 산화막(120) 보다 습식식각 속도가 빨라서 제 1 산화막(110)의 식각량이 제 2 산화막(120)의 식각량보다 더 크다.
이러한, 습식식각은 제 1 산화막(110)을 100 ~ 1000 Å, 제 2 산화막(120)을 20 ~ 150 Å 두께로 식각하는 것이 바람직하다. 그리고, 습식식각은 BOE 또는 HF 용액에서 수행되는 것이 바람직하다.
다음에, 도 6 및 도 7을 참조하면, 도 5의 결과물에서 새들 핀 상에 감광막을 형성한 후 새들 핀의 에지 영역(180)이 노출되도록 감광막을 노광 및 현상함으로써 감광막 패턴(170)을 형성한다.
다음에, 감광막 패턴(170) 및 소자분리막(120)을 마스크로 사용하여 새들 핀의 에지 영역에 산소(O2) 이온을 주입한 후 클리닝(cleaning) 공정을 수행하여 새들 핀의 에지 영역이 둥그렇게 형성되도록 한다.
다음에, 도 8을 참조하면, 도 6 및 도 7의 결과물에서 감광막(170)을 제거한 후 새들 핀 구조의 활성영역(100) 표면에 게이트 산화막(190)을 형성한다. 이때, 게이트 산화막(190)의 두께는 30 ∼ 300 Å 범위인 것이 바람직하다.
다음에, 도 9를 참조하면, 도 8의 결과물 전면에 폴리실리콘층(200), 텅스텐실리사이드층(210) 및 하드마스크층(220)을 형성한 후 패터닝하여 게이트를 형성한다.
예컨대, 하드마스크층(220) 상부에 감광막 패턴을 형성하여 하드마스크층(220)을 식각함으로써 하드마스크층 패턴(미도시)을 형성하고, 다음에 감광막 패턴을 제거한 후 하드마스크 패턴을 식각 마스크로 텅스텐실리사이드층(210)과 폴리실리콘층(200)을 식각함으로써 게이트를 형성할 수 있다.
이때, 폴리실리콘층(200)의 두께는 300 ~ 2000 Å 인 것이 바람직하고, 텅스텐실리사이드층(210)의 두께는 200 ~ 2000 Å 인 것이 바람직하며, 하드마스크 층(220)의 두께는 300 ~ 2000 Å 인 것이 바람직하다.
후속 공정으로, 스페이서 형성 공정 및 소오스/드레인 형성공정으로 새들 핀 트랜지스터를 형성한다.
도 1은 본 발명의 일 실시예에 따른 새들 핀 트랜지터를 도시한 평면도.
도 2 내지 도 9는 본 발명의 일 실시예에 따른 새들 핀 트랜지스터의 제조 공정을 설명하기 위한 도면.
Claims (9)
- 실리콘 기판상에 활성영역을 정의하는 소자분리막을 형성하는 단계;상기 활성영역의 게이트 영역을 식각하여 트렌치를 형성하는 단계;상기 트렌치의 저부와 인접한 상기 소자분리막을 식각하여 새들 핀을 형성하는 단계;상기 새들 핀의 에지 영역을 식각하는 단계;상기 새들 핀을 포함하는 상기 활성영역에 게이트 산화막을 형성하는 단계; 및상기 트렌치를 매립하는 게이트를 형성하는 단계를 포함하는 새들 핀 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 소자분리막은식각선택비 차이를 갖는 서로 다른 산화막들의 적층 구조로 형성되는 것을 특징으로 하는 새들 핀 트랜지스터 제조 방법.
- 제 2항에 있어서, 상기 소자분리막은제 1 산화막; 및상기 제 1 산화막 상에 형성되며 상기 제 1 산화막 보다 식각속도가 느린 제 2 산화막을 포함하는 것을 특징으로 하는 새들 핀 트랜지스터 제조 방법.
- 제 3항에 있어서, 상기 트렌치의 저부는상기 제 1 산화막의 상측면보다 낮게 형성되는 것을 특징으로 하는 새들 핀 트랜지스터 제조 방법.
- 제 1항에 있어서,상기 새들 핀 형성을 위한 소자분리막 식각은 선택적 습식식각을 사용하는 것을 특징으로 하는 새들 핀 트랜지스터 제조 방법.
- 제 5항에 있어서,상기 습식식각은 BOE 또는 HF 용액에서 수행하는 것을 특징으로 하는 새들 핀 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 새들 핀의 에지 영역 식각 단계는상기 새들 핀 상에 감광막을 형성하는 단계;상기 감광막을 노광 및 현상하여 상기 새들 핀에서 에지 영역만을 노출시키는 단계; 및상기 노출된 에지 영역에 산소이온을 주입하는 단계를 포함하는 것을 특징으로 하는 새들 핀 트랜지스터 제조 방법.
- 제 7항에 있어서,상기 이온주입된 새들 핀에 대해 클리닝(cleaning) 공정을 수행하는 것을 더 포함하는 특징으로 하는 새들 핀 트랜지스터 제조 방법.
- 제 1항의 제조 방법으로 형성된 새들 핀 트랜지스터.
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2008
- 2008-03-13 KR KR1020080023556A patent/KR20090098290A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015130352A1 (en) * | 2014-02-25 | 2015-09-03 | Micron Technology, Inc. | Transistor-containing constructions and memory arrays |
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