KR20120102932A - 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명에 따른 반도체 소자의 제조방법은 반도체 기판 상에 서로 이격된 다수의 패턴들을 형성하는 단계, 상기 다수의 패턴들 사이에 상기 다수의 패턴들의 높이보다 낮은 높이를 가지며, 후속의 마스크 패턴을 형성하는 단계에서 제거되지 않는 필링막을 형성하는 단계, 상기 필링막이 형성된 전체 구조 상부에 마스크막을 형성하는 단계, 상기 다수의 패턴들의 일부가 노출되도록 상기 마스크막의 일부를 제거하여 상기 마스크 패턴을 형성하는 단계, 및 불순물 주입 공정을 실시하여 상기 반도체 기판에 불순물을 주입하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로 특히, 마스크 패턴을 형성하는 공정을 포함하는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자는 다수의 마스크 패턴 형성 공정을 포함한다. 각각의 마스크 패턴 형성 공정은 마스크막 증착 후 마스크막의 선택된 영역을 제거하여 형성할 수 있다. 마스크막은 포토레지스트막이거나, 포토리소그래피 공정을 통해 패터닝될 막이다. 마스크막이 포토레지스트막일 경우, 마스크막의 선택된 영역을 제거하여 마스크 패턴을 형성하기 위해 포토리소그래피 공정을 실시할 수 있다. 포토리소그래피 공정은 포토레지스트막을 형성하는 공정, 포토레지스트막의 선택된 영역을 노광하는 노광 공정, 포토레지스트막의 노광 영역 또는 비노광 영역을 제거하는 현상 공정, 및 세정 공정을 포함한다. 이러한 포토리소그래피 공정을 통해 포토레지스트 패턴이 형성된다. 포토레지스트 패턴은 마스크막의 선택된 영역을 제거하기 위한 식각 공정시 식각 마스크 역할을 하거나, 마스크 패턴으로 이용될 수 있다. 마스크 패턴은 특정막의 선택된 영역을 제거하기 위한 식각 공정시 식각 마스크 역할을 하거나, 불순물 주입 공정시 불순물 주입 마스크 역할을 한다.
상술한 마스크 패턴은 다수의 패턴들이 형성된 영역을 개구시키는 패턴으로 형성될 수 있으며, 이 경우 마스크 패턴을 형성하는 과정에서 다수의 패턴들이 쓰러지거나 기울어지는 현상이 발생할 수 있다.
도 1a 및 도 1b는 다수의 패턴들이 형성된 영역을 개구시키는 마스크 패턴을 형성하는 공정 및 그에 따른 문제점을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 기판(1) 상부에 서로 이격된 다수의 패턴들(3)을 형성한다. 이 후, 다수의 패턴들(3)이 형성된 전체 구조 상부에 마스크막(5)을 형성한다. 이하, 설명의 편의를 위해 마스크막(5)이 포토레지스트막인 경우를 예로 들어 설명한다.
도 1b를 참조하면 포토레지스트막(5)의 선택된 영역을 노광한 후, 포토레지스트막(5)의 노광된 영역 또는 비노광된 영역을 현상액을 통해 제거하고, 세정 공정을 실시하여 다수의 패턴들(3)이 형성된 영역을 개구시키는 마스크 패턴 즉, 포토레지스트 패턴(5a)을 형성한다. 포토레지스트막(5)이 포지티브 타입(positive type)일 경우 포토레지스트막(5)의 노광된 영역이 제거되고, 포토레지스트막(5)이 네가티브 타입(negative type)일 경우 포토레지스트막(5)의 비노광된 영역이 제거된다.
상기에서 현상액을 통해 포토레지스트막(5)의 노광된 영역 또는 비노광된 영역을 제거할 때, 현상액은 포토레지스트막(5)의 노광된 영역 또는 비노광된 영역을 용해시키고 포토레지스트막이 제거될 영역에서 패턴들(3) 사이의 공간을 채우고 있다가 배출된다. 이러한 현상액에 의한 계면 장력에 의해 패턴들(3)이 쓰러지거나 기울어지는 현상이 발생할 수 있다.
또한, 상술한 세정 공정이 세정액을 이용한 습식 세정으로 실시되는 경우, 포토레지스트 패턴(5a)에 의해 개구된 패턴들(3) 사이의 공간을 세정액이 채우고 있다가 배출된다. 이러한 세정액에 의한 계면 장력에 의해 패턴들(3)이 쓰러지거나 기울어지는 현상이 발생할 수 있다.
상기에서 다수의 패턴들(3)은 낸드 플래시 메모리 소자의 셀 게이트들일 수 있고, 포토레지스트 패턴(5a)은 셀 게이트들 사이의 반도체 기판(1)에 불순물을 주입하여 셀 접합 영역을 형성하는 후속 공정에서 셀 게이트들이 형성된 메모리 셀 영역 이외의 다른 영역을 차단하는 불순물 주입 마스크일 수 있다.
상술한 바와 같이 현상액 또는 세정액으로 인한 계면 장력에 의해 패턴들(3)의 형태가 변형되는 현상은 반도체 소자의 고집적화로 인하여 패턴들(3) 각각의 종횡비가 10:1 이상으로 증가함에 따라 발생한다. 현상액 또는 세정액 배출시 RPM(revolution per minute)을 감소시킬 수 있으나, RPM변경으로 패턴들(3)의 형태 변경을 개선하는데에 한계가 있다.
본 발명은 다수의 패턴들 사이의 공간 일부를 필링막으로 채워 마스크 패턴을 형성하는 과정에서 미리 형성된 다수의 패턴들의 형태가 변형되는 현상을 개선할 수 있는 반도체 소자의 제조 방법을 제공한다.
본 발명의 제1 실시 예에 따른 반도체 소자의 제조방법은 반도체 기판 상에 서로 이격된 다수의 패턴들을 형성하는 단계, 상기 다수의 패턴들 사이에 상기 다수의 패턴들의 높이보다 낮은 높이를 가지며, 후속의 마스크 패턴을 형성하는 단계에서 제거되지 않는 필링막을 형성하는 단계, 상기 필링막이 형성된 전체 구조 상부에 마스크막을 형성하는 단계, 상기 다수의 패턴들의 일부가 노출되도록 상기 마스크막의 일부를 제거하여 상기 마스크 패턴을 형성하는 단계, 및 불순물 주입 공정을 실시하여 상기 반도체 기판에 불순물을 주입하는 단계를 포함한다.
본 발명의 제1 실시 예에 따른 반도체 소자의 제조방법은 구동 회로를 구성하는 트랜지스터가 형성될 제1 영역과, 메모리 셀들이 형성될 제2 영역이 정의된 반도체 기판의 상기 제1 영역 상부에 상기 트랜지스터의 제1 게이트를 형성하고, 상기 제2 영역 상부에 상기 메모리 셀들의 제2 게이트들을 형성하는 단계, 서로 이웃한 상기 제1 및 제2 게이트 사이 및 상기 제2 게이트들 사이에 상기 제1 및 제2 게이트들보다 낮은 높이를 가진 필링막을 형성하는 단계, 상기 제1 영역의 상부를 차단하며, 상기 제2 영역의 상부를 개구시키는 마스크 패턴을 형성하는 단계, 및 상기 마스크 패턴에 의해 노출된 상기 필링막을 통해 불순물 주입 공정을 실시하여 상기 반도체 기판의 상기 제2 영역에 불순물을 주입하는 단계를 포함한다.
상기 마스크 패턴을 형성하는 단계는 상기 제1 및 제2 영역의 상부에 마스크막을 형성하는 단계, 및 상기 제2 영역의 상부가 개구되며, 상기 필링막이 잔류하도록 상기 마스크막의 일부를 제거하는 단계를 포함한다.
상기 필링막을 형성하는 단계 이전, 상기 제1 및 제2 게이트들을 마스크로 상기 반도체 기판의 상기 제1 및 제2 영역에 불순물을 주입하는 단계를 더 포함한다.
상기 필링막을 형성하는 단계 이전 상기 제1 및 제2 영역에 불순물을 형성하는 단계는 인(Phosphorous) 또는 아세닉(Asenic)을 1E12 ions/cm2 내지 1E13ions/cm2 의 도즈(does)로 주입하여 실시한다. 상기 제1 및 제2 영역에 불순물을 형성하는 단계 이 후 실시되는 상기 불순물 주입 공정은 메모리 셀들의 문턱 전압을 제어하기 위한 제1 불순물을 주입하는 단계, 및 메모리 셀들의 접합 영역들을 형성하기 위한 제2 불순물을 주입하는 단계를 포함한다. 상기 제1 불순물을 주입하는 단계는 1E12 ions/cm2 내지 5E13ions/cm2 도즈(does)의 보른(boron)을 10KeV 내지 50KeV의 에너지로 주입하여 실시한다. 상기 제2 불순물을 주입하는 단계는 아세닉(Asenic)을 1E12 ions/cm2 내지 1E13ions/cm2 의 도즈(does)로 주입하여 실시한다.
상기 제1 및 제2 게이트들보다 낮은 높이를 가진 필링막을 형성하는 단계는 상기 제1 및 제2 게이트들 및 상기 반도체 기판의 노출된 표면을 따라 캡핑막을 형성하는 단계, 서로 이웃한 상기 제1 및 제2 게이트 사이 및 상기 제2 게이트들 사이가 채워지도록 상기 제1 및 제2 게이트들보다 높은 제1 높이를 가지며, 상기 마스크 패턴과 다른 물질인 상기 필링막을 상기 캡핑막의 상부에 형성하는 단계, 상기 캡핑막이 노출되는 시점에서 정지하는 평탄화 공정으로 상기 제1 높이를 가진 상기 필링막을 평탄화하는 단계, 상기 캡핑막의 노출된 영역을 제거하는 단계, 및 상기 평탄화된 상기 필링막을 식각하는 단계를 포함한다.
상기 캡핑막은 질화막이고, 상기 필링막은 산화막인 것이 바람직하다.
상기 산화막은 LP-TEOS(low-pressure tetraethly orthosilicate)로 형성하는 것이 바람직하다.
상기 캡핑막은 LP-CVD(Low pressure-chemical vapor deposition)로 형성하는 것이 바람직하다.
상기 캡핑막은 20Å 내지 50Å의 두께로 형성되는 것이 바람직하다.
상기 제1 및 제2 게이트들보다 낮은 높이를 가진 상기 필링막은 100Å 내지 500Å의 높이를 가지는 것이 바람직하다.
본 발명의 제3 실시 예에 따른 반도체 소자의 제조방법은 구동 회로를 구성하는 트랜지스터가 형성될 제1 영역과, 메모리 셀들이 형성될 제2 영역이 정의된 반도체 기판의 상기 제1 영역 상부에 상기 트랜지스터의 제1 게이트를 형성하고, 상기 제2 영역 상부에 상기 메모리 셀들의 제2 게이트들을 형성하는 단계, 상기 제1 및 제2 게이트를 마스크로 한 블랭킷 불순물 주입 공정으로 상기 제1 및 제2 영역에 제1 불순물 영역을 형성하는 단계, 서로 이웃한 상기 제1 및 제2 게이트 사이 및 상기 제2 게이트들 사이에 상기 제1 및 제2 게이트들보다 낮은 높이를 가진 필링막을 형성하는 단계, 포토리소그래피 공정으로 상기 제1 영역의 상부를 차단하며, 상기 제2 영역의 상부를 개구시키는 포토레지스트 패턴을 형성하는 단계, 및 상기 포토레지스트 패턴에 의해 노출된 상기 필링막을 통해 불순물 주입 공정을 실시하여 상기 제2 영역에 제2 불순물 영역을 형성하는 단계를 포함하고, 상기 필링막은 상기 포토리소그래피 공정에 의해 제거되지 않는 것이 바람직하다.
본 발명은 다수의 패턴들 사이의 공간 일부를 필링막으로 채워 다수의 패턴들 사이의 공간이 가진 종횡비를 낮춘 후, 후속 공정을 위한 마스크 패턴을 형성함으로써, 마스크 패턴을 형성하는 과정에서 계면 장력에 의해 패턴들에 가해지는 스트레스를 개선할 수 있다. 그 결과, 본 발명은 마스크 패턴을 형성하는 과정에서 발생하는 스트레스로 인해 패턴들의 형태가 변형되는 현상을 개선할 수 있다.
도 1a 및 도 1b는 다수의 패턴들이 형성된 영역을 개구시키는 마스크 패턴을 형성하는 공정 및 그에 따른 문제점을 설명하기 위한 단면도들이다.
도 2는 본 발명의 실시 예에 따른 반도체 소자의 제조방법 일부를 설명하기 위한 순서도이다.
도 3a 내지 도 3h는 도 2의 순서에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 2는 본 발명의 실시 예에 따른 반도체 소자의 제조방법 일부를 설명하기 위한 순서도이다.
도 3a 내지 도 3h는 도 2의 순서에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시 예에 한정되는 것은 아니다. 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 2는 본 발명의 실시 예에 따른 반도체 소자의 제조방법 일부를 설명하기 위한 순서도이고, 도 3a 내지 도 3h는 도 2의 순서에 따른 반도체 소자의 제조방법을 도시한 단면도들이다. 이하에서는 낸드 플래시 메모리 소자의 메모리 셀 접합 영역 형성방법을 일례로 들어 본 발명에 따른 반도체 소자의 제조 방법에 대해 구체적으로 설명한다.
도 2 및 도 3a를 참조하면, 반도체 기판(101) 상부에 트렌치를 사이에 두고 서로 이격된 다수의 패턴들(DG, CG)을 형성한다. 반도체 기판(101)에는 다수의 영역이 정의된다. 낸드 플래시 메모리 소자의 경우, 다수의 영역은 주변 영역인 제1 영역(A)과 메모리 셀 영역인 제2 영역(B)을 포함하며, 다수의 패턴들은 구동 게이트인 제1 게이트(DG)와 셀 게이트들인 제2 게이트들(CG)을 포함한다. 주변 영역은 데이터를 저장하는 메모리 셀들을 구동하기 위한 회로 소자를 구성하는 구동 트랜지스터들이 형성되는 영역이며, 구동 게이트는 구동 트랜지스터의 게이트이다. 메모리 셀 영역은 데이터를 저장하는 메모리 셀들이 형성되는 영역이며, 셀 게이트는 메모리 셀의 게이트이다.
S1 단계에서 공지된 방법으로 반도체 기판(101) 상부에 게이트 패턴을 형성함으로써 제1 및 제2 게이트들(DG, CG)이 형성된다. 서로 이웃한 제2 게이트들(CG)은 서로 이웃한 제1 게이트(DG)보다 좁은 간격으로 이격된다. 제1 및 제2 게이트(DG, CG)는 반도체 기판(101) 상에 적층된 게이트 절연막(103), 제1 도전막(105), 유전체막(107) 및 제2 도전막(109)을 포함하며, 제1 및 제2 게이트(DG, CG) 각각의 제2 도전막(109) 상부에는 게이트 하드 마스크 패턴(111)이 잔여할 수 있다. 제1 게이트(DG)의 제1 도전막(105) 및 제2 도전막(109)은 유전체막(107)을 관통하는 컨택홀(CT)을 통해 전기적으로 연결되어 구동 트랜지스터의 게이트로 이용된다. 제2 게이트(CG)의 제1 도전막(105)은 유전체막(107)을 통해 제2 도전막(109)과 절연되어 플로팅 게이트로 이용된다. 제2 게이트(CG)의 폭은 반도체 소자의 고집적화를 위해 30nm이하로 좁게 형성될 수 있다. 한편, 서로 인접한 제2 게이트들(CG) 사이에 정의된 공간의 폭은 제2 게이트(CG)의 폭보다 크지만 반도체 소자의 고집적화를 위해 제2 게이트폭(CG)의 2배 미만으로 형성될 수 있다.
이 후, S3 단계에서 제1 및 제2 게이트들(DG, CG)을 형성하기 위한 식각 공정시 식각 표면의 손상을 제거하기 위한 재산화 공정을 더 실시할 수 있다.
도 2 및 도 3b를 참조하면, S5 단계에서 LDD(Lightly Doped Drain) 불순물을 주입한다. LDD 불순물 주입은 구동 트랜지스터들 중 LDD 구조를 가진 트랜지스터의 저농도 불순물 영역(이하, 제1 불순물 영역(113a)이라 함)을 형성하기 위한 공정이다.
제1 영역(A)에는 저전압 NMOS 트랜지스터, 저전압 PMOS 트랜지스터, 및 고전압 NMOS 트랜지스터 등이 형성될 수 있으며, 저전압 NMOS트랜지스터는 LDD구조의 소스 또는 드레인 정션(junction)을 포함할 수 있다. 본 발명의 실시 예에 도시된 제1 영역(A)은 LDD 구조가 도입된 저전압 NMOS트랜지스터 영역이다.
LDD 불순물 주입 공정은 불순물 주입 마스크 없이 반도체 기판(101)에 불순물을 주입하는 블랭킷 주입(blanket implant) 공정으로 실시된다. 블랭킷 주입시 제1 및 제2 게이트들(DG, CG)은 제1 및 제2 게이트들(DG, CG) 하부의 반도체 기판(101)에 불순물이 주입되는 것을 차단하는 마스크 역할을 한다. 이로써, 제1 영역(A) 뿐 아니라, 제2 영역(B)에도 제1 불순물 영역(113a)이 형성되며, 제1 불순물 영역(113a)은 서로 이웃한 제1 게이트(DG)들 사이 또는 서로 이웃한 제2 게이트(CG)들 사이의 반도체 기판(101)에 형성된다. 또한, 도면에 도시하진 않았으나, 제1 불순물 영역(113a)은 저전압 PMOS 트랜지스터 및 고전압 NMOS트랜지스터가 형성될 영역에도 형성된다.
저전압 NMOS 트랜지스터의 LDD 구조를 위한 제1 불순물 영역(113a)은 인(Phosphrous) 또는 아세닉(Asenic)을 1E12ions/㎠ 내지 1E13ions/㎠ 도즈(does)로 주입하여 형성한다.
이와 같이, 불순물 마스크를 사용하지 않는 블랭킷 주입 공정으로 제1 불순물 영역(113a)을 형성하게 되면 1회의 포토리소그래피 공정을 생략할 수 있으므로 생산 비용을 절감할 수 있다.
도 2 및 도 3c를 참조하면, S7단계에서 제1 및 제2 게이트들(DG, CG) 및 반도체 기판(101)의 노출된 표면을 따라 캡핑막(115)을 형성한다. 캡핑막(115)은 후속 필링막 형성시 필링막을 구성하는 물질로 인해 반도체 기판(101), 제1 및 제2 게이트들(DG, CG)이 오염되는 것을 개선하기 위해 질화막으로 형성한다. 또한 후속 공정에서 형성되는 필링막으로부터의 오염물이 반도체 기판(101), 제1 및 제2 게이트들(DG, CG)로 이동하는 것을 개선하고, 제1 및 제2 게이트들(DG, CG)로 인한 토폴로지가 제거되지 않도록 하기 위해 캡핑막(115)은 20Å 내지 50Å의 두께로 형성되는 것이 바람직하다. 그리고, 캡핑막(115)은 스텝 커버리지(step coverage) 특성이 좋은 LP-CVD(Loe pressure chemical vapor deposition) 방식으로 형성되는 것이 바람직하다.
도 2 및 도 3d를 참조하면, S9단계에서 서로 이웃한 제1 및 제2 게이트(DG, CG) 사이와, 서로 이웃한 제2 게이트들(CG) 사이가 채워지도록 제1 및 제2 게이트(DG, CG)보다 높은 제1 높이(h1)를 가진 필링막(117)을 형성한다. 필링막(117)의 제1 높이(h1)는 반도체 소자의 디자인 룰에 따라 다양하게 설정될 수 있다. 또한 필링막(117)은 후속에서 형성될 층간 절연막과 동일하게 LP-TEOS(Low pressure - tetraethly orthosilicate)로 형성된 산화막인 것이 바람직하다.
도 2 및 도 3e를 참조하면, S11단계에서 필링막(117a)을 평탄화한다. 필링막(117a)의 평탄화는 캡핑막이 노출되는 시점에서 정지되는 화학적기계적연마(CMP: Chemical Meachanical Polishing)방식으로 실시되는 것이 바람직하다. 캡핑막이 평탄화 정지막으로 이용됨에 따라, 과도 식각으로 인한 제1 및 제2 게이트(DG, CG)의 손상을 방지할 수 있다. 상술한 공정을 통해 평탄화된 필링막(117a)에 의해 제1 및 제2 게이트들(DG, CG) 각각의 상부에 형성된 캡핑막의 일부 영역이 노출된다.
이 후, S13 단계에서 제1 및 제2 게이트들(DG, CG) 각각의 상부에서 노출된 캡핑막을 에치-백(etch-back)등의 식각 공정으로 제거한다. 이로써, 서로 이웃한 제1 및 제2 게이트(DG, CG) 사이와, 서로 이웃한 제2 게이트들(CG) 사이에 잔류하는 캡핑막(115a)은 U자 형태를 가진다.
도 2 및 도 3f를 참조하면, S15 단계에서 평탄화된 필링막을 습식 방식으로 리세스(recess)하여 제1 및 제2 게이트(DG, CG)보다 낮은 제2 높이(h2)를 가진 필링막(117b)을 형성한다. 필링막(117b)의 제2 높이(h2)는, 후속 마스크 패턴 형성 공정시 발생하는 계면 장력에 의해 제2 게이트들(CG)이 변형되는 현상을 방지할 수 있고 후속 메모리 셀 불순물 주입 공정시 불순물이 투과될 수 있도록 100Å 내지 500Å으로 형성되는 것이 바람직하다. 필링막(117b)의 상부면과 제1 및 제2 게이트들(DG, CG)의 상부면 사이의 단차는 필링막(117b) 형성 전 반도체 기판(101)의 상부면과 제1 및 제2 게이트들(DG, CG)의 상부면 사이의 단차에 비해 낮다. 또한, 식각 공정 후 잔류하는 필링막(117b)에 의해 서로 이웃한 제2 게이트들(CG) 사이의 개구된 공간이 가진 종횡비는 필링막(117b) 형성 전보다 개선된다.
도 2 및 도 3g를 참조하면, S17 단계에서 제1 영역(A) 상부를 차단하고, 제2 영역(B) 상부를 개구시키는 마스크 패턴(119)을 형성한다. 마스크 패턴(119)은 포토리소그래피 공정을 통해 형성된 포토레지스트 패턴이거나, 포토레지스트 패턴을 식각 마스크로 하는 식각 공정으로 마스크막의 노출된 영역을 제거하여 형성된 것일 수 있다. 마스크 패턴(119)은 서로 이웃한 제2 게이트들(CG) 사이에 필링막(117b)이 잔류하는 상태에서 형성된다. 필링막(117b)은 마스크막 및 마스크 패턴(119)과 다른 물질로 형성되며, 마스크막의 노출된 영역을 제거하는 공정을 통해 제거되지 않는다.
포토리소그래피 공정은 포토레지스트막을 형성하는 공정, 포토레지스트막의 선택된 영역을 노광하는 노광 공정, 포토레지스트막의 노광 영역 또는 비노광 영역을 제거하는 현상 공정, 및 세정 공정을 포함한다. 포토레지스트막의 선택된 영역을 노광한 후, 포토레지스트막의 노광된 영역 또는 비노광된 영역을 현상액을 통해 제거한다. 포토레지스트막이 포지티브 타입(positive type)일 경우 포토레지스트막의 노광된 영역이 제거되고, 포토레지스트막이 네가티브 타입(negative type)일 경우 포토레지스트막의 비노광된 영역이 제거된다.
상기에서 마스크 패턴(119)이 포토레지스트 패턴일 경우, 현상액을 통해 포토레지스트막의 노광된 영역 또는 비노광된 영역을 제거할 때, 현상액은 포토레지스트막의 노광된 영역 또는 비노광된 영역을 용해시키고 포토레지스트막이 제거될 영역에서 서로 이웃한 제2 게이트들(CG) 사이의 공간을 채우고 있다가 배출된다. 그리고, 세정 공정이 세정액을 이용한 습식 세정으로 실시되는 경우, 서로 이웃한 제2 게이트들(CG) 사이의 공간을 세정액이 채우고 있다가 배출된다. 이러한 현상액 및 세정액을 통해 계면 장력이 발생하나, 본 발명에 따른 필링막(117b)은 현상액 또는 세정액에 의해 제거되지 않으므로 서로 이웃한 제2 게이트들(CG) 사이에 필링막(117b)이 잔여하여 제2 게이트들(CG) 사이의 공간이 가진 종횡비가 감소된 다. 이와 같이 본 발명은 제2 게이트들(CG) 사이의 공간이 가진 종횡비가 감소된 상태에서 포토리소그래피 공정을 실시하므로 계면 장력이 제2 게이트들(CG)에 가하는 스트레스를 줄일 수 있다. 그 결과 본 발명은 제2 게이트들(CG)이 계면 장력에 의한 스트레스로 인해 쓰러지거나 기울어지는 현상을 개선할 수 있다.
한편, 마스크 패턴(119)이 포토레지스트 패턴을 식각 마스크로 마스크막의 노출된 영역을 습식 식각하여 형성한 패턴인 경우, 식각액은 마스크막이 제거될 영역에서 서로 이웃한 제2 게이트들(CG) 사이의 공간을 채우고 있다가 배출된다. 이러한 습식액을 통해 계면 장력이 발생할 수 있으나, 본 발명의 필링막(117b)은 습식액을 통해 제거되지 않으므로 서로 이웃한 제2 게이트들(CG) 사이에 필링막(117b)이 잔여하여 제2 게이트들(CG) 사이의 공간이 가진 종횡비가 감소된다. 이와 같이 제2 게이트들(CG) 사이의 공간이 가진 종횡비가 감소된 상태에서 습식 식각 공정을 실시하므로 계면 장력이 제2 게이트들(CG)에 가하는 스트레스를 줄일 수 있다. 그 결과 본 발명은 제2 게이트들(CG)이 계면 장력에 의한 스트레스로 인해 쓰러지거나 기울어지는 현상을 개선할 수 있다.
마스크 패턴(119) 형성 후, S19 단계에서 메모리 셀용 불순물을 주입한다. 메모리 셀용 불순물 주입은 서로 이웃한 제2 게이트들(CG) 사이의 반도체 기판(101)에 셀 접합 영역(이하, 제2 불순물 영역(113b)이라 함)을 형성하기 위한 공정이다. 메모리 셀용 불순물 주입은 LDD 불순물 주입 공정시 제2 영역(B)에 제1 불순물 영역이 형성된 것을 고려하여 튜닝된 공정으로 실시된다.
메모리 셀용 불순물 주입은 마스크 패턴(119)을 불순물 주입 마스크로 하여 실시되므로 제1 영역(A)에 형성된 제1 불순물 영역(113a)에 영향을 주지 않는다. 이러한 메모리 셀용 불순물 주입은 메모리 셀들의 문턱 전압을 제어하기 위한 제1 불순물을 주입하는 단계와 제2 영역(B)에 타겟으로 하는 제2 불순물 영역(113b)을 형성하기 위한 제2 불순물을 주입하는 단계를 포함한다.
상기 제1 불순물을 주입하는 단계는 1E12 ions/cm2 내지 5E13ions/cm2 도즈(does)의 보른(boron)을 10KeV 내지 50KeV의 에너지로 주입하여 실시하는 것이 바람직하다. 상기 제2 불순물을 주입하는 단계는 아세닉(Asenic)을 1E12 ions/cm2 내지 1E13ions/cm2 의 도즈(does)로 주입하여 실시하는 것이 바람직하다.
메모리 셀용 불순물 주입시 제2 게이트(CG)는 제2 게이트(CG) 하부의 반도체 기판(101)에 불순물이 주입되는 것을 차단하는 마스크 역할을 하며, 메모리 셀용 불순물 주입시 불순물은 잔류하는 필링막(117b)을 투과한다. 이로써, 제2 영역(B) 중 서로 이웃한 제2 게이트들(CG) 사이의 반도체 기판(101)에 제2 불순물 영역(113b)이 형성된다.
도 2 및 도 3h를 참조하면, 제2 불순물 영역(113b) 형성 후 마스크 패턴(119)을 제거하고, S21 단계에서 제1 및 제2 게이트들(DG, CG)의 표면을 포함한 필링막(117b) 표면에 스페이서막(121)을 형성한다. 상대적으로 좁은 간격으로 이격된 제2 게이트들(CG) 사이의 공간은 스페이서막(121)에 의해 매립될 수 있다. 스페이서막(121)은 절연막이다.
이 후, 도면에 도시하진 않았으나, 에치백(etch-back)등의 식각 공정으로 스페이서막(121)을 식각하여 제1 게이트(DG) 및 제2 게이트들(CG) 각각의 측벽에 스페이서를 잔류시킨다. 이 때, 상대적으로 좁은 간격으로 이격된 제2 게이트들(CG) 사이를 매립하는 스페이서막(121)은 제거되지 않고 제2 게이트들(CG) 사이를 매립하며 잔여할 수 있다. 이 후, 스페이서, 제1 및 제2 게이트(DG, CG)를 마스크로 불순물을 주입하면, 스페이서에 의해 차단되지 않은 제1 영역(A)의 제1 불순물 영역(113a) 일측에 제1 불순물 영역(113a)보다 높은 농도의 제3 불순물 영역이 형성된다. 이에 따라, 제1 영역(A)에 제1 및 제3 불순물 영역을 포함하는 LDD 구조의 접합 영역을 형성할 수 있다. 이후, 층간 절연막을 형성하고 제3 불순물 영역을 노출시키는 콘택홀등을 형성하기 위한 식각 공정을 진행한다. 이 때, 층간 절연막과 필링막(117b)이 동일한 물질인 경우, 콘택홀을 형성하기 위한 식각 공정을 단순화할 수 있다.
본 발명은 상술한 낸드 플래시 메모리 소자의 메모리 셀 접합 영역 형성공정에 한정되어 적용되는 것이 아니라, 다수의 패턴들 형성 후 반도체 기판의 선택된 영역을 노출시키기 위한 마스크 패턴을 형성하는 단계를 포함하는 공지의 어떠한 반도체 소자 제조 공정에 적용될 수 있다.
상술한 본 발명은 다수의 패턴들 사이의 공간 일부를 필링막으로 채워 다수의 패턴들 사이의 공간이 가진 종횡비를 낮춘 후, 후속 공정을 위한 마스크 패턴을 형성함으로써, 마스크 패턴을 형성하는 과정에서 계면 장력에 의해 패턴들에 가해지는 스트레스를 개선할 수 있다. 그 결과, 본 발명은 마스크 패턴을 형성하는 과정에서 발생하는 스트레스로 인해 패턴들의 형태가 변형되는 현상을 개선할 수 있다.
101: 반도체 기판 DG: 구동 게이트
CG: 셀 게이트 113a: 제1 불순물 영역
113b: 제2 불순물 영역 115: 캡핑막
117: 필링막 119: 마스크 패턴
121: 스페이서막
CG: 셀 게이트 113a: 제1 불순물 영역
113b: 제2 불순물 영역 115: 캡핑막
117: 필링막 119: 마스크 패턴
121: 스페이서막
Claims (19)
- 반도체 기판 상에 서로 이격된 다수의 패턴들을 형성하는 단계;
상기 다수의 패턴들 사이에 상기 다수의 패턴들의 높이보다 낮은 높이를 가지며, 후속의 마스크 패턴을 형성하는 단계에서 제거되지 않는 필링막을 형성하는 단계;
상기 필링막이 형성된 전체 구조 상부에 마스크막을 형성하는 단계;
상기 다수의 패턴들의 일부가 노출되도록 상기 마스크막의 일부를 제거하여 상기 마스크 패턴을 형성하는 단계; 및
불순물 주입 공정을 실시하여 상기 반도체 기판에 불순물을 주입하는 단계를 포함하는 반도체 소자의 제조방법. - 제 1 항에 있어서,
상기 다수의 패턴들의 높이보다 낮은 높이를 가진 필링막을 형성하는 단계는
상기 다수의 패턴들 및 상기 반도체 기판의 노출된 표면을 따라 캡핑막을 형성하는 단계;
상기 다수의 패턴들 사이가 채워지도록 상기 다수의 패턴들보다 높은 제1 높이를 가진 상기 필링막을 상기 캡핑막의 상부에 형성하는 단계;
상기 캡핑막이 노출되는 시점에서 정지하는 평탄화 공정으로 상기 제1 높이를 가진 상기 필링막을 평탄화하는 단계;
상기 캡핑막의 노출된 영역을 제거하는 단계; 및
상기 평탄화된 상기 필링막을 식각하는 단계를 포함하는 반도체 소자의 제조방법. - 제 2 항에 있어서,
상기 캡핑막은 질화막이고, 상기 필링막은 산화막인 반도체 소자의 제조방법. - 제 2 항에 있어서,
상기 캡핑막은 20Å 내지 50Å의 두께로 형성되는 반도체 소자의 제조방법. - 제 1 항에 있어서,
상기 마스크막은 포토레지스트막이며 현상액을 통해 제거되는 반도체 소자의 제조방법. - 구동 회로를 구성하는 트랜지스터가 형성될 제1 영역과, 메모리 셀들이 형성될 제2 영역이 정의된 반도체 기판의 상기 제1 영역 상부에 상기 트랜지스터의 제1 게이트를 형성하고, 상기 제2 영역 상부에 상기 메모리 셀들의 제2 게이트들을 형성하는 단계;
서로 이웃한 상기 제1 및 제2 게이트 사이 및 상기 제2 게이트들 사이에 상기 제1 및 제2 게이트들보다 낮은 높이를 가진 필링막을 형성하는 단계;
상기 제1 영역의 상부를 차단하며, 상기 제2 영역의 상부를 개구시키는 마스크 패턴을 형성하는 단계; 및
상기 마스크 패턴에 의해 노출된 상기 필링막을 통해 불순물 주입 공정을 실시하여 상기 반도체 기판의 상기 제2 영역에 불순물을 주입하는 단계를 포함하는 반도체 소자의 제조방법. - 제 6 항에 있어서,
상기 마스크 패턴을 형성하는 단계는
상기 제1 및 제2 영역의 상부에 마스크막을 형성하는 단계; 및
상기 제2 영역의 상부가 개구되며, 상기 필링막이 잔류하도록 상기 마스크막의 일부를 제거하는 단계를 포함하는 반도체 소자의 제조방법. - 제 6 항에 있어서,
상기 필링막을 형성하는 단계 이전,
상기 제1 및 제2 게이트들을 마스크로 상기 반도체 기판의 상기 제1 및 제2 영역에 불순물을 주입하는 단계를 더 포함하는 반도체 소자의 제조방법. - 제 8 항에 있어서,
상기 필링막을 형성하는 단계 이전 상기 제1 및 제2 영역에 불순물을 형성하는 단계는 인(Phosphorous) 또는 아세닉(Asenic)을 1E12 ions/cm2 내지 1E13ions/cm2 의 도즈(does)로 주입하여 실시하는 반도체 소자의 제조방법. - 제 8 항에 있어서,
상기 제1 및 제2 영역에 불순물을 형성하는 단계 이 후 실시되는 상기 불순물 주입 공정은
메모리 셀들의 문턱 전압을 제어하기 위한 제1 불순물을 주입하는 단계; 및
메모리 셀들의 접합 영역들을 형성하기 위한 제2 불순물을 주입하는 단계를 포함하는 반도체 소자의 제조방법. - 제 10 항에 있어서,
상기 제1 불순물을 주입하는 단계는
1E12 ions/cm2 내지 5E13ions/cm2 도즈(does)의 보른(boron)을 10KeV 내지 50KeV의 에너지로 주입하여 실시하는 반도체 소자의 제조방법. - 제 10 항에 있어서,
상기 제2 불순물을 주입하는 단계는
아세닉(Asenic)을 1E12 ions/cm2 내지 1E13ions/cm2 의 도즈(does)로 주입하여 실시하는 반도체 소자의 제조방법. - 제 6 항에 있어서,
상기 제1 및 제2 게이트들보다 낮은 높이를 가진 필링막을 형성하는 단계는
상기 제1 및 제2 게이트들 및 상기 반도체 기판의 노출된 표면을 따라 캡핑막을 형성하는 단계;
서로 이웃한 상기 제1 및 제2 게이트 사이 및 상기 제2 게이트들 사이가 채워지도록 상기 제1 및 제2 게이트들보다 높은 제1 높이를 가지며, 상기 마스크 패턴과 다른 물질인 상기 필링막을 상기 캡핑막의 상부에 형성하는 단계;
상기 캡핑막이 노출되는 시점에서 정지하는 평탄화 공정으로 상기 제1 높이를 가진 상기 필링막을 평탄화하는 단계;
상기 캡핑막의 노출된 영역을 제거하는 단계; 및
상기 평탄화된 상기 필링막을 식각하는 단계를 포함하는 반도체 소자의 제조방법. - 제 13 항에 있어서,
상기 캡핑막은 질화막이고, 상기 필링막은 산화막인 반도체 소자의 제조방법. - 제 14 항에 있어서,
상기 산화막은 LP-TEOS(low-pressure tetraethly orthosilicate)로 형성하는 반도체 소자의 제조방법. - 제 13 항에 있어서,
상기 캡핑막은 LP-CVD(Low pressure-chemical vapor deposition)로 형성하는 반도체 소자의 제조방법. - 제 13 항에 있어서,
상기 캡핑막은 20Å 내지 50Å의 두께로 형성되는 반도체 소자의 제조방법. - 제 6 항에 있어서,
상기 제1 및 제2 게이트들보다 낮은 높이를 가진 상기 필링막은 100Å 내지 500Å의 높이를 가지는 반도체 소자의 제조방법. - 구동 회로를 구성하는 트랜지스터가 형성될 제1 영역과, 메모리 셀들이 형성될 제2 영역이 정의된 반도체 기판의 상기 제1 영역 상부에 상기 트랜지스터의 제1 게이트를 형성하고, 상기 제2 영역 상부에 상기 메모리 셀들의 제2 게이트들을 형성하는 단계;
상기 제1 및 제2 게이트를 마스크로 한 블랭킷 불순물 주입 공정으로 상기 제1 및 제2 영역에 제1 불순물 영역을 형성하는 단계;
서로 이웃한 상기 제1 및 제2 게이트 사이 및 상기 제2 게이트들 사이에 상기 제1 및 제2 게이트들보다 낮은 높이를 가진 필링막을 형성하는 단계;
포토리소그래피 공정으로 상기 제1 영역의 상부를 차단하며, 상기 제2 영역의 상부를 개구시키는 포토레지스트 패턴을 형성하는 단계; 및
상기 포토레지스트 패턴에 의해 노출된 상기 필링막을 통해 불순물 주입 공정을 실시하여 상기 제2 영역에 제2 불순물 영역을 형성하는 단계를 포함하고,
상기 필링막은 상기 포토리소그래피 공정에 의해 제거되지 않는 반도체 소자의 제조방법.
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