KR101083918B1 - 반도체 메모리 소자의 제조 방법 - Google Patents

반도체 메모리 소자의 제조 방법 Download PDF

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KR101083918B1 KR1020100128296A KR20100128296A KR101083918B1 KR 101083918 B1 KR101083918 B1 KR 101083918B1 KR 1020100128296 A KR1020100128296 A KR 1020100128296A KR 20100128296 A KR20100128296 A KR 20100128296A KR 101083918 B1 KR101083918 B1 KR 101083918B1
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이강재
정은주
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Abstract

본 발명에 따른 반도체 소자의 제조방법은 셀 영역, 셀렉트 트랜지스터 영역, 및 주변 영역이 정의된 반도체 기판 상에 게이트 패턴용 적층 구조를 형성하는 단계와, 상기 셀 영역 상의 상기 게이트 패턴용 적층 구조를 패터닝하여 상기 셀 영역 상부에 셀 게이트들을 형성하는 단계와, 상기 셀 게이트들 각각의 양측에서 노출된 상기 반도체 기판의 상기 셀 영역에 제1 불순물 주입 영역을 형성하는 단계와, 상기 셀 게이트들 사이를 절연막으로 채우는 단계와, 상기 셀렉트 트랜지스터 영역 및 상기 주변 영역 상의 상기 게이트 패턴용 적층 구조를 패터닝하여 상기 셀렉트 트랜지스터 영역 상부에 셀렉트 게이트들을 형성하고, 상기 주변 영역 상부에 구동 게이트들을 형성하는 단계와, 상기 셀렉트 게이트들 사이에서 노출된 상기 반도체 기판의 상기 셀렉트 트랜지스터 영역에 제2 불순물 주입 영역을 형성하는 단계와, 상기 구동 게이트 양측에서 노출된 상기 반도체 기판의 상기 주변 영역에 제3 불순물 주입 영역을 형성하는 단계를 포함한다.

Description

반도체 메모리 소자의 제조 방법{Method of fabricating a semiconductor memory device}
본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로, 특히 불순물 주입 영역을 형성하는 과정에서 메모리 셀의 게이트 패턴들의 형태가 변형되는 현상을 방지할 수 있는 반도체 메모리 소자의 제조 방법에 관한 것이다.
반도체 메모리 소자는 다수의 불순물 주입 영역을 포함하고 있다. 다수의 불순물 주입 영역들에는 불순물 주입 영역들 각각의 전기적 특성에 따라 다른 농도로 불순물이 주입되거나, 다른 종류의 불순물이 주입되거나, 다른 깊이로 불순물이 주입될 수 있다. 이와 같이 서로 다른 불순물 주입 영역들은 동일한 특성을 가진 불순물 주입 영역들만을 개구시키고 나머지 불순물 주입 영역들을 차단하는 불순물 주입 마스크를 형성하는 공정, 불순물 주입 마스크를 통해 개구된 영역에만 불순물을 주입하는 공정, 불순물 주입 마스크를 제거하는 공정, 및 세정 공정을 불순물 주입 영역들의 종류만큼 반복실시함으로써 형성된다.
상술한 불순물 주입 영역들을 형성하기 전, 일반적으로 반도체 메모리 소자의 게이트 패턴들을 먼저 형성한다. 그러나, 최근 반도체 메모리 소자의 고집적화로 인해 메모리 셀들의 게이트들 간 간격이 좁아짐에 따라 불순물 주입 마스크를 제거하는 공정 및 세정 공정의 영향으로 게이트 패턴들이 쓰러지거나, 휘어지는 현상이 빈번해지고 있다. 이하, 낸드 플래시 메모리 소자를 예로 들어, 메모리 셀의 게이트 패턴이 불순물 주입 영역 형성 공정의 영향으로 변형되는 문제에 대해 보다 구체적으로 설명한다.
낸드 플래시 메모리 소자는 데이터를 저장하는 메모리 셀들이 형성되는 셀 영역, 메모리 셀들을 선택하기 위한 드레인 셀렉트 트랜지스터 또는 소스 셀렉트 트랜지스터가 형성되는 셀렉트 트랜지스터 영역, 및 낸드 플래시 메모리 소자를 구동시키기 위한 구동 트랜지스터들이 형성되는 주변 영역을 포함한다. 낸드 플래시 메모리 소자의 메모리 셀들은 소스 셀렉트 트랜지스터와 드레인 셀렉트 트랜지스터 사이에서 직렬로 연결되어 하나의 셀 스트링을 구성한다. 셀 스트링을 구성하는 메모리 셀들 각각의 게이트(이하, "셀 게이트"라 함) 양측에서 노출된 반도체 기판에는 셀 접합 영역인 제1 불순물 주입 영역이 형성된다. 그리고, 서로 이웃한 드레인 셀렉트 트랜지스터들의 게이트(이하, "드레인 셀렉트 게이트"라 함)들 사이에서 노출된 반도체 기판과, 서로 이웃한 소스 셀렉트 트랜지스터들의 게이트(이하, "소스 셀렉트 게이트"라 함)들 사이에서 노출된 반도체 기판에는 드레인 영역 또는 소스 영역인 제2 불순물 주입 영역이 형성된다. 그리고, 구동 트랜지스터의 게이트(이하, "구동 게이트"라 함) 양측에서 노출된 반도체 기판에는 소스 또는 드레인 영역인 제3 불순물 주입 영역이 형성된다.
상술한 제1 내지 제3 불순물 주입 영역들은 셀 게이트들, 소스 및 드레인 셀렉트 게이트들, 및 구동 게이트들을 포함하는 게이트 패턴들을 형성한 후 형성된다. 셀 게이트는 소스 및 드레인 셀렉트 게이트들 및 구동 게이트에 비해 종횡비가 상대적으로 크며, 셀 게이트들간 간격은 소스 셀렉트 게이트들간 간격, 드레인 셀렉트 게이트들간 간격, 및 구동 게이트들간 간격에 비해 좁다. 그리고 셀 게이트들간 간격은 반도체 소자의 고집적화로 인해 더욱 좁아지고 있다. 따라서, 제1 내지 제3 불순물 주입 영역들을 형성하기 위한 공정의 영향으로 인한 게이트 패턴 변형은 주로 셀 게이트에서 발생한다.
셀 게이트의 변형은 제2 및 제3 불순물 주입 영역을 형성하는 과정에서 발생할 수 있다. 제2 및 제3 불순물 주입 영역은 제1 불순물 주입 영역과 다른 농도 또는 다른 종류의 불순물을 주입하여 형성될 수 있다. 이에 따라, 제2 또는 제3 불순물 주입 영역을 형성하기 위해서는 셀 영역을 차단하고, 주변 영역 또는 셀렉트 트랜지스터 영역을 개구시키는 불순물 주입 마스크를 형성한 후, 제2 또는 제3 불순물 주입 영역을 형성하기 위한 불순물 주입 공정을 실시해야 한다. 그리고 제2 또는 제3 불순물 주입 영역을 형성하기 위한 불순물 주입 공정 이후, 불순물 주입 마스크를 스트립 공정으로 제거하고, 세정 공정을 실시한다. 이 때, 상대적으로 좁은 간격으로 형성되며, 상대적으로 큰 종횡비를 가진 셀 게이트들이 제2 또는 제3 불순물 주입 영역을 형성하기 위한 불순물 주입 마스크 제거 공정 및 세정 공정의 영향으로 휘어지거나 쓰러져 변형된다.
본 발명은 불순물 주입 영역을 형성하는 과정에서 메모리 셀의 게이트 패턴들의 형태가 변형되는 현상을 방지할 수 있는 반도체 메모리 소자의 제조 방법을 제공한다.
본 발명의 제1 실시 예에 따른 반도체 메모리 소자의 제조방법은 제1 영역 및 제2 영역이 정의된 반도체 기판 상에 게이트 패턴용 적층 구조를 형성하는 단계와, 상기 제1 영역 상의 상기 게이트 패턴용 적층 구조를 패터닝하여 제1 간격으로 이격된 제1 게이트들을 형성하는 단계와, 상기 제1 게이트들 각각의 양측에서 노출된 상기 반도체 기판의 상기 제1 영역에 제1 불순물 주입 영역을 형성하는 단계와, 상기 제1 게이트들 사이를 절연막으로 채우는 단계와, 상기 제2 영역 상의 상기 게이트 패턴용 적층 구조를 패터닝하여 상기 제2 영역 상부에 상기 제1 간격보다 큰 제2 간격으로 이격된 제2 게이트들을 형성하는 단계와, 상기 제2 게이트들 사이에서 노출된 상기 반도체 기판의 상기 제2 영역에 제2 불순물 주입 영역을 형성하는 단계를 포함한다.
상기 제1 게이트들을 형성하는 단계는 상기 게이트 패턴용 적층 구조 상에 제1 하드 마스크막을 형성하는 단계와, 상기 제1 하드 마스크막을 패터닝하여, 상기 제2 영역 상부에 형성된 상기 게이트 패턴용 적층 구조를 차단하고 상기 제1 게이트들이 형성될 영역을 정의하는 제1 하드 마스크 패턴들을 형성하는 단계와, 상기 제1 하드 마스크 패턴들을 통해 노출된 상기 게이트 패턴용 적층 구조를 제거하는 단계를 포함한다. 상기 제1 하드 마스크 패턴들을 형성하는 단계는 상기 제1 하드 마스크막 상에 제2 하드 마스크막을 형성하는 단계와, 상기 셀 영역 상부의 상기 제2 하드 마스크막 상에 격리 패턴들을 형성하는 단계와, 상기 격리 패턴들 각각의 측벽에 스페이서를 형성하는 단계와, 상기 격리 패턴들을 제거하는 단계와, 상기 스페이서들을 통해 노출된 상기 제2 하드 마스크막을 제거하여 상기 제1 영역 상부에 제2 하드 마스크 패턴들을 형성하는 단계와, 상기 제2 영역 상부의 상기 제1 하드 마스크막을 차단하고, 상기 제1 영역 상부의 상기 제1 하드 마스크막 및 상기 제2 하드 마스크 패턴들을 노출시키는 포토레지스트 패턴들을 형성하는 단계와, 상기 포토레지스트 패턴들 및 상기 제2 하드 마스크 패턴들을 통해 노출된 상기 제1 영역 상부의 상기 제1 하드 마스크막을 제거하는 단계와, 상기 포토레지스트 패턴들 및 상기 제2 하드 마스크 패턴들을 제거하는 단계를 포함할 수 있다.
상기 제2 게이트들을 형성하는 단계는 상기 제2 게이트들이 형성될 영역을 정의하며 상기 제1 게이트들 및 상기 절연막을 차단하는 포토레지스트 패턴들을 상기 제1 하드 마스크 패턴 상에 형성하는 단계와, 상기 포토레지스트 패턴들을 통해 노출된 상기 제1 하드 마스크 패턴을 제거하는 단계와, 상기 제1 하드 마스크 패턴이 제거된 영역에서 노출된 상기 게이트 패턴용 적층 구조를 제거하는 단계와, 상기 포토레지스트 패턴들을 제거하는 단계를 포함한다.
상기 제2 불순물 주입 영역을 형성하는 단계는 상기 제2 게이트들 사이의 상기 반도체 기판을 노출시키는 불순물 주입 마스크를 형성하는 단계와, 상기 불순물 주입 마스크를 통해 노출된 상기 제2 게이트들 사이의 상기 반도체 기판에 불순물을 주입하는 단계와, 상기 불순물 주입 마스크를 제거하는 단계를 포함한다.
상기 제2 게이트에 비해 상기 제1 게이트의 종횡비가 크다.
본 발명의 제2 실시 예에 따른 반도체 메모리 소자의 제조방법은 셀 영역, 셀렉트 트랜지스터 영역, 및 주변 영역이 정의된 반도체 기판 상에 게이트 패턴용 적층 구조를 형성하는 단계와, 상기 셀 영역 상의 상기 게이트 패턴용 적층 구조를 패터닝하여 상기 셀 영역 상부에 셀 게이트들을 형성하는 단계와, 상기 셀 게이트들 각각의 양측에서 노출된 상기 반도체 기판의 상기 셀 영역에 제1 불순물 주입 영역을 형성하는 단계와, 상기 셀 게이트들 사이를 절연막으로 채우는 단계와, 상기 셀렉트 트랜지스터 영역 및 상기 주변 영역 상의 상기 게이트 패턴용 적층 구조를 패터닝하여 상기 셀렉트 트랜지스터 영역 상부에 셀렉트 게이트들을 형성하고, 상기 주변 영역 상부에 구동 게이트들을 형성하는 단계와, 상기 셀렉트 게이트들 사이에서 노출된 상기 반도체 기판의 상기 셀렉트 트랜지스터 영역에 제2 불순물 주입 영역을 형성하는 단계와, 상기 구동 게이트 양측에서 노출된 상기 반도체 기판의 상기 주변 영역에 제3 불순물 주입 영역을 형성하는 단계를 포함한다.
상기 셀 게이트들을 형성하는 단계는 상기 게이트 패턴용 적층 구조 상에 제1 하드 마스크막을 형성하는 단계와, 상기 제1 하드 마스크막을 패터닝하여, 상기 셀렉트 트랜지스터 영역 및 상기 주변 영역 상부에 형성된 상기 게이트 패턴용 적층 구조를 차단하고 상기 셀 게이트들이 형성될 영역을 정의하는 제1 하드 마스크 패턴들을 형성하는 단계와, 상기 제1 하드 마스크 패턴들을 통해 노출된 상기 게이트 패턴용 적층 구조를 제거하는 단계를 포함한다.
상기 제1 하드 마스크 패턴들을 형성하는 단계는 상기 제1 하드 마스크막 상에 제2 하드 마스크막을 형성하는 단계와, 상기 셀 영역 상부의 상기 제2 하드 마스크막 상에 격리 패턴들을 형성하는 단계와, 상기 격리 패턴들 각각의 측벽에 스페이서를 형성하는 단계와, 상기 격리 패턴들을 제거하는 단계와, 상기 스페이서들을 통해 노출된 상기 제2 하드 마스크막을 제거하여 상기 셀 영역 상부에 제2 하드 마스크 패턴들을 형성하는 단계와, 상기 셀렉트 트랜지스터 영역 및 상기 주변 영역 상부의 상기 제1 하드 마스크막을 차단하고, 상기 셀 영역 상부의 상기 제1 하드 마스크막 및 상기 제2 하드 마스크 패턴들을 노출시키는 포토레지스트 패턴들을 형성하는 단계와, 상기 포토레지스트 패턴들 및 상기 제2 하드 마스크 패턴들을 통해 노출된 상기 셀 영역 상부의 상기 제1 하드 마스크막을 제거하는 단계와, 상기 포토레지스트 패턴들 및 상기 제2 하드 마스크 패턴들을 제거하는 단계를 포함한다.
상기 셀렉트 게이트들 및 상기 구동 게이트들을 형성하는 단계는 상기 셀렉트 게이트들 및 상기 구동 게이트들이 형성될 영역을 정의하며 상기 셀 게이트들 및 상기 절연막을 차단하는 포토레지스트 패턴들을 상기 제1 하드 마스크 패턴 상에 형성하는 단계와, 상기 포토레지스트 패턴들을 통해 노출된 상기 제1 하드 마스크 패턴을 제거하는 단계와, 상기 제1 하드 마스크 패턴이 제거된 영역에서 노출된 상기 게이트 패턴용 적층 구조를 제거하는 단계와, 상기 포토레지스트 패턴들을 제거하는 단계를 포함한다.
상기 제2 불순물 주입 영역을 형성하는 단계는 상기 셀렉트 게이트들 사이의 상기 반도체 기판을 노출시키는 불순물 주입 마스크를 형성하는 단계와, 상기 불순물 주입 마스크를 통해 노출된 상기 셀렉트 게이트들 사이의 상기 반도체 기판에 불순물을 주입하는 단계와, 상기 불순물 주입 마스크를 제거하는 단계를 포함한다.
상기 셀렉트 게이트 및 상기 구동 게이트에 비해 상기 셀 게이트의 종횡비가 크다. 상기 셀렉트 게이트들간 간격 및 상기 구동 게이트들간 간격에 비해 상기 셀 게이트들간 간격이 좁다.
본 발명의 제3 실시 예에 다른 반도체 메모리 소자의 제조방법은 셀 영역, 셀렉트 트랜지스터 영역, 및 주변 영역이 정의된 반도체 기판 상에 게이트 패턴용 적층 구조를 형성하는 단계와, 상기 셀 영역 및 상기 셀렉트 트랜지스터 영역 상의 상기 게이트 패턴용 적층 구조를 패터닝하여 상기 셀 영역 상부에 셀 게이트들을 형성하고, 상기 셀렉트 트랜지스터 영역 상부에 상기 셀 게이트들보다 넓은 간격으로 이격된 셀렉트 게이트들을 형성하는 단계와, 상기 셀 게이트들 각각의 양측에서 노출된 상기 반도체 기판의 상기 셀 영역및 상기 셀렉트 게이트들 사이에서 노출된 상기 반도체 기판의 상기 셀렉트 트랜지스터 영역에 제1 불순물 주입 영역을 형성하는 단계와, 상기 제1 불순물 주입 영역이 형성된 전체 구조의 표면을 따라 스페이서막을 형성하여 상기 셀 게이트들 사이를 상기 스페이서막으로 채우고 상기 셀렉트 게이트들 사이에서 상기 스페이서막을 "U"자 형태로 형성시키는 단계와, 상기 셀렉트 게이트들 사이의 상기 셀렉트 트랜지스터 영역에 제2 불순물 주입 영역을 형성하는 단계와, 상기 주변 영역 상의 상기 게이트 패턴용 적층 구조를 패터닝하여 상기 주변 영역 상부에 구동 게이트들을 형성하는 단계와, 상기 구동 게이트 양측에서 노출된 상기 반도체 기판의 상기 주변 영역에 제3 불순물 주입 영역을 형성하는 단계를 포함한다.
상기 셀 게이트들과 상기 셀렉트 게이트들을 형성하는 단계는 상기 게이트 패턴용 적층 구조 상에 제1 하드 마스크막을 형성하는 단계와, 상기 제1 하드 마스크막을 패터닝하여, 상기 주변 영역 상부에 형성된 상기 게이트 패턴용 적층 구조를 차단하고 상기 셀 게이트들과 상기 셀렉트 게이트들이 형성될 영역을 정의하는 제1 하드 마스크 패턴들을 형성하는 단계와, 상기 제1 하드 마스크 패턴들을 통해 노출된 상기 게이트 패턴용 적층 구조를 제거하는 단계를 포함한다.
상기 제1 하드 마스크 패턴들을 형성하는 단계는 상기 제1 하드 마스크막 상에 제2 하드 마스크막을 형성하는 단계와, 상기 셀 영역 상부의 상기 제2 하드 마스크막 상에 격리 패턴들을 형성하는 단계와, 상기 격리 패턴들 각각의 측벽에 스페이서를 형성하는 단계와, 상기 격리 패턴들을 제거하는 단계와, 상기 스페이서들을 통해 노출된 상기 제2 하드 마스크막을 제거하여 상기 셀 영역 상부에 제2 하드 마스크 패턴들을 형성하는 단계와, 상기 주변 영역 상부의 상기 제1 하드 마스크막을 차단하고, 상기 셀 영역 상부의 상기 제1 하드 마스크막 및 상기 제2 하드 마스크 패턴들을 노출시키며, 상기 셀렉트 트랜지스터 영역 상부의 상기 제1 하드 마스크막의 일부를 노출시키는 포토레지스트 패턴들을 형성하는 단계와, 상기 포토레지스트 패턴들 및 상기 제2 하드 마스크 패턴들을 통해 노출된 상기 셀 영역 및 상기 셀렉트 트랜지스터 영역 상부의 상기 제1 하드 마스크막을 제거하는 단계와, 상기 포토레지스트 패턴들 및 상기 제2 하드 마스크 패턴들을 제거하는 단계를 포함한다.
상기 구동 게이트들을 형성하는 단계는 상기 구동 게이트들이 형성될 영역을 정의하며, 상기 셀렉트 트랜지스터 영역 및 상기 셀 영역 상부를 차단하는 포토레지스트 패턴들을 상기 제1 하드 마스크 패턴 상에 형성하는 단계와, 상기 포토레지스트 패턴들을 통해 노출된 상기 제1 하드 마스크 패턴을 제거하는 단계와, 상기 제1 하드 마스크 패턴이 제거된 영역에서 노출된 상기 게이트 패턴용 적층 구조를 제거하는 단계와, 상기 포토레지스트 패턴들을 제거하는 단계를 포함한다.
상기 포토레지스트 패턴들을 형성하는 단계 이 전, 상기 셀렉트 게이트들 사이를 채우며 표면이 평탄한 보조막을 형성하는 단계와, 상기 보조막 상에 보호막을 형성하는 단계를 더 포함하고, 상기 포토레지스트 패턴들을 제거하는 단계 이 후, 상기 포토레지스트 패턴들을 통해 노출된 상기 보호막을 제거하는 단계와, 상기 보호막이 제거된 영역을 통해 노출된 상기 보조막을 제거하는 단계를 더 포함한다.
잔여하는 상기 보호막 및 상기 보조막을 불순물 주입 마스크로 이용하여 상기 제3 불순물 주입 영역을 형성한 후, 상기 보호막 및 상기 보조막을 제거하는 단계를 더 포함한다.
상기 셀렉트 게이트 및 상기 구동 게이트에 비해 상기 셀 게이트의 종횡비가 크다.
본 발명의 제2 및 제3 실시 예에서 상기 게이트 패턴용 적층 구조는 상기 반도체 기판 상에 형성된 게이트 절연막, 상기 게이트 절연막 상에 형성된 플로팅 게이트막, 상기 플로팅 게이트막 상에 형성되며, 상기 셀렉트 트랜지스터 영역 및 상기 주변 영역 상의 상기 플로팅 게이트막을 노출시키는 콘택홀을 포함하는 유전체막, 및 상기 유전체막 상에 형성된 컨트롤 게이트막을 포함한다. 상기 게이트 절연막 및 상기 플로팅 게이트막은 상기 반도체 기판의 소자 분리 영역 상에서 제거되고, 상기 반도체 기판의 활성 영역 상에 잔여하는 패턴으로 형성된다.
본 발명은 메모리 셀의 게이트 패턴들 사이가 절연막에 의해 채워진 상태에서 셀렉트 트랜지스터 영역 및 주변 영역에 불순물 영역들을 형성하기 위한 불순물 주입 마스크를 형성하고 이를 제거한 후 후속 세정 공정을 실시한다. 따라서, 본 발명은 불순물 주입 마스크의 제거 및 후속 세정 공정시 메모리 셀의 게이트 패턴들 사이를 채우는 절연막에 의해 메모리 셀의 게이트 패턴들 형태가 변형되는 현상이 방지된다.
도 1a 내지 도 1m은 본 발명의 제1 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2g는 본 발명의 제2 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면들을 참조하여 본원 발명의 바람직한 실시예를 상세히 살펴보기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1m은 본 발명의 제1 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위해 낸드 플래시 메모리 소자를 예로 들어 나타낸 단면도들이다. 도 1a 내지 도 1m은 활성 영역을 위주로 도시한 것이다.
도 1a를 참조하면, 셀 영역(A: 이하, "제1 영역"이라 함), 셀렉트 트랜지스터 영역(B: 이하, "제2 영역"이라 함), 및 주변 영역(C: 이하, "제3 영역"이라 함)이 정의된 반도체 기판(101) 상에 게이트 패턴용 적층 구조(103, 105, 107, 113)를 형성한다.
제1 영역(A)은 데이터를 저장하기 위한 다수의 메모리 셀들이 형성될 영역이며, 제2 영역(B)은 메모리 셀들을 선택하기 위한 셀렉트 트랜지스터들(소스 셀렉트 트랜지스터 및 드레인 셀렉트 트랜지스터)이 형성될 영역이며, 제3 영역(C)은 메모리 소자의 구동을 위한 구동 트랜지스터들이 형성될 영역이다.
게이트 패턴용 적층 구조(103, 105, 107, 113)는 반도체 기판(101)의 활성 영역 상에 적층된 게이트 절연막(103) 및 플로팅 게이트막(105), 플로팅 게이트막(105)과 도면에 도시하지 않은 소자 분리막의 상부에 형성되며 플로팅 게이트막(105)을 노출시키는 콘택홀들(CT)을 포함하는 유전체막(107), 및 콘택홀들(CT)을 통해 노출된 플로팅 게이트막(105)의 상부와 유전체막(107) 상부에 형성된 컨트롤 게이트막(113)을 포함할 수 있다.
반도체 기판(101)의 활성 영역은 소자 분리막에 의해 분리되는 영역이며, 소자 분리막은 반도체 기판(101)의 소자 분리 영역을 식각하여 형성한 소자 분리 트렌치 내부를 절연물로 채워서 형성한 것이다. 게이트 절연막(103) 및 플로팅 게이트막(105)은 소자 분리막을 형성하는 공정을 통해 반도체 기판(101)의 활성 영역 상부에 잔여하고 반도체 기판(101)의 소자 분리 영역 상부에서 제거될 수 있다. 소자 분리막을 형성하는 공정을 이용하여 게이트 절연막(103) 및 플로팅 게이트막(105)을 소자 분리 영역 상부에서 제거하는 방법을 구체적으로 예를 들면 이하와 같다.
먼저, 반도체 기판(101)의 상부에 게이트 절연막(103)을 형성하고, 게이트 절연막(103) 상에 플로팅 게이트막(105)을 형성한 뒤, 플로팅 게이트막(105) 상에 소자 분리 하드 마스크 패턴들(미도시)을 형성한다. 이 후, 소자 분리 하드 마스크 패턴들을 식각 마스크로 플로팅 게이트막의 노출된 영역을 제거한 후, 게이트 절연막(103)의 노출된 영역을 제거한다. 이어서, 반도체 기판의 노출된 영역(즉, 소자 분리 영역)을 소정 깊이로 식각하여 트렌치들을 형성하고, 트렌치 내부를 절연물로 채운 후 식각 공정으로 절연물의 높이를 목표 높이로 제어하여 소자 분리막을 형성한다. 이로써, 게이트 절연막(103) 및 플로팅 게이트막(105)은 반도체 기판(101)의 제1 내지 제3 영역(A, B, C)에 정의된 활성 영역들 상에 잔여하고 소자 분리 영역 상에서 제거된다.
상기에서 게이트 절연막(103)은 실리콘 산화막으로 형성할 수 있으며, 플로팅 게이트막(105)은 언도프트 폴리 실리콘막(105a) 및 도프트 폴리 실리콘막(105b)을 적층하여 형성할 수 있다.
콘택홀들(CT)을 포함한 유전체막(107)은 상술한 바와 같이 활성 영역 상에 잔여하는 플로팅 게이트막(105)과 소자 분리막 상부에 형성된다. 콘택홀들(CT)은 제2 영역(B)과 제3 영역(C)에서 컨트롤 게이트막(113)이 플로팅 게이트막(105)과 전기적으로 연결될 수 있도록 플로팅 게이트막(105)을 노출시키며 형성되며, 포토리소그래피 공정을 이용하여 형성할 수 있다. 유전체막(107)은 산화막/질화막/산화막을 적층하여 형성할 수 있다.
컨트롤 게이트막(113)은 콘택홀들(CT)을 형성하는 과정에서 제거되지 않아야할 유전체막(107)이 손상되는 것을 방지하기 위해 유전체막(107) 상부에 형성된 캡핑 폴리 실리콘막(109) 및 캡핑 폴리 실리콘막(109) 상부에 형성된 도전막(111)을 포함할 수 있다. 도전막(111)은 폴리 실리콘막, 금속막, 금속 실리사이드막 중 어느 하나 또는 적어도 2 이상의 적층막으로 형성할 수 있다.
상술한 게이트 패턴용 적층 구조(103, 105, 107, 113) 상부에 제1 하드 마스크막(115)을 형성한다. 제1 하드 마스크막(115)은 게이트 패턴용 적층 구조(103, 105, 107, 113)를 패터닝하기 위한 식각 공정시 식각 마스크로 이용된다. 한편, 셀 영역(A) 상에 형성될 게이트 패턴들을 노광 해상도 한계보다 미세한 피치로 형성하기 위해서 제1 하드 마스크막(115)을 스페이서 패터닝 기술을 이용하여 패터닝할 수 있다. 이하에서는 스페이서 패터닝 기술을 이용하여 제1 하드 마스크막(115)을 패터닝하는 경우를 예로 들어 설명한다.
스페이서 패터닝 기술을 적용하기 위해 제1 하드 마스크막(115) 상에 제2 하드 마스크막(117) 및 보조막(119)을 형성한다. 이 후, 보조막(119)을 구성하는 물질에 따라 보조막(119) 상에 보호막(121)을 더 형성할 수 있다.
제2 하드 마스크막(117)은 제1 하드 마스크막(115)을 패터닝하기 위한 식각 공정시 식각 마스크로 이용되며, 후속에서 제2 하드 마스크막(117) 상에 스페이서를 형성하기 위한 식각 공정시 제1 하드 마스크막(115)이 손실되는 것을 방지하기 위해 제1 하드 마스크막(115)과 다른 물질로 형성된다. 예를 들어, 제1 하드 마스크막(115)은 TEOS(Tetra Ethyl Ortho Silicate) 산화막으로 형성될 수 있으며, 제2 하드 마스크막(117)은 폴리 실리콘막으로 형성될 수 있다.
보조막(119)은 후속에서 형성될 스페이서와 다른 물질로 형성되는 것이 바람직하며, 예를 들어 SOC(Spin On Carbon)막으로 형성될 수 있다. 보호막(121)은 제1 식각 마스크 패턴들(123)을 제거하는 과정에서 보조막(119)이 제거될 가능성이 있을 경우, 보조막(119)이 노출되는 것을 방지하기 위해 형성되는 것으로 SiON막으로 형성될 수 있다.
이어서, 제1 영역(A) 상부에서 보조막(119) 상에 제1 식각 마스크 패턴들(123)을 형성한다. 제1 식각 마스크 패턴들(123)은 포토레지스트 물질로 형성될 수 있으며, 포토리소그래피 공정을 이용하여 형성된다. 따라서, 제1 식각 마스크 패턴들(123)은 노광 해상도의 한계에 의해 제한된 피치로 형성된다.
도 1b를 참조하면, 제1 식각 마스크 패턴들(123) 사이에서 노출된 보호막을 제거하여 보호막 패턴들(121a)을 형성하고, 보호막 패턴들(121a) 사이로 노출된 보조막을 제거하여 보조막 패턴들(119a)을 형성한다. 그 결과, 보조막 패턴(119a)과 보호막 패턴(121a)이 적층된 격리 패턴(partition pattern)들(125)이 제1 영역(A)상에 대응하는 제2 하드 마스크막(117) 상에 형성된다.
이 후, 제1 식각 마스크 패턴들을 제거하고, 격리 패턴들(125)의 표면 및 제2 하드 마스크막(117)의 노출된 표면을 따라 스페이서막(127)을 형성한다. 스페이서막(127)은 산화막을 이용하여 형성할 수 있다.
스페이서막(127)은 에치-백 등의 식각 공정으로 격리 패턴들(125)이 노출되도록 식각되어 격리 패턴(125) 각각의 양 측벽에 스페이서(127a)로 잔여한다. 이 후, 도 1c에 도시된 바와 같이 격리 패턴들을 제거한다. 스페이서들(127a)간 피치는 스페이서막의 증착 두께에 따라 결정되므로 노광 해상도 한계보다 미세한 피치로 형성될 수 있다. 이러한 스페이서들(127a)을 통해 노출된 제2 하드 마스크막(117)을 제거하여 도 1d에 도시된 바와 같이 제1 영역(A) 상부에 셀 게이트들이 형성될 영역을 정의하는 제2 하드 마스크 패턴들(117a)을 형성한다.
도 1e를 참조하면, 제2 및 제3 영역(B, C) 상부에서 제1 하드 마스크막(129)을 보호하는 제2 식각 마스크 패턴들(129)을 형성한다. 제2 식각 마스크 패턴들(129)은 포토리소그래피 공정을 이용하여 형성할 수 있으며, 포토레지스트 물질로 형성될 수 있다. 이러한 제2 식각 마스크 패턴들(129) 사이에서 제1 영역(A) 상부의 제1 하드 마스크막(129) 및 제2 하드 마스크 패턴들(117a)이 노출된다.
상술한 제2 식각 마스크 패턴들(129) 및 제2 하드 마스크 패턴들(117a)을 통해 노출된 제1 영역(A) 상부의 제1 하드 마스크막(115)을 제거하여 도 1f에 도시된 바와 같이 제1 하드 마스크 패턴들(115a, 115b)을 형성한다. 이 후, 제2 하드 마스크 패턴들 및 제2 식각 마스크 패턴들을 제거한다.
도 1f를 참조하면, 제1 영역(A) 상부에 형성된 제1 하드 마스크 패턴들(115a)은 게이트 패턴용 적층 구조(103, 105, 107, 113)를 노출시키는 트렌치(131)를 사이에 두고 이격되어 형성되며, 셀 게이트들이 형성될 영역을 정의한다. 반면, 제2 및 제3 영역(B, C) 상부에 형성된 제1 하드 마스크 패턴들(115b)은 제2 및 제3 영역(B, C) 상부에 형성된 게이트 패턴용 적층 구조(103, 105, 107, 113)를 차단한다.
도 1a 내지 도 1f에서는 제1 영역(A) 상부에 형성되는 제1 하드 마스크 패턴들(115a) 간 피치를 노광 해상도 한계를 극복하여 미세하게 형성하기 위해 스페이서 패터닝 기술을 적용한 경우를 예로 들어 설명하였다. 그러나, 본 발명은 이에 한정되지 않고, 제1 하드 마스크막 형성 후 1회의 포토리소그래피 공정 및 제1 하드 마스크막의 식각 공정으로 도 1f에 도시된 바와 같은 제1 하드 마스크 패턴들(115a, 115b)을 형성할 수 있다.
제1 하드 마스크 패턴들(115a, 115b) 형성 후, 도 1d에 도시된 바와 같이 잔여하는 제1 하드 마스크 패턴들(115a, 115b)을 식각 마스크로 게이트 패턴용 적층 구조(103, 105, 107, 113)를 식각하여 반도체 기판(101)의 제1 영역(A) 상부에 셀 게이트들(CG)을 형성한다. 이 때, 반도체 기판(101)의 제2 및 제3 영역(B, C) 상부에 형성된 게이트 패턴용 적층 구조(103, 105, 107, 113)는 제1 하드 마스크 패턴들(115b)에 의해 차단되므로 패터닝되지 못한다.
이와 같이 셀 게이트들(CG)을 먼저 형성한 후, 셀 게이트들(CG) 양측으로 노출된 반도체 기판(101)의 제1 영역(A)에 불순물을 주입하여 제1 불순물 주입 영역(101a)을 형성한다. 제1 불순물 주입 영역(101a)은 셀 접합 영역을 형성하기 위한 카운터 도핑 공정과, 불순물 주입 공정으로 형성될 수 있다. 제1 불순물 주입 영역(101a)을 형성하기 위한 불순물은 인(P) 또는 아세닉(As)이 이용될 수 있으며, 필요에 따라 다른 불순물 종류의 불순물이 주입될 수 있다.
상술한 제1 불순물 주입 영역(101a)을 형성하는 과정에서 제2 및 제3 영역(B, C)은 게이트 패턴용 적층 구조(103, 105, 107, 113)에 의해 차단되므로 별도의 불순물 주입 마스크를 형성하지 않더라도 제2 및 제3 영역(B, C)에는 제1 불순물 주입 영역(101a)이 형성되지 않는다. 따라서, 제1 불순물 주입 영역(101a)을 형성한 후, 불순물 주입 마스크를 제거하는 공정 및 세정 공정을 삭제할 수 있으므로 셀 게이트들(CG)이 쓰러지거나 기울어지는 현상이 방지된다.
도 1h를 참조하면, 셀 게이트들(CG) 사이가 채워지도록 제1 불순물 주입 영역(101a)이 형성된 전체 구조 상부에 제1 절연막(133)을 형성한다. 제1 절연막(133)은 산화막으로 형성될 수 있다. 이 후, 도 1i에 도시된 바와 같이 제1 하드 마스크 패턴(115b)이 노출되도록 제1 절연막(133)을 평탄화한다. 제1 절연막(133)의 평탄화는 CMP(Chemical Mechanical Polishing)등의 공정으로 실시될 수 있다.
도 1j를 참조하면, 제2 및 제3 영역(B, C) 상부의 상기 제1 하드 마스크 패턴(115b) 상에 제3 식각 마스크 패턴들(135)을 형성한다. 제3 식각 마스크 패턴들(135)은 셀렉트 게이트들 및 구동 게이트들이 형성될 영역을 정의하고, 제1 영역(A) 상에 형성된 제1 절연막(133) 및 셀 게이트들(CG)을 차단하는 패턴들이다. 그리고, 제3 식각 마스크 패턴들(135)은 포토리소그래피 공정을 이용하여 형성될 수 있으며, 포토레지스트 물질로 형성될 수 있다.
상술한 제3 식각 마스크 패턴들(135)을 통해 노출된 제1 하드 마스크 패턴(115b)을 도 1k에 도시된 바와 같이 제거한다. 이 후, 제1 하드 마스크 패턴(115b)이 제거된 영역에서 노출된 게이트 패턴용 적층 구조(103, 105, 107, 113)를 식각하여 반도체 기판(101)의 제2 영역(B) 상부에 셀렉트 게이트들(DSG, SSG)을 형성하고, 반도체 기판(101)의 제3 영역(C) 상부에 구동 게이트들(DG)을 형성한다. 이 후, 제3 식각 마스크 패턴들을 제거할 수 있다.
셀렉트 게이트들(DSG, SSG)은 하나의 셀 스트링을 구성하는 셀 게이트들(CG)을 사이에 두고 형성된 드레인 셀렉트 게이트(DSG)와 소스 셀렉트 게이트(SSG)를 포함한다. 한편, 서로 이웃한 셀 스트링들 경계에서 드레인 셀렉트 게이트들(DSG)이 서로 이웃하게 형성되거나, 소스 셀렉트 게이트들(SSG)이 서로 이웃하게 형성될 수 있다. 구동 게이트들(DG)은 메모리 소자의 구동을 위한 구동 소자의 게이트들이다. 셀렉트 게이트들(DSG, SSG) 사이의 간격과 구동 게이트들(DG) 사이의 간격은 셀 게이트들(CG) 사이의 간격에 비해 넓다. 그리고 셀렉트 게이트(DSG, SSG) 및 구동 게이트(DG)는 셀 게이트(CG) 보다 작은 종횡비로 형성된다.
도 1l을 참조하면, 제3 영역(C)을 차단하고, 셀렉트 게이트들(DSG, SSG) 사이의 반도체 기판(101)을 노출시키는 불순물 주입 마스크(137)를 형성한다. 불순물 주입 마스크(137)는 포토레지스트 물질을 이용하여 형성할 수 있으며, 포토리소그래피 공정을 통해 형성될 수 있다. 한편, 불순물 주입 마스크(137)는 제1 영역(A)을 더욱 차단할 수 있도록 형성될 수 있다.
이 후, 불순물 주입 마스크(137)를 통해 노출된 셀렉트 게이트들(DSG, SSG) 사이의 반도체 기판(101)에 불순물을 주입하여 제2 불순물 주입 영역(101b)을 형성한다. 제2 불순물 주입 영역(101a)은 셀 스트링의 드레인 접합 영역(드레인 셀렉트 게이트들(DSG) 사이) 및 소스 접합 영역(드레인 셀렉트 게이트들(DSG) 사이)을 형성하기 위한 카운터 도핑 공정과, 불순물 주입 공정으로 형성될 수 있다. 제2 불순물 주입 영역(101b)을 형성하기 위한 불순물은 인(P) 또는 아세닉(As)이 이용될 수 있으며, 필요에 따라 다른 불순물 종류의 불순물이 주입될 수 있다. 또한 일반적으로 제2 불순물 주입 영역(101b)에는 후속 공정에서 콘택 플러그가 연결된다. 따라서, 콘택 플러그와 제2 불순물 주입 영역(101b) 간 콘택 저항 개선을 위해 제2 불순물 주입 영역(101b)에 주입된 불순물 농도는 제1 불순물 주입 영역(101a)에 주입된 불순물 농도에 비해 높을 수 있다.
제2 불순물 주입 영역(101b) 형성 후, 불순물 주입 마스크(137)를 스트립 공정으로 제거하고 세정 공정을 실시한다. 불순물 주입 마스크(137)를 제거하는 공정 및 세정 공정을 진행할 때, 선행 공정을 통해 셀 게이트들(CG) 사이에 제1 절연막(133)이 채워져 있는 상태이므로 셀 게이트들(CG)간 간격이 좁고, 셀 게이트(CG)의 종횡비가 크더라도 제1 절연막(133)에 의해 셀 게이트(CG)의 형태가 변형되지 않고 유지될 수 있다.
도 1m을 참조하면, 구동 게이트들(DG) 양측의 반도체 기판(101)에 제3 불순물 주입 영역(101c)을 형성한다. 제3 불순물 주입 영역(101c)은 제2 불순물 주입 영역(101b)을 형성하기 위한 공정과 마찬가지로 불순물 주입 마스크를 이용하여 형성할 수 있다. 단, 제3 불순물 주입 영역(101c) 형성을 위한 불순물 주입 마스크는 제1 및 제2 영역(B, C)을 차단하고, 구동 게이트들(DG) 양측에서 반도체 기판(101)의 제3 영역(C)을 노출시키도록 형성된다. 그리고 제3 불순물 주입 영역(101c)은 구동 소자용 소스 영역 및 드레인 영역을 형성하기 위한 카운터 도핑 공정 및 불순물 주입 공정을 이용하여 형성한다. 이 후, 제3 불순물 주입 영역(101c)을 형성하기 위한 불순물 주입 마스크를 제거하고, 세정 공정을 실시한다. 이 때, 선행 공정을 통해 셀 게이트들(CG) 사이에 제1 절연막(133)이 채워져 있는 상태이므로 셀 게이트들(CG)간 간격이 좁고, 셀 게이트(CG)의 종횡비가 크더라도 제1 절연막(133)에 의해 셀 게이트(CG)의 형태가 변형되지 않고 유지될 수 있다. 이 후, 도면에 도시하진 않았으나 셀렉트 게이트들(DSG, SSG) 및 구동 게이트들(DG) 사이가 채워지도록 제2 절연막을 형성하여 층간 절연막을 형성하는 등의 후속 공정을 진행한다.
상기에서 제2 및 제3 불순물 주입 영역(101b, 101c)을 각각의 공정을 통해 형성하였으나, 경우에 따라 동일한 공정으로 동시에 형성될 수 있다.
본 발명의 제1 실시 예에서는 셀 게이트들(CG) 사이가 제1 절연막(133)에 의해 채워진 상태에서 반도체 기판(101)의 제2 및 제3 영역(B, C)에 불순물 영역들(101b, 101c)을 형성하기 위한 불순물 주입 마스크를 형성하고 이를 제거하는 공정 및 후속 세정 공정을 실시한다. 따라서, 본 발명의 제1 실시 예에서는 불순물 주입 마스크의 제거 및 후속 세정 공정시 제1 절연막(133)에 의해 셀 게이트(CG)의 형태가 변형되지 않고 유지될 수 있다.
또한 본 발명의 제1 실시 예에서는 셀 게이트들(CG)의 피치에 비해 넓은 피치로 형성되는 구동 게이트들(DG)을 셀 게이트들(CG)과 별도로 패터닝함으로써, 넓은 피치의 패턴과 좁은 피치의 패턴을 동시에 패터닝할 때 식각 속도의 차이에 의해 발생하는 반도체 기판(101)의 손상을 개선할 수 있다. 일반적으로 넓은 피치의 패턴이 형성되는 영역에서 식각 속도가 빨라 넓은 피치의 패턴이 형성되는 영역에서 반도체 기판(101)이 손상될 수 있다.
그리고 본 발명의 제1 실시 예에서는 제1 불순물 영역(101a)과 별도로 제2 및 제3 불순물 영역(101b, 101c)을 형성하므로 각각의 불순물 영역에서 요구되는 전기적 특성을 만족시키기 위해 별도의 불순물 주입 공정을 이용하여 불순물 영역들의 전기적 조건들을 튜닝(tunning)하는 공정을 삭제할 수 있다.
도 2a 내지 도 2g는 본 발명의 제2 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위해 낸드 플래시 메모리 소자를 예로 들어 나타낸 단면도들이다. 도 2a 내지 도 2g는 활성 영역을 위주로 도시한 것이다.
도 2a를 참조하면, 도 1a에서 상술한 바와 같이 셀 영역(A: 이하, "제1 영역"이라 함), 셀렉트 트랜지스터 영역(B: 이하, "제2 영역"이라 함), 및 주변 영역(C: 이하, "제3 영역"이라 함)이 정의된 반도체 기판(201) 상에 게이트 패턴용 적층 구조(203, 205, 207, 213)를 형성한다. 이어서 도 1a에서 상술한 바와 같이 게이트 패턴용 적층 구조(203, 205, 207, 213) 상부에 제1 하드 마스크막(215)을 형성한다.
게이트 패턴용 적층 구조는 도 1a에서 상술한 바와 같이 게이트 절연막(203), 언도프트 폴리 실리콘막(205a) 및 도프트 폴리 실리콘막(205b)을 적층하여 형성한 플로팅 게이트막(205), 콘택홀들(CT)을 포함한 유전체막(207), 캡핑 폴리 실리콘막(209) 및 도전막(211)을 적층하여 형성한 컨트롤 게이트막(213)으로 구성될 수 있다. 게이트 패턴용 적층 구조를 구성하는 구체적인 물질은 도 1a에서 상술한 바와 동일하다.
이 후, 제1 하드 마스크막(215) 상에 제2 하드 마스크막을 이용하여 제2 하드 마스크 패턴들(217a)을 형성한다. 본 발명의 제2 실시 예에서 제2 하드 마스크 패턴들(217a)은 제1 영역(A) 상부에 한하여 형성된다. 그리고 제2 하드 마스크 패턴들(217a)은 제1 영역(A)에 형성될 셀 게이트들간 피치를 노광 해상도 한계보다 미세하게 형성하기 위해 본 발명의 제1 실시 예에서와 같이 스페이서 패터닝 기술을 적용하여 형성할 수 있다. 이 경우, 제2 하드 마스크 패턴들(217a)을 형성하기 위해 도 1a에서 상술한 바와 같이 제1 하드 마스크막(215) 상에 제1 하드 마스크막(215)과 다른 물질을 이용하여 제2 하드 마스크막을 형성하고, 제2 하드 마스크막 상에 보조막을 형성한 후, 보조막을 구성하는 물질에 따라 보조막 상에 보호막을 선택적으로 형성한다. 상기에서 제1 하드 마스크막(215), 제2 하드 마스크막, 보조막, 및 보호막은 도 1a에서 상술한 바와 동일한 물질로 형성할 수 있다. 이어서, 도 1a에서 상술한 바와 같이 제1 영역(A) 상부의 보조막 상에 제1 식각 마스크 패턴들을 형성한다. 제1 식각 마스크 패턴들은 포토레지스트 물질로 형성될 수 있으며, 포토리소그래피 공정을 이용하여 형성된다. 따라서, 제1 식각 마스크 패턴들은 노광 해상도의 한계에 의해 제한된 피치로 형성된다. 이 후, 도 1b에서 상술한 바와 같이 제1 식각 마스크 패턴들 사이에서 노출된 보호막 및 보조막을 제거하여 격리 패턴(partition pattern)들을 제1 영역(A) 상에 대응하는 제2 하드 마스크막 상에 형성한다. 그리고 나서, 도 1b에서 상술한 바와 같이 제1 식각 마스크 패턴들을 제거하고, 격리 패턴 각각의 양 측벽에 스페이서를 형성한 후, 격리 패턴들을 제거하고, 스페이서들을 통해 노출된 제2 하드 마스크막을 제거하여 도 2a에 도시된 바와 같이 제1 영역(A) 상부에 셀 게이트들이 형성될 영역을 정의하는 제2 하드 마스크 패턴들(217a)을 형성한다.
제2 하드 마스크 패턴들(217a) 형성 후, 제2 및 제3 영역(B, C) 상부에서 제2 하드 마스크막(229)을 보호하는 제2 식각 마스크 패턴들(229a, 229b)을 형성한다. 제2 식각 마스크 패턴들(229a, 229b)은 포토리소그래피 공정을 이용하여 형성할 수 있으며, 포토레지스트 물질로 형성될 수 있다.
상기에서 제2 영역(B) 상부에 형성된 제2 식각 마스크 패턴들(229a)은 제2 하드 마스크 패턴들(217a)보다 큰 간격으로 이격되어 제2 영역(B) 상부에 형성된 제1 하드 마스크막(215)의 일부를 노출시키며 셀렉트 게이트들이 형성될 영역을 정의한다. 그리고, 제3 영역(C) 상부에 형성된 제2 식각 마스크 패턴들(229b)은 제3 영역(C) 상부에 형성된 제1 하드 마스크막(215)이 노출되지 않도록 제3 영역(C) 전체 상부에 형성된다. 이러한 제2 식각 마스크 패턴들(229a, 229b) 사이에서 제1 영역(A) 상부의 제1 하드 마스크막(229) 및 제2 하드 마스크 패턴들(217a)이 노출된다.
상술한 제2 식각 마스크 패턴들(229a, 229b) 및 제2 하드 마스크 패턴들(217a)을 통해 노출된 제1 영역(A) 상부의 제1 하드 마스크막(215)을 제거하여 도 2b에 도시된 바와 같이 제1 하드 마스크 패턴들(215a, 215b, 215c)을 형성한다. 이 후, 제2 하드 마스크 패턴들 및 제2 식각 마스크 패턴들을 제거한다.
제1 영역(A) 상부에 형성된 제1 하드 마스크 패턴들(215a)은 게이트 패턴용 적층 구조(203, 205, 207, 213)를 노출시키는 제1 폭의 트렌치(231a)를 사이에 두고 이격되어 셀 게이트들이 형성될 영역을 정의한다. 제2 영역(B) 상부에 형성된 제1 하드 마스크 패턴들(215b)은 게이트 패턴용 적층 구조(203, 205, 207, 213)를 노출시키는 제2 폭의 트렌치(231b)를 사이에 두고 이격되어 셀렉트 게이트들이 형성될 영역을 정의한다. 통상적인 게이트 패턴들간 피치를 고려하였을 때, 제2 폭은 제1 폭보다 넓게 형성되는 것이 바람직하다. 반면, 제3 영역(C) 상부에 형성된 제1 하드 마스크 패턴들(215c)은 제3 영역(C) 상부에 형성된 게이트 패턴용 적층 구조(203, 205, 207, 213)를 차단한다.
도 2a 및 도 2b에서는 제1 영역(A) 상부에 형성되는 제1 하드 마스크 패턴들(215a) 간 피치를 노광 해상도 한계를 극복하여 미세하게 형성하기 위해 스페이서 패터닝 기술을 적용한 경우를 예로 들어 설명하였다. 그러나, 본 발명은 이에 한정되지 않고, 제1 하드 마스크막 형성 후 1회의 포토리소그래피 공정 및 제1 하드 마스크막의 식각 공정으로 도 2b에 도시된 바와 같은 제1 하드 마스크 패턴들(215a, 215b, 215c)을 형성할 수 있다.
제1 하드 마스크 패턴들(215a, 215b, 215c) 형성 후, 도 2c에 도시된 바와 같이 제1 하드 마스크 패턴들(215a, 215b, 215c)을 식각 마스크로 게이트 패턴용 적층 구조(203, 205, 207, 213)를 식각하여 반도체 기판(201)의 제1 영역(A) 상부에 셀 게이트들(CG)을 형성하고, 제2 영역(B) 상부에 셀렉트 게이트들(DSG, SSG)을 형성한다. 셀렉트 게이트들(DSG, SSG)은 하나의 셀 스트링을 구성하는 셀 게이트들(CG)을 사이에 두고 형성된 드레인 셀렉트 게이트(DSG)와 소스 셀렉트 게이트(SSG)를 포함한다. 한편, 서로 이웃한 셀 스트링들 경계에서 드레인 셀렉트 게이트들(DSG)이 서로 이웃하게 형성되거나, 소스 셀렉트 게이트들(SSG)이 서로 이웃하게 형성될 수 있다.
셀렉트 게이트들(DSG, SSG) 사이의 간격은 셀 게이트들(CG) 사이의 간격에 비해 넓다. 그리고 셀렉트 게이트(DSG, SSG)는 셀 게이트(CG) 보다 작은 종횡비로 형성된다.
셀 게이트들(CG), 및 셀렉트 게이트들(DSG, SSG) 패터닝 시, 반도체 기판(201)의 제3 영역(C) 상부에 형성된 게이트 패턴용 적층 구조(203, 205, 207, 213)는 제1 하드 마스크 패턴들(215c)에 의해 차단되므로 패터닝되지 못한다.
도 2d를 참조하면, 셀 게이트들(CG) 및 셀렉트 게이트들(DSG, SSG)을 먼저 형성한 후, 셀 게이트들(CG) 양측으로 노출된 반도체 기판(201)의 제1 영역(A) 및 셀렉트 게이트들(DSG, SSG) 사이에서 노출된 반도체 기판(201)에 불순물을 주입하여 제1 불순물 주입 영역(201a)을 형성한다. 제1 불순물 주입 영역(201a)은 셀 접합 영역을 형성하기 위한 카운터 도핑 공정과, 불순물 주입 공정으로 형성될 수 있다. 제1 불순물 주입 영역(201a)을 형성하기 위한 불순물은 인(P) 또는 아세닉(As)이 이용될 수 있으며, 필요에 따라 다른 불순물 종류의 불순물이 주입될 수 있다.
상술한 제1 불순물 주입 영역(201a)을 형성하는 과정에서 제3 영역(C)은 게이트 패턴용 적층 구조(203, 205, 207, 213)에 의해 차단되므로 별도의 불순물 주입 마스크를 형성하지 않더라도 제3 영역(C)에는 제1 불순물 주입 영역(201a)이 형성되지 않는다. 따라서, 제1 불순물 주입 영역(201a)을 형성한 후, 불순물 주입 마스크를 제거하는 공정 및 세정 공정을 삭제할 수 있으므로 셀 게이트들(CG)이 쓰러지거나 기울어지는 현상이 방지된다. 그리고 제2 영역(B)에 형성된 제1 불순물 주입 영역(201a)은 셀렉트 게이트들(DSG, SSG) 사이에 형성되는 소스 영역 또는 드레인 영역의 LDD(Lightly doped drain) 영역으로 이용될 수 있다.
도 2e를 참조하면, 제1 불순물 주입 영역(201a)이 형성된 전체 구조의 표면을 따라 스페이서막(233)을 형성한다. 스페이서막(233)은 산화막과 같은 절연막으로 형성하는 것이 바람직하다. 그리고, 스페이서막(233)은 상대적으로 좁은 셀 게이트들(CG) 사이를 채우고, 상대적으로 넓은 셀렉트 게이트들(DSG, SSG) 사이에서 "U"자 형태를 갖도록 형성하는 것이 바람직하다.
이 후, 반도체 기판(201) 셀렉트 게이트들(DSG, SSG) 사이의 반도체 기판(201)에 불순물을 주입하여 제2 불순물 주입 영역(201b)을 형성한다. 제2 불순물 주입 영역(201a)은 셀 스트링의 드레인 접합 영역(드레인 셀렉트 게이트들(DSG) 사이) 및 소스 접합 영역(드레인 셀렉트 게이트들(DSG) 사이)을 형성하기 위한 카운터 도핑 공정과, 불순물 주입 공정으로 형성될 수 있다. 제2 불순물 주입 영역(201b)을 형성하기 위한 불순물은 인(P) 또는 아세닉(As)이 이용될 수 있으며, 필요에 따라 다른 불순물 종류의 불순물이 주입될 수 있다. 또한 일반적으로 제2 불순물 주입 영역(201b)에는 후속 공정에서 콘택 플러그가 연결된다. 따라서, 콘택 플러그와 제2 불순물 주입 영역(201b) 간 콘택 저항 개선을 위해 제2 불순물 주입 영역(201b)에 주입된 불순물 농도는 제1 불순물 주입 영역(201a)에 주입된 불순물 농도에 비해 높을 수 있다.
제2 불순물 주입 영역(201b)을 형성할 때, 셀 게이트들(CG) 사이의 반도체 기판(201) 상에 형성된 스페이서막(233) 일부의 두께는 셀렉트 게이트들(DSG, SSG) 사이의 반도체 기판(201) 상에서 "U"자 형태의 저면에 형성된 스페이서막(233) 일부의 두께에 비해 두껍다. 따라서, 제2 불순물 주입 영역(201b)을 형성할 때, 상대적으로 두꺼운 두께의 스페이서막(233)이 불순물 주입 마스크 역할을 할 수 있도록 불순물 주입 에너지를 제어할 수 있다. 즉, 셀 게이트들(CG) 사이의 반도체 기판(201)에는 상대적으로 두꺼운 두께로 형성된 스페이서막(233)을 통해 불순물 주입이 차단되어 제2 불순물 주입 영역(201b)이 형성되지 않도록 할 수 있으며, "U"자 형태의 저면에서 상대적으로 얇게 형성된 스페이서막(233) 하부의 반도체 기판(201)에는 불순물이 주입되도록 할 수 있다.
본 발명의 제2 실시 예에서는 제2 불순물 주입 영역(201b) 양측으로는 제2 불순물 주입 영역(201b)에 비해 농도가 낮은 제1 불순물 주입 영역(201a)이 잔여하여 LDD영역이 될 수 있다. 또한, 본 발명의 제2 실시 예에서는 스페이서막(233)을 통해 반도체 기판(201)이 보호된 상태에서 불순물이 주입되므로 스페이서막(233)이 버퍼막 역할을 하여 불순물 주입 공정에 의해 반도체 기판(201)이 손상되는 문제를 개선할 수 있다.
한편 제2 불순물 주입 영역(201b)을 형성하는 과정에서 제3 영역(C)은 게이트 패턴용 적층 구조(203, 205, 207, 213)에 의해 차단되므로 별도의 불순물 주입 마스크를 형성하지 않더라도 제3 영역(C)에는 제2 불순물 주입 영역(201b)이 형성되지 않는다.
상술한 바와 같이 제2 불순물 주입 영역(201b)을 형성하는 과정에서 별도의불순물 주입 마스크를 형성하지 않더라도 제1 영역(A)은 스페이서막(233)에 의해 차단되고, 제3 영역(C)은 게이트 패턴용 적층 구조(203, 205, 207, 213)에 의해 차단될 수 있다. 따라서, 제2 불순물 주입 영역(201b)을 형성한 후, 불순물 주입 마스크를 제거하는 공정 및 세정 공정을 삭제할 수 있으므로 셀 게이트들(CG)이 쓰러지거나 기울어지는 현상이 방지된다.
도 2f를 참조하면, 제2 불순물 주입 영역(201b) 형성 후 에치-백 또는 블랭킷 식각 공정으로 스페이서막(233)을 일부 두께 식각하여 셀렉트 게이트들(DSG, SSG) 사이의 반도체 기판(201)을 노출시킬 수 있다. 여기서 스페이서막(233)은 셀렉트 게이트들(DSG, SSG) 측벽에 잔여하여 후속 공정에서 셀렉트 게이트들(DSG, SSG) 사이에 콘택홀을 형성하는 과정에서 셀렉트 게이트들(DSG, SSG)을 보호하는 역할을 할 수 있다.
이어서, 평탄화를 위해 SOC(Spin On Carbon)등의 물질로 셀렉트 게이트들(DSG, SSG) 사이를 채울만큼 충분한 두께로 보조막(251)을 형성한다. 이 후, 보조막(251)의 상부에 보호막(253)을 형성하고, 보호막(253)의 상부에 제3 식각 마스크 패턴들(255)을 형성한다.
보조막(251)은 평탄화와 아울러, 후속에서 구동 게이트들 패터닝 시 식각 마스크 역할을 할 수 있도록 게이트 패턴용 적층 구조(203, 205, 207, 213)와 다른 물질로 형성되는 것이 바람직하다. 상술한 바와 같이 보조막(251)은 SOC막으로 형성될 수 있다. 보호막(253)은 제3 식각 마스크 패턴들(255)을 제거하는 과정에서 보조막(251)이 제거될 가능성이 있을 경우, 보조막(251)이 노출되는 것을 방지하기 위해 형성되는 것으로 SiON막으로 형성될 수 있다. 제3 식각 마스크 패턴들(255)은 구동 게이트들이 형성될 영역을 정의하는 패턴으로서, 제1 및 제2 영역(A, B) 상부 전체를 차단하며, 제3 영역(C) 상부에서 보호막(253) 또는 보조막(251)의 일부를 노출시키도록 형성된다. 그리고, 제3 식각 마스크 패턴들(255)은 포토리소그래피 공정을 이용하여 형성될 수 있으며, 포토레지스트 물질로 형성될 수 있다.
상술한 제3 식각 마스크 패턴들(255)을 통해 노출된 보호막(253)을 제거하고, 보호막(253)의 제거된 영역을 통해 노출된 보조막(251)을 제거한다. 이 후 제3 식각 마스크 패턴들(255)을 제거할 수 있다. 이어서, 보조막(251)의 제거된 영역을 통해 노출된 스페이서막(233)을 제거한다. 그리고, 스페이서막(233)의 제거된 영역을 통해 노출된 제1 하드 마스크 패턴(215c)을 도 2g에 도시된 바와 같이 제거한다. 이 후, 도 2g에 도시된 바와 같이 제1 하드 마스크 패턴(215c)이 제거된 영역에서 노출된 게이트 패턴용 적층 구조(203, 205, 207, 213)를 식각하여 반도체 기판(201)의 제3 영역(C) 상부에 구동 게이트들(DG)을 형성한다. 구동 게이트들(DG)은 메모리 소자의 구동을 위한 구동 소자의 게이트들이다. 구동 게이트들(DG) 사이의 간격은 셀 게이트들(CG) 사이의 간격에 비해 넓다. 그리고 구동 게이트(DG)는 셀 게이트(CG) 보다 작은 종횡비로 형성된다.
이 후, 잔여하는 보호막 및 보조막을 불순물 주입 마스크로 이용하여 구동 게이트들(DG) 양측의 반도체 기판(201)에 제3 불순물 주입 영역(201c)을 형성한다. 제3 불순물 주입 영역(201c)은 구동 소자용 소스 영역 및 드레인 영역을 형성하기 위한 카운터 도핑 공정 및 불순물 주입 공정을 이용하여 형성한다. 이 후, 보호막 및 보조막을 제거할 수 있다. 이 때, 선행 공정을 통해 셀 게이트들(CG) 사이에 스페이서(233)가 채워져 있는 상태이므로 셀 게이트들(CG)간 간격이 좁고, 셀 게이트(CG)의 종횡비가 크더라도 스페이서(233)에 의해 셀 게이트(CG)의 형태가 변형되지 않고 유지될 수 있다. 이 후, 도면에 도시하진 않았으나 셀렉트 게이트들(DSG, SSG) 및 구동 게이트들(DG) 사이가 채워지도록 층간 절연막을 형성하는 등의 후속 공정을 진행한다.
보호막 및 보조막을 형성하지 않은 경우, 제3 식각 마스크 패턴을 제3 불순물 주입 영역(201c)을 형성하기 위한 불순물 주입 마스크로 이용하기 위해 제3 식각 마스크 패턴을 제3 불순물 주입 영역(201c) 형성 후 제거할 수 있다.
본 발명의 제2 실시 예에서는 셀 게이트들(CG) 사이가 스페이서막(233)과 같은 절연막에 의해 채워진 상태에서 반도체 기판(201)의 제3 영역(C)에 불순물 영역들(201c)을 형성하기 위한 불순물 주입 마스크를 형성하고 이를 제거하는 공정 및 후속 세정 공정을 실시한다. 따라서, 본 발명의 제2 실시 예에서는 불순물 주입 마스크의 제거 및 후속 세정 공정시 스페이서막(233)에 의해 셀 게이트(CG)의 형태가 변형되지 않고 유지될 수 있다.
또한 본 발명의 제2 실시 예에서는 셀 게이트들(CG) 및 셀렉트 게이트들(DSG, SSG)에 비해 넓은 피치로 형성되는 구동 게이트들(DG)을 셀 게이트들(CG) 및 셀렉트 게이트들(DSG, SSG)과 별도로 패터닝함으로써, 넓은 피치 패턴과 좁은 피치의 패턴을 동시에 패터닝할 때 식각 속도의 차이에 의해 발생하는 반도체 기판(201)의 손상을 개선할 수 있다. 일반적으로 넓은 피치의 패턴이 형성되는 영역에서 식각 속도가 빨라 넓은 피치의 패턴이 형성되는 영역에서 반도체 기판(201)이 손상될 수 있다.
그리고 본 발명의 제2 실시 예에서는 제2 불순물 영역(201a)과 별도로 제2 및 제3 불순물 영역(201b, 201c)을 형성하므로 각각의 불순물 영역에서 요구되는 전기적 특성을 만족시키기 위해 별도의 불순물 주입 공정을 이용하여 불순물 영역들의 전기적 조건들을 튜닝(tunning)하는 공정을 삭제할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
A: 셀 영역 B: 셀렉트 트랜지스터 영역
C: 주변 영역 101, 201: 반도체 기판
103, 203: 게이트 절연막 105, 205: 플로팅 게이트막
107, 207: 유전체막 113, 213: 컨트롤 게이트막
115a, 115b, 215a, 215b, 215c: 제1 하드 마스크 패턴들
117a, 217a: 제2 하드 마스크 패턴들 119, 251: 보조막
121, 253: 보호막 127, 233: 스페이서막
133: 절연막 137: 불순물 주입 마스크
123, 129, 135, 255: 식각 마스크 패턴
101a, 201a: 제1 불순물 주입 영역 101b, 201b: 제2 불순물 주입 영역
101c, 201c: 제3 불순물 주입 영역

Claims (24)

  1. 제1 영역 및 제2 영역이 정의된 반도체 기판 상에 게이트 패턴용 적층 구조를 형성하는 단계;
    상기 제1 영역 상의 상기 게이트 패턴용 적층 구조를 패터닝하여 제1 간격으로 이격된 제1 게이트들을 형성하는 단계;
    상기 제1 게이트들 각각의 양측에서 노출된 상기 반도체 기판의 상기 제1 영역에 제1 불순물 주입 영역을 형성하는 단계;
    상기 제1 게이트들 사이를 절연막으로 채우는 단계;
    상기 제2 영역 상의 상기 게이트 패턴용 적층 구조를 패터닝하여 상기 제2 영역 상부에 상기 제1 간격보다 큰 제2 간격으로 이격된 제2 게이트들을 형성하는 단계; 및
    상기 제2 게이트들 사이에서 노출된 상기 반도체 기판의 상기 제2 영역에 제2 불순물 주입 영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1 게이트들을 형성하는 단계는
    상기 게이트 패턴용 적층 구조 상에 제1 하드 마스크막을 형성하는 단계;
    상기 제1 하드 마스크막을 패터닝하여, 상기 제2 영역 상부에 형성된 상기 게이트 패턴용 적층 구조를 차단하고 상기 제1 게이트들이 형성될 영역을 정의하는 제1 하드 마스크 패턴들을 형성하는 단계; 및
    상기 제1 하드 마스크 패턴들을 통해 노출된 상기 게이트 패턴용 적층 구조를 제거하는 단계를 포함하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 제1 하드 마스크 패턴들을 형성하는 단계는
    상기 제1 하드 마스크막 상에 제2 하드 마스크막을 형성하는 단계;
    상기 셀 영역 상부의 상기 제2 하드 마스크막 상에 격리 패턴들을 형성하는 단계;
    상기 격리 패턴들 각각의 측벽에 스페이서를 형성하는 단계;
    상기 격리 패턴들을 제거하는 단계;
    상기 스페이서들을 통해 노출된 상기 제2 하드 마스크막을 제거하여 상기 제1 영역 상부에 제2 하드 마스크 패턴들을 형성하는 단계;
    상기 제2 영역 상부의 상기 제1 하드 마스크막을 차단하고, 상기 제1 영역 상부의 상기 제1 하드 마스크막 및 상기 제2 하드 마스크 패턴들을 노출시키는 포토레지스트 패턴들을 형성하는 단계;
    상기 포토레지스트 패턴들 및 상기 제2 하드 마스크 패턴들을 통해 노출된 상기 제1 영역 상부의 상기 제1 하드 마스크막을 제거하는 단계; 및
    상기 포토레지스트 패턴들 및 상기 제2 하드 마스크 패턴들을 제거하는 단계를 포함하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제2 게이트들을 형성하는 단계는
    상기 제2 게이트들이 형성될 영역을 정의하며 상기 제1 게이트들 및 상기 절연막을 차단하는 포토레지스트 패턴들을 상기 제1 하드 마스크 패턴 상에 형성하는 단계;
    상기 포토레지스트 패턴들을 통해 노출된 상기 제1 하드 마스크 패턴을 제거하는 단계;
    상기 제1 하드 마스크 패턴이 제거된 영역에서 노출된 상기 게이트 패턴용 적층 구조를 제거하는 단계; 및
    상기 포토레지스트 패턴들을 제거하는 단계를 포함하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 제2 불순물 주입 영역을 형성하는 단계는
    상기 제2 게이트들 사이의 상기 반도체 기판을 노출시키는 불순물 주입 마스크를 형성하는 단계;
    상기 불순물 주입 마스크를 통해 노출된 상기 제2 게이트들 사이의 상기 반도체 기판에 불순물을 주입하는 단계; 및
    상기 불순물 주입 마스크를 제거하는 단계를 포함하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 제2 게이트에 비해 상기 제1 게이트의 종횡비가 큰 반도체 소자의 제조방법.
  7. 셀 영역, 셀렉트 트랜지스터 영역, 및 주변 영역이 정의된 반도체 기판 상에 게이트 패턴용 적층 구조를 형성하는 단계;
    상기 셀 영역 상의 상기 게이트 패턴용 적층 구조를 패터닝하여 상기 셀 영역 상부에 셀 게이트들을 형성하는 단계;
    상기 셀 게이트들 각각의 양측에서 노출된 상기 반도체 기판의 상기 셀 영역에 제1 불순물 주입 영역을 형성하는 단계;
    상기 셀 게이트들 사이를 절연막으로 채우는 단계;
    상기 셀렉트 트랜지스터 영역 및 상기 주변 영역 상의 상기 게이트 패턴용 적층 구조를 패터닝하여 상기 셀렉트 트랜지스터 영역 상부에 셀렉트 게이트들을 형성하고, 상기 주변 영역 상부에 구동 게이트들을 형성하는 단계;
    상기 셀렉트 게이트들 사이에서 노출된 상기 반도체 기판의 상기 셀렉트 트랜지스터 영역에 제2 불순물 주입 영역을 형성하는 단계; 및
    상기 구동 게이트 양측에서 노출된 상기 반도체 기판의 상기 주변 영역에 제3 불순물 주입 영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 셀 게이트들을 형성하는 단계는
    상기 게이트 패턴용 적층 구조 상에 제1 하드 마스크막을 형성하는 단계;
    상기 제1 하드 마스크막을 패터닝하여, 상기 셀렉트 트랜지스터 영역 및 상기 주변 영역 상부에 형성된 상기 게이트 패턴용 적층 구조를 차단하고 상기 셀 게이트들이 형성될 영역을 정의하는 제1 하드 마스크 패턴들을 형성하는 단계; 및
    상기 제1 하드 마스크 패턴들을 통해 노출된 상기 게이트 패턴용 적층 구조를 제거하는 단계를 포함하는 반도체 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 제1 하드 마스크 패턴들을 형성하는 단계는
    상기 제1 하드 마스크막 상에 제2 하드 마스크막을 형성하는 단계;
    상기 셀 영역 상부의 상기 제2 하드 마스크막 상에 격리 패턴들을 형성하는 단계;
    상기 격리 패턴들 각각의 측벽에 스페이서를 형성하는 단계;
    상기 격리 패턴들을 제거하는 단계;
    상기 스페이서들을 통해 노출된 상기 제2 하드 마스크막을 제거하여 상기 셀 영역 상부에 제2 하드 마스크 패턴들을 형성하는 단계;
    상기 셀렉트 트랜지스터 영역 및 상기 주변 영역 상부의 상기 제1 하드 마스크막을 차단하고, 상기 셀 영역 상부의 상기 제1 하드 마스크막 및 상기 제2 하드 마스크 패턴들을 노출시키는 포토레지스트 패턴들을 형성하는 단계;
    상기 포토레지스트 패턴들 및 상기 제2 하드 마스크 패턴들을 통해 노출된 상기 셀 영역 상부의 상기 제1 하드 마스크막을 제거하는 단계; 및
    상기 포토레지스트 패턴들 및 상기 제2 하드 마스크 패턴들을 제거하는 단계를 포함하는 반도체 소자의 제조방법.
  10. 제 7 항에 있어서,
    상기 셀렉트 게이트들 및 상기 구동 게이트들을 형성하는 단계는
    상기 셀렉트 게이트들 및 상기 구동 게이트들이 형성될 영역을 정의하며 상기 셀 게이트들 및 상기 절연막을 차단하는 포토레지스트 패턴들을 상기 제1 하드 마스크 패턴 상에 형성하는 단계;
    상기 포토레지스트 패턴들을 통해 노출된 상기 제1 하드 마스크 패턴을 제거하는 단계;
    상기 제1 하드 마스크 패턴이 제거된 영역에서 노출된 상기 게이트 패턴용 적층 구조를 제거하는 단계; 및
    상기 포토레지스트 패턴들을 제거하는 단계를 포함하는 반도체 소자의 제조방법.
  11. 제 7 항에 있어서,
    상기 제2 불순물 주입 영역을 형성하는 단계는
    상기 셀렉트 게이트들 사이의 상기 반도체 기판을 노출시키는 불순물 주입 마스크를 형성하는 단계;
    상기 불순물 주입 마스크를 통해 노출된 상기 셀렉트 게이트들 사이의 상기 반도체 기판에 불순물을 주입하는 단계; 및
    상기 불순물 주입 마스크를 제거하는 단계를 포함하는 반도체 소자의 제조방법.
  12. 제 7 항에 있어서,
    상기 셀렉트 게이트 및 상기 구동 게이트에 비해 상기 셀 게이트의 종횡비가 큰 반도체 소자의 제조방법.
  13. 제 7 항에 있어서,
    상기 셀렉트 게이트들간 간격 및 상기 구동 게이트들간 간격에 비해 상기 셀 게이트들간 간격이 좁은 반도체 소자의 제조방법.
  14. 제 7 항에 있어서,
    상기 게이트 패턴용 적층 구조는
    상기 반도체 기판 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 플로팅 게이트막;
    상기 플로팅 게이트막 상에 형성되며, 상기 셀렉트 트랜지스터 영역 및 상기 주변 영역 상의 상기 플로팅 게이트막을 노출시키는 콘택홀을 포함하는 유전체막; 및
    상기 유전체막 상에 형성된 컨트롤 게이트막을 포함하는 반도체 소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 게이트 절연막 및 상기 플로팅 게이트막은 상기 반도체 기판의 소자 분리 영역 상에서 제거되고, 상기 반도체 기판의 활성 영역 상에 잔여하는 패턴으로 형성된 반도체 소자의 제조방법.
  16. 셀 영역, 셀렉트 트랜지스터 영역, 및 주변 영역이 정의된 반도체 기판 상에 게이트 패턴용 적층 구조를 형성하는 단계;
    상기 셀 영역 및 상기 셀렉트 트랜지스터 영역 상의 상기 게이트 패턴용 적층 구조를 패터닝하여 상기 셀 영역 상부에 셀 게이트들을 형성하고, 상기 셀렉트 트랜지스터 영역 상부에 상기 셀 게이트들보다 넓은 간격으로 이격된 셀렉트 게이트들을 형성하는 단계;
    상기 셀 게이트들 각각의 양측에서 노출된 상기 반도체 기판의 상기 셀 영역및 상기 셀렉트 게이트들 사이에서 노출된 상기 반도체 기판의 상기 셀렉트 트랜지스터 영역에 제1 불순물 주입 영역을 형성하는 단계;
    상기 제1 불순물 주입 영역이 형성된 전체 구조의 표면을 따라 스페이서막을 형성하여 상기 셀 게이트들 사이를 상기 스페이서막으로 채우고 상기 셀렉트 게이트들 사이에서 상기 스페이서막을 "U"자 형태로 형성시키는 단계;
    상기 셀렉트 게이트들 사이의 상기 셀렉트 트랜지스터 영역에 제2 불순물 주입 영역을 형성하는 단계;
    상기 주변 영역 상의 상기 게이트 패턴용 적층 구조를 패터닝하여 상기 주변 영역 상부에 구동 게이트들을 형성하는 단계; 및
    상기 구동 게이트 양측에서 노출된 상기 반도체 기판의 상기 주변 영역에 제3 불순물 주입 영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  17. 제 16 항에 있어서,
    상기 셀 게이트들과 상기 셀렉트 게이트들을 형성하는 단계는
    상기 게이트 패턴용 적층 구조 상에 제1 하드 마스크막을 형성하는 단계;
    상기 제1 하드 마스크막을 패터닝하여, 상기 주변 영역 상부에 형성된 상기 게이트 패턴용 적층 구조를 차단하고 상기 셀 게이트들과 상기 셀렉트 게이트들이 형성될 영역을 정의하는 제1 하드 마스크 패턴들을 형성하는 단계; 및
    상기 제1 하드 마스크 패턴들을 통해 노출된 상기 게이트 패턴용 적층 구조를 제거하는 단계를 포함하는 반도체 소자의 제조방법.
  18. 제 17 항에 있어서,
    상기 제1 하드 마스크 패턴들을 형성하는 단계는
    상기 제1 하드 마스크막 상에 제2 하드 마스크막을 형성하는 단계;
    상기 셀 영역 상부의 상기 제2 하드 마스크막 상에 격리 패턴들을 형성하는 단계;
    상기 격리 패턴들 각각의 측벽에 스페이서를 형성하는 단계;
    상기 격리 패턴들을 제거하는 단계;
    상기 스페이서들을 통해 노출된 상기 제2 하드 마스크막을 제거하여 상기 셀 영역 상부에 제2 하드 마스크 패턴들을 형성하는 단계;
    상기 주변 영역 상부의 상기 제1 하드 마스크막을 차단하고, 상기 셀 영역 상부의 상기 제1 하드 마스크막 및 상기 제2 하드 마스크 패턴들을 노출시키며, 상기 셀렉트 트랜지스터 영역 상부의 상기 제1 하드 마스크막의 일부를 노출시키는 포토레지스트 패턴들을 형성하는 단계;
    상기 포토레지스트 패턴들 및 상기 제2 하드 마스크 패턴들을 통해 노출된 상기 셀 영역 및 상기 셀렉트 트랜지스터 영역 상부의 상기 제1 하드 마스크막을 제거하는 단계; 및
    상기 포토레지스트 패턴들 및 상기 제2 하드 마스크 패턴들을 제거하는 단계를 포함하는 반도체 소자의 제조방법.
  19. 제 17 항에 있어서,
    상기 구동 게이트들을 형성하는 단계는
    상기 구동 게이트들이 형성될 영역을 정의하며, 상기 셀렉트 트랜지스터 영역 및 상기 셀 영역 상부를 차단하는 포토레지스트 패턴들을 상기 제1 하드 마스크 패턴 상에 형성하는 단계;
    상기 포토레지스트 패턴들을 통해 노출된 상기 제1 하드 마스크 패턴을 제거하는 단계;
    상기 제1 하드 마스크 패턴이 제거된 영역에서 노출된 상기 게이트 패턴용 적층 구조를 제거하는 단계; 및
    상기 포토레지스트 패턴들을 제거하는 단계를 포함하는 반도체 소자의 제조방법.
  20. 제 19 항에 있어서,
    상기 포토레지스트 패턴들을 형성하는 단계 이 전,
    상기 셀렉트 게이트들 사이를 채우며 표면이 평탄한 보조막을 형성하는 단계; 및
    상기 보조막 상에 보호막을 형성하는 단계를 더 포함하고,
    상기 포토레지스트 패턴들을 제거하는 단계 이 후,
    상기 포토레지스트 패턴들을 통해 노출된 상기 보호막을 제거하는 단계; 및
    상기 보호막이 제거된 영역을 통해 노출된 상기 보조막을 제거하는 단계를 더 포함하는 반도체 소자의 제조방법.
  21. 제 20 항에 있어서,
    잔여하는 상기 보호막 및 상기 보조막을 불순물 주입 마스크로 이용하여 상기 제3 불순물 주입 영역을 형성한 후, 상기 보호막 및 상기 보조막을 제거하는 단계를 더 포함하는 반도체 소자의 제조방법.
  22. 제 16 항에 있어서,
    상기 셀렉트 게이트 및 상기 구동 게이트에 비해 상기 셀 게이트의 종횡비가 큰 반도체 소자의 제조방법.
  23. 제 16 항에 있어서,
    상기 게이트 패턴용 적층 구조는
    상기 반도체 기판 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 플로팅 게이트막;
    상기 플로팅 게이트막 상에 형성되며, 상기 셀렉트 트랜지스터 영역 및 상기 주변 영역 상의 상기 플로팅 게이트막을 노출시키는 콘택홀을 포함하는 유전체막; 및
    상기 유전체막 상에 형성된 컨트롤 게이트막을 포함하는 반도체 소자의 제조방법.
  24. 제 23 항에 있어서,
    상기 게이트 절연막 및 상기 플로팅 게이트막은 상기 반도체 기판의 소자 분리 영역 상에서 제거되고, 상기 반도체 기판의 활성 영역 상에 잔여하는 패턴으로 형성된 반도체 소자의 제조방법.
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