KR20130023993A - 반도체 소자 및 그 제조 방법 - Google Patents
반도체 소자 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20130023993A KR20130023993A KR1020110087134A KR20110087134A KR20130023993A KR 20130023993 A KR20130023993 A KR 20130023993A KR 1020110087134 A KR1020110087134 A KR 1020110087134A KR 20110087134 A KR20110087134 A KR 20110087134A KR 20130023993 A KR20130023993 A KR 20130023993A
- Authority
- KR
- South Korea
- Prior art keywords
- select lines
- region
- drain
- forming
- lines
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 76
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 238000000034 method Methods 0.000 claims abstract description 77
- 239000000758 substrate Substances 0.000 claims abstract description 60
- 239000010410 layer Substances 0.000 claims description 196
- 239000012535 impurity Substances 0.000 claims description 87
- 125000006850 spacer group Chemical group 0.000 claims description 44
- 239000011229 interlayer Substances 0.000 claims description 42
- 238000002955 isolation Methods 0.000 claims description 37
- 238000005530 etching Methods 0.000 claims description 21
- 150000004767 nitrides Chemical class 0.000 claims description 12
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 230000002093 peripheral effect Effects 0.000 description 52
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 35
- 229910052710 silicon Inorganic materials 0.000 description 35
- 239000010703 silicon Substances 0.000 description 35
- 210000004027 cell Anatomy 0.000 description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 229920005591 polysilicon Polymers 0.000 description 12
- 210000004692 intercellular junction Anatomy 0.000 description 10
- 102100021867 Natural resistance-associated macrophage protein 2 Human genes 0.000 description 9
- 108091006618 SLC11A2 Proteins 0.000 description 9
- 238000002513 implantation Methods 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 239000011800 void material Substances 0.000 description 8
- 238000000059 patterning Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 230000010354 integration Effects 0.000 description 5
- 238000000137 annealing Methods 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 230000003213 activating effect Effects 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 101150013423 dsl-1 gene Proteins 0.000 description 3
- 101100444020 Caenorhabditis elegans dsl-1 gene Proteins 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- -1 hydrogen ions Chemical class 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 발명에 따른 반도체 소자의 제조방법은 소자 분리막에 의해 분리되며 제1 방향을 따라 형성된 활성 영역들을 포함하는 반도체 기판의 상부에 상기 제1 방향에 교차하는 제2 방향을 따르는 셀렉트 라인들을 형성하는 단계, 상기 셀렉트 라인들 사이의 활성 영역들 각각에 제1 불순물을 주입하여 접합 영역을 형성하고, 상기 셀렉트 라인들 측벽 사이를 채우는 다층의 산화막들을 형성하는 단계, 상기 다층의 산화막들 중 적어도 한 층을 식각하여 상기 접합 영역을 노출하는 콘택홀을 형성하는 단계, 상기 콘택홀을 형성하는 과정에서 상기 소자 분리막이 손실되어 노출된 상기 반도체 기판의 활성 영역에 제2 불순물을 주입하여 접합 영역 연장부를 형성하는 단계, 및 상기 콘택홀 내부를 채우는 콘택 플러그를 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 플래시 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 개발은 주로 고집적화에 초점을 두고 이루어진다. 플래시 메모리 소자의 셀 어레이는 고집적화에 유리한 스트링 구조를 포함한다. 각각의 스트링 구조는 셀렉트 트랜지스터들 사이에 직렬로 연결된 다수의 셀 트랜지스터들로 구성된다. 스트링 구조가 고집적화됨에 따라 스트링 구조의 소스 영역 및 드레인 영역의 폭이 좁아진다. 소스 영역 및 드레인 영역의 폭이 좁아지면, 소스 영역 및 드레인 영역의 저항이 높아지고 공정 난이도가 증가한다. 따라서, 고집적화된 플래시 메모리 소자의 안정성 및 신뢰성을 개선하기 위한 방안이 요구된다.
본 발명은 플래시 메모리 소자의 안정성 및 신뢰성을 개선할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명에 따른 반도체 소자는 소자 분리막에 의해 분리되며 제1 방향을 따라 형성된 활성 영역들을 포함하는 반도체 기판, 상기 반도체 기판 상부에 상기 제1 방향에 교차하는 제2 방향을 따라 형성된 셀렉트 라인들, 상기 셀렉트 라인들 사이의 상기 활성 영역들 각각에 형성되며 제1 불순물을 포함하는 접합 영역, 상기 셀렉트 라인들 측벽 간에 형성되어 상기 셀렉트 라인들 사이를 채우는 다층의 산화막들, 상기 반도체 기판의 활성 영역에 형성되어 상기 접합 영역 하부에 연결되며, 제2 불순물로 이루어진 접합 영역 연장부, 및 상기 다층의 산화막들 중 적어도 어느 한층을 관통하여 상기 접합 영역 및 상기 접합 영역 연장부에 접촉된 콘택 플러그를 포함한다.
본 발명에 따른 반도체 소자의 제조방법은 소자 분리막에 의해 분리되며 제1 방향을 따라 형성된 활성 영역들을 포함하는 반도체 기판의 상부에 상기 제1 방향에 교차하는 제2 방향을 따르는 셀렉트 라인들을 형성하는 단계, 상기 셀렉트 라인들 사이의 활성 영역들 각각에 제1 불순물을 주입하여 접합 영역을 형성하고, 상기 셀렉트 라인들 측벽 사이를 채우는 다층의 산화막들을 형성하는 단계, 상기 다층의 산화막들 중 적어도 한 층을 식각하여 상기 접합 영역을 노출하는 콘택홀을 형성하는 단계, 상기 콘택홀을 형성하는 과정에서 상기 소자 분리막이 손실되어 노출된 상기 반도체 기판의 활성 영역에 제2 불순물을 주입하여 접합 영역 연장부를 형성하는 단계, 및 상기 콘택홀 내부를 채우는 콘택 플러그를 형성하는 단계를 포함한다.
상기 셀렉트 라인들을 형성하는 단계에서 상기 셀렉트 라인들보다 좁은 간격으로 이격된 워드 라인들을 더 형성한다.
상기 접합 영역과 및 상기 다층의 산화막들을 형성하는 단계는 상기 워드 라인들 사이에 에어-갭을 정의하며, 상기 셀렉트 라인들의 측벽을 따르는 제1 절연막을 상기 셀렉트 라인들 및 워드 라인들이 형성된 전체 구조 상부에 형성하는 단계, 상기 제1 절연막 상부에 상기 셀렉트 라인들의 측벽을 따르는 스페이서용 제2 절연막을 형성하는 단계, 상기 셀렉트 라인들 사이의 상기 제2 절연막 및 상기 제1 절연막을 식각하여 상기 셀렉트 라인들 사이의 활성 영역들을 노출시키는 단계, 상기 셀렉트 라인들 사이의 활성 영역들에 상기 제1 불순물을 주입하는 단계, 상기 셀렉트 라인들 사이를 채우는 제1 층간 절연막을 형성하는 단계, 및 상기 제1 층간 절연막이 형성된 전체 구조를 평탄화하는 단계를 포함한다.
상기 제1 불순물의 농도에 비해 상기 제2 불순물의 농도가 더 높은 것이 바람직하다. 상기 제2 불순물은 상기 콘택홀을 통해 노출된 상기 접합 영역들에 더 주입된다.
상기 콘택 플러그는 상기 셀렉트 라인 방향을 따라 연장되어 상기 소자 분리막 및 상기 활성영역들에 공통으로 접속될 수 있다.
상기 셀렉트 라인들은 제1 및 제2 드레인 셀렉트 라인을 포함하고, 상기 콘택 플러그는 상기 제1 및 제2 드레인 셀렉트 라인 방향을 따라 배열된 활성 영역들 중 홀수번째 활성 영역에 접속되며 상기 제1 드레인 셀렉트 라인에 인접한 제1 드레인 콘택 플러그와, 상기 제1 및 제2 드레인 셀렉트 라인 방향을 따라 배열된 활성 영역들 중 짝수번째 활성 영역에 접속되며 상기 제2 드레인 셀렉트 라인에 인접한 제2 콘택 플러그를 포함할 수 있다.
상기 콘택홀을 형성하는 단계 이 전, 상기 다층의 산화막들이 형성된 전체 구조 상부에 산화막인 제2 층간 절연막을 형성하는 단계, 상기 제2 층간 절연막의 상부에 질화막인 캡핑막을 형성하는 단계, 및 상기 캡핑막 상부에 산화막인 제3 층간 절연막을 형성하는 단계를 더 포함한다.
본 발명은 게이트 라인들 사이를 층간 절연막으로 채우기 전, 질화막인 식각 정지막을 형성하지 않음으로써 게이트 라인들 사이를 산화막으로 구성된 절연막들로만 채울 수 있다. 따라서, 층간 절연막의 평탄화 공정을 실시하더라도 게이트 라인들 사이를 채우는 절연막들 중 어느 하나가 돌출되게 잔류하는 현상을 개선하여 돌출부로 인한 보이드 형성 문제를 개선할 수 있다.
그리고, 본 발명은 콘택홀 형성을 위한 식각 공정시 소자 분리막이 손실되어 노출된 반도체 기판의 활성 영역에 불순물을 주입하여 접합 영역의 연장부를 형성함으로써 콘택홀 내부에 형성되는 콘택 플러그와 반도체 기판의 활성 영역 간 접촉 저항을 개선할 수 있다.
도 1은 본 발명의 실시 예들에 따른 반도체 소자의 레이아웃도이다.
도 2a 내지 도 2l는 본 발명의 제1 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3j는 본 발명의 제2 실시 예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 제2 실시 예에 따른 반도체 소자를 소스 콘택 라인 방향을 따라 절취하여 나타낸 단면도이다.
도 2a 내지 도 2l는 본 발명의 제1 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3j는 본 발명의 제2 실시 예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 제2 실시 예에 따른 반도체 소자를 소스 콘택 라인 방향을 따라 절취하여 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시 예에 한정되는 것은 아니다. 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1은 본 발명의 실시 예들에 따른 반도체 소자의 레이아웃도이다. 특히, 도 1은 낸드 플래시 메모리 소자의 셀 어레이 영역 일부를 도시한 것이다.
도 1을 참조하면, 본 발명의 실시 예들에 따른 반도체 소자의 셀 어레이는 소자 분리 영역들(B) 및 활성 영역들(A)이 정의된 반도체 기판을 포함한다. 셀 어레이의 소자 분리 영역들(B) 및 활성 영역들(A)은 서로 평행하게 교대로 정의되며 제1 방향을 따라 형성된다. 활성 영역들(A)은 소자 분리 영역(B)에 형성된 소자 분리 트렌치 및 소자 분리막에 의해 구획되는 영역이다.
소자 분리 영역(B) 및 활성 영역(A)에 교차하는 제2 방향을 따라 게이트 라인들(SSL, WL0 내지 WLn, DSL)이 형성된다. 게이트 라인들을 스트링 구조(ST)의 드레인 셀렉트 트랜지스터에 접속된 드레인 셀렉트 라인(DSL), 소스 셀렉트 트랜지스터에 접속된 소스 셀렉트 라인(SSL), 및 메모리 셀 트랜지스터들에 접속된 워드 라인들(WL0 내지 WLn)을 포함한다. 워드 라인들(WL0 내지 WLn)은 서로 이웃한 드레인 셀렉트 라인(DSL)과 소스 셀렉트 라인(SSL) 사이에 배치된다. 또한, 드레인 셀렉트 라인들(DSL) 끼리 서로 이웃하게 배치되며, 소스 셀렉트 라인들(SSL) 끼리 서로 이웃하게 배치된다.
게이트 라인들(SSL, WL0 내지 WLn, DSL) 사이의 활성 영역(A)은 불순물이 주입될 접합 영역으로 정의된다. 여기서, 드레인 셀렉트 라인들(DSL) 사이의 접합 영역은 스트링 구조(ST)의 드레인 영역(105)으로 정의되고, 소스 셀렉트 라인들(SSL) 사이의 접합 영역은 스트링 구조(ST)의 소스 영역으로 정의된다.
드레인 셀렉트 라인(DSL)과 활성 영역(A)의 교차부에 형성된 드레인 셀렉트 트랜지스터, 소스 셀렉트 라인(SSL)과 활성 영역(A)의 교차부에 형성된 소스 셀렉트 트랜지스터, 워드 라인(WL0 내지 WLn)과 활성 영역(A)의 교차부에 형성된 다수의 메모리 셀 트랜지스터들이 직렬로 연결되어 하나의 스트링 구조(ST)를 구성한다. 각각의 스트링 구조(ST)는 드레인 콘택 영역(DCT1, DCT2)에 형성된 드레인 콘택 플러그를 통해 그에 대응하는 비트 라인(BL)에 접속된다. 또한, 각각의 스트링 구조(ST)는 소스 콘택 영역(SCT)에 형성된 소스 콘택 라인을 통해 공통 소스 전압이 인가되는 금속 배선(미도시)에 접속된다.
비트 라인(BL) 및 금속 배선은 셀 어레이의 구동에 필요한 전압을 인가하기 위해 주변 영역에 형성된 주변 회로의 구동 트랜지스터들에 연결된다.
상기에서 드레인 콘택 영역들(DCT1, DCT2)은 드레인 셀렉트 라인(DSL)의 연장 방향을 따라 배치된 활성 영역들(A)에 정의된 드레인 영역들 각각의 상부에 배치된다. 또한 인접한 드레인 콘택 영역들(DCT1, DCT2)간 거리를 최대화하여 이들(DCT1, DCT2) 간 전기적 접속을 방지하기 위해 드레인 콘택 영역들(DCT1, DCT2)은 지그재그(zigzag)로 배치된다. 즉, 드레인 콘택 영역들(DCT1, DCT2)은 드레인 셀렉트 라인(DSL)의 연장 방향을 따라 2열로 배치된다. 제1 열의 드레인 콘택 영역들(DCT1)은 서로 이웃한 드레인 셀렉트 라인들(DSL) 중 제2 드레인 셀렉트 라인(DSL_2)보다 제1 드레인 셀렉트 라인(DSL_1)에 더 인접하게 배치되고, 드레인 셀렉트 라인(DSL)의 연장 방향을 따라 배열된 활성 영역들(A) 중 홀수번째 활성 영역들(A) 상부에 배치된다. 제2 열의 드레인 콘택 영역들(DCT2)은 서로 이웃한 드레인 셀렉트 라인들(DSL) 중 제1 드레인 셀렉트 라인(DSL_1)보다 제2 드레인 셀렉트 라인(DSL_2)에 더 인접하게 배치되고, 드레인 셀렉트 라인(DSL)의 연장 방향을 따라 배열된 활성 영역들(A) 중 짝수번째 활성 영역들(A) 상부에 배치된다.
소스 콘택 영역(SCT)은 소스 셀렉트 라인(SSL)과 평행한 방향으로 연장되어 소스 셀렉트 라인들(SSL) 사이의 소자 분리 영역들(B) 및 활성 영역들(A) 상부에 배치된다. 이러한 소스 콘택 영역(SCT)에 형성된 소스 콘택 라인은 소스 셀렉트 라인들(SSL) 사이의 다수의 활성 영역들(A)에 형성된 다수의 소스 영역들에 공통으로 접속된다.
이하, 도 1에 도시된 반도체 소자의 제조방법을 실시 예에 따라 설명한다.
도 2a 내지 도 2l는 본 발명의 제1 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 제1 내지 제4 영역(①,②,③,④)을 포함하는 반도체 기판(101)의 상부에 게이트 라인들(SSL, WL0~WLn, DSL)을 형성한다. 제1 영역(①)은 드레인 셀렉트 라인들(DSL)이 형성될 영역과, 서로 이웃한 드레인 셀렉트 라인들(DSL) 사이의 영역으로 정의한다. 제2 영역(②)은 서로 이웃한 드레인 셀렉트 라인(DSL)과 소스 셀렉트 라인(SSL) 사이의 영역으로 정의한다. 제3 영역(③)은 소스 셀렉트 라인들(SSL)이 형성될 영역과, 서로 이웃한 소스 셀렉트 라인들(SSL) 사이의 영역으로 정의한다. 제4 영역(④)은 주변 영역으로 정의한다. 본 도면에서는 설명의 편의를 위해 제4 영역(④)으로서, 구동 회로를 구성하는 구동 트랜지스터들 중 상대적으로 낮은 전압에 의해 구동되는 저전압 NMOS트랜지스터가 형성될 영역만을 도시하였다. 이하, 제1 및 제3 영역(①,③)을 셀렉트 트랜지스터 영역이라 지칭하고, 제2 영역(②)을 셀 영역이라 지칭하고, 제4 영역(④)을 주변 영역이라 지칭한다.
게이트 라인들(SSL, WL0~WLn, DSL)을 반도체 기판(101) 상부에 형성하는 방법에 대해 보다 구체적으로 설명하면 다음과 같다. 낸드 플래시 메모리 소자의 경우, 드레인 셀렉트 라인들(DSL), 워드라인들(WL0~WLn) 및 소스 셀렉트 라인들(SSL)을 포함하는 게이트 라인들이 반도체 기판(101) 상부에 형성된다.
상기의 게이트 라인들(SSL, WL0~WLn, DSL)을 형성하기 위해 다음의 공정들이 진행될 수 있다. 게이트 라인들(SSL, WL0~WLn, DSL)은 소자의 고집적화를 위해 스페이서 패터닝 기술을 이용하여 형성할 수 있다.
먼저, 반도체 기판(101) 내에 웰(미도시)이 형성되고, 반도체 기판(101) 상부에 게이트용 적층구조를 형성한다. 적층구조는 순차로 적층된 터널 절연막(103), 제1 실리콘층(105), 유전체막(109), 및 제2 실리콘층(111)을 포함한다. 적층구조 형성을 위해 먼저, 반도체 기판(101)의 전체 표면에 터널 절연막(103)이 형성된다. 터널 절연막(103) 상에 제1 실리콘층(105)을 형성한다. 제1 실리콘층(105)은 언도프트 폴리 실리콘층 또는 도프트 폴리 실리콘층의 단일층으로 형성되거나, 언도프트 폴리 실리콘층 및 도프트 폴리 실리콘층의 적층 구조로 형성될 수 있다. 도프트 폴리 실리콘층에는 3가 불순물이나 5가 불순물이 첨가될 수 있다.
이어서, 소자 분리 영역(B)을 정의하는 소자 분리 마스크를 식각 마스크로 사용하는 식각 공정으로 제1 실리콘층(105)을 식각한다. 이로써, 제1 실리콘층(105)은 평행한 다수의 실리콘 라인들로 패터닝된다. 계속해서, 터널 절연막(103) 및 반도체 기판(101)을 식각하여 평행한 라인 형태의 트렌치들을 소자 분리 영역에 형성한다. 이 후, 트렌치들이 채워지도록 절연막이 형성되고, 절연막이 트렌치들 내부 및 트렌치들 상에만 잔류되도록 소자 분리 마스크 상부의 절연막이 제거된다. 이로써, 소자 분리막이 형성된다.
소자 분리 마스크 제거 후, 전체 구조 상에 유전체막(109)이 형성된다. 유전체막(109)은 산화막/질화막/산화막의 적층 구조로 형성되며, 산화막이나 질화막이 이들보다 높은 유전 상수값을 갖는 절연막으로 대체될 수 있다. 셀렉트 라인들(DSL, SSL)이 형성될 영역에서 유전체막(107)의 일부가 식각된다. 이로 인해, 셀렉트 라인들(DSL, SSL)이 형성될 영역에서 제1 실리콘층(105)의 일부가 노출된다.
유전체막(109) 상부에 제2 실리콘층(111)을 형성한다. 제2 실리콘층(111)은 도프트 폴리실리콘층으로 형성하는 것이 바람직하다. 이로써 게이트용 적층구조가 형성된다.
상술한 게이트용 적층구조 상부에 하드 마스크막(113)이 형성된다. 이어서, 제1 실리콘층(105)이 패터닝되어 형성된 실리콘 라인들과 교차하는 방향으로 하드 마스크막(113), 제2 실리콘층(111) 및 유전체막(109)이 패터닝된다. 이로써, 평행한 다수의 컨트롤 게이트들이 형성된다. 계속해서, 유전체막(109) 및 제1 실리콘층(105)을 식각한다. 그 결과, 반도체 기판(101) 상에는 다수의 게이트 라인들(SSL, WL0~WLn, DSL)이 형성된다.
한편, 유전체막(109)의 일부가 식각된 상태에서 제2 실리콘층(109)이 형성되기 때문에, 셀렉트 라인들(DSL, SSL)의 제1 실리콘층(105)과 제2 실리콘층(109)은 유전체막(107)의 식각된 부분을 통해서 서로 연결된다.
서로 인접한 워드 라인들(WL0~WLn)간 간격과, 서로 인접한 워드 라인과 소스 셀렉트 라인(WL0와 SSL)간 간격과, 서로 인접한 워드 라인과 드레인 셀렉트 라인(WLn과 DSL)간 간격은 서로 인접한 셀렉트 라인들간 간격(DSL간 간격, 및 SSL간 간격)보다 좁게 형성된다.
게이트 라인들(SSL, WL0~WLn, DSL) 형성 후, 게이트 라인들(SSL, WL0~WLn, DSL)에 의해 개구된 셀 영역(②)의 반도체 기판(101)에 정의된 셀 접합영역(117C)에 불순물을 주입한다. 셀 접합영역(117C)에 불순물을 주입하는 동안 주변 영역(④)이 포토레지스트 패턴에 의해 차단되고, 셀렉트 라인들(SSL, DSL)에 의해 개구된 셀렉트 트랜지스터 영역(①,③)의 반도체 기판(101)에 정의된 소스 및 드레인 영역(117S, 117D)에도 불순물이 주입될 수 있다. 셀 접합영역(117C)에 주입되는 불순물의 예로서, N형 불순물이 있다.
이 후, 소스 및 드레인 영역(117S, 117D)에 불순물을 주입한다. 소스 및 드레인 영역(117S, 117D)에 불순물을 주입하는 동안 주변 영역(④) 및 셀 영역(②)이 포토레지스트 패턴에 의해 차단된다. 소스 및 드레인 영역(117S, 117D)에 주입되는 불순물의 예로서, 카운터 도핑을 위한 P형 불순물이 있다.
도 2b를 참조하면, 게이트 라인들(SSL, WL0~WLn, DSL)을 포함한 전체 구조 상에 제1 절연막(119)을 형성한다. 제1 절연막(119)은 게이트 라인들(SSL, WL0~WLn, DSL) 사이의 셀 영역(②)에 에어-갭(air-gap)(121)이 형성될 수 있도록 오버행(overhang) 구조로 형성되는 절연막으로 형성되는 것이 바람직하다. 예를 들어, 제1 절연막(119)은 DS-HTO(DiSilane - High Temperature Oxide)로 형성한다.소스 셀렉트 라인(SSL)과 워드 라인(WL0) 사이와, 드레인 셀렉트 라인(DSL)과 워드라인(WLn)의 사이와, 워드라인들(WL0~WLn) 사이의 간격은 드레인 셀렉트 라인들(DSL) 사이와, 소스 셀렉트 라인들(SSL) 사이의 간격보다 좁고, 제1 절연막(119)을 형성하는 과정에서 게이트 라인들(DSL, SSL, WL0~WLn)의 상부 모서리에 오버행(overhang)이 형성된다. 이 때문에 소스 셀렉트 라인(SSL)과 워드 라인(WL0) 사이와, 드레인 셀렉트 라인(DSL)과 워드라인(WLn)의 사이와, 워드라인들(WL0~WLn) 사이는 제1 절연막(119)으로 완전히 채워지지 않고 에어-갭(121)이 형성된다. 그리고, 드레인 셀렉트 라인들(DSL) 사이와, 소스 셀렉트 라인들(SSL) 사이는 상대적으로 넓은 간격으로 형성되기 때문에 드레인 셀렉트 라인들(DSL) 사이와, 소스 셀렉트 라인들(SSL) 사이에서 제1 절연막(119)은 셀렉트 라인들(DSL, SSL)에 의한 단차를 따라 형성된다.
제1 절연막(119)은 반도체 기판(101)의 전체에 균일한 두께로 형성되지 않고, 반도체 기판(101)의 영역별로 불균일한 두께로 형성될 수 있다. 이에 따라 소스 영역(117S) 및 드레인 영역(117D) 상부의 제1 절연막(119)의 두께가 반도체 기판(101)의 영역별로 다르게 형성될 수 있다.
도 2c를 참조하면, 셀 접합 영역(117C), 소스 영역(117S), 및 드레인 영역(117D)에 주입된 불순물의 활성화를 위한 어닐 공정을 실시한 후, 주변 영역(④)의 반도체 기판(101) 상부에 게이트 라인(LVN_G)을 형성하기 위한 공정을 진행한다.
주변 영역(④)의 반도체 기판(101) 상부에 게이트 라인(LVN_G)을 형성하기 위해 주변 영역(④)의 반도체 기판(101) 상부에 게이트 절연막(123) 및 게이트 도전막(125)을 적층한다. 이 후, 주변 영역(④)의 게이트 도전막(125) 상부에 게이트 마스크 패턴(127)을 형성한 후, 이를 패터닝하여 주변 영역(④)의 게이트 라인(LVN_G)을 형성한다.
이어서, 주변 영역(④)의 게이트 라인(LVN_G) 양측에 정의된 소스 영역 및 드레인 영역에 불순물을 주입하여 LDD(Lightly Doped Drain) 영역(129)을 형성한다.
도 2d를 참조하면, LDD영역(129)을 포함한 전체 구조의 표면을 따라 스페이서용 제2 절연막(133)을 형성한다. 제2 절연막(133)은 주변 영역(④)의 게이트 라인(LVN_G)에 인접한 LDD영역(129)의 일부를 차단하는 역할을 하는 스페이서를 형성하기 위한 절연막으로서, 제1 절연막(119)보다 두꺼운 두께로 형성된다.
셀렉트 라인들(DSL, SSL) 사이의 소스 영역 및 드레인 영역(117S, 117D) 상부에 형성된 절연막 제1 및 제2 절연막(119, 133)의 총 두께는 후속 공정에서 소스 영역 및 드레인 영역(117S, 117D)에 불순물 주입 시 타겟으로 하는 깊이에 불순물이 주입될 수 있도록 할 만큼의 두께로 제어되어야 한다. 이를 위해서 셀렉트 라인들(DSL, SSL) 사이의 소스 영역 및 드레인 영역(117S, 117D) 상부에 제2 절연막 (133)의 두께 일부를 제거해야 하므로 셀렉트 라인들(DSL, SSL) 사이의 제2 절연막(133)의 일부 영역을 노출시키는 제1 마스크 패턴(135)을 형성한다. 제1 마스크 패턴(135)은 포토레지스트 패턴일 수 있다.
도 2e를 참조하면, 제1 마스크 패턴(135)을 통해 노출된 제2 절연막(133)의 일부 영역을 습식 식각 방식으로 식각하여 제2 절연막(133)의 두께를 낮춘다. 이로써, 셀렉트 라인들(SSL, DSL) 사이의 소스 영역 및 드레인 영역(117S, 117D) 상부에 형성된 제1 및 제2 절연막(119, 133)의 총 두께는 타겟 두께로 제어된다.
이 후, 셀렉트 라인들(SSL, DSL) 사이의 소스 영역 및 드레인 영역(117S, 117D)에 이들(117S, 117D)의 저항을 개선하기 위한 불순물을 주입한다. 이 때, 셀렉트 라인들(SSL, DSL) 사이의 소스 영역 및 드레인 영역(117S, 117D) 상부에 형성된 제1 및 제2 절연막(119, 133)의 두께는 소스 영역 및 드레인 영역(117S, 117D) 저항을 개선하기 위한 불순물 주입 시 타겟으로 하는 깊이로 불순물이 주입될 수 있을 만큼의 타겟 두께로 제어된 상태이다. 따라서, 소스 영역 및 드레인 영역(117S, 117D) 저항을 개선하기 위한 불순물은 타겟으로 하는 Rp(projected range)에 주입될 수 있다. 소스 영역 및 드레인 영역(117S, 117D) 저항을 개선하기 위한 불순물로는 셀 접합 영역(117C)에 주입된 불순물보다 높은 농도의 N형 불순물이 이용될 수 있다.
셀렉트 라인들(DSL, SSL) 사이의 소스 영역 및 드레인 영역(117S, 117D)에 불순물 주입 후, 제1 마스크 패턴(135)을 제거한다.
도 2f를 참조하면, 제2 절연막(133)을 식각하여 게이트 라인들(SSL, WL0~WLn, DSL, LVN_G) 각각의 측벽에 스페이서(133a)를 형성한다. 스페이서(133a)는 주변 영역(④)의 게이트 라인(LVN_G)에 인접한 LDD 영역(129) 일부를 차단한다. 이러한 스페이서(133a) 및 게이트 라인들(SSL, WL0~WLn, DSL, LVN_G)을 마스크로 스페이서(133a)에 의해 차단되지 않은 주변 영역(④)의 소스 및 드레인 영역에 LDD영역(129)에 주입된 불순물보다 높은 농도의 N형 불순물을 주입하여 고농도 N형 불순물 영역(139)을 형성할 수 있다.
이어서, 고농도 N형 불순물 영역(139)이 형성된 전체 구조 표면을 따라 버퍼막(137)을 형성할 수 있다. 버퍼막(137)은 후속 불순물 주입 공정시 기판 손상을 방지하는 버퍼 역할을 한다.
버퍼막(137) 형성 후, 셀렉트 트랜지스터 영역(①,③)의 소스 영역 및 드레인 영역(117S, 117D)과 주변 영역(④)의 소스 영역 및 드레인 영역의 전기적 특성을 개선하기 위한 N형 불순물 및 P형 불순물 중 적어도 어느 하나를 이전에 주입된 불순물 농도보다 높은 농도로 주입한다.
도 2g를 참조하면, 버퍼막(137) 상부에 셀렉트 라인들 사이(SSL, DSL)의 영역을 개구시키는 제2 마스크 패턴(149)을 형성한다. 제2 마스크 패턴(149)은 포토레지스트 패턴일 수 있다.
도 2h를 참조하면, 제2 마스크 패턴(149)을 식각 마스크로 한 식각 공정으로 버퍼막(137) 및 스페이서(133a)의 노출된 영역을 식각한 후, 제2 마스크 패턴(149)을 제거한다. 그 결과, 셀렉트 트랜지스터 영역(①,③)에서 셀렉트 라인들(SSL, DSL) 측벽 상에 잔류하는 스페이서(133b)의 두께는 주변 영역(④)에 형성된 스페이서(133a)의 두께가 보다 얇아진다.
셀렉트 트랜지스터 영역(①,③)의 얇은 스페이서(133b)에 의해 셀렉트 라인들(SSL, DSL) 사이의 간격이 고집적화를 위해 좁게 형성되더라도 셀렉트 라인들(SSL, DSL) 사이에서 콘택 마진을 확보할 수 있다. 만약, 셀렉트 트랜지스터 영역(①,③)의 스페이서 두께가 주변 영역(④)에서와 동일하다면, 후속 드레인 콘택홀 형성 공정시 스페이서 측벽을 따라 수직한 방향으로 형성된 식각 정지막 상부에 드레인 콘택홀이 배치될 확률이 높다. 스페이서 측벽을 따라 수직한 방향으로 형성된 식각 정지막 상부에 드레인 콘택홀이 배치되면, 드레인 콘택홀 형성을 위한 식각 공정시 드레인 콘택홀이 드레인 영역(117D)을 노출시키지 못하는 문제가 발생할 수 있다. 이러한 문제를 개선하기 위해 셀렉트 트랜지스터 영역에 얇은 스페이서(133b)를 형성하는 것이다.
도 2i를 참조하면, 얇은 두께의 스페이서(133b)를 포함하는 전체 구조의 표면을 따라 식각 정지막(143)을 형성한다. 식각 정지막(143)은 질화막으로 형성된다.
식각 정지막(143)은 소스 영역들(117S) 사이의 소자 분리 영역(B), 드레인 영역들(117D) 사이의 소자 분리막이 후속 콘택홀 형성 공정시 노출되어 손실되는 것을 방지하기 위해 형성된 것이다.
도 2j를 참조하면, 식각 정지막(143)을 포함하는 전체 구조의 상부에 제1 층간 절연막(145)을 형성한 후, 전체 구조의 표면 평탄화를 위해 CMP(Chemical Mechanical Polishing)를 실시한다. 이 때, 게이트 하드 마스크 패턴(113, 127) 상부의 제1 절연막(119), 버퍼막(137), 식각 정지막(143), 제1 층간 절연막(145)이 제거된다. 그리고, 상대적으로 넓은 간격으로 이격된 셀렉트 라인들(SSL, DSL) 사이의 영역 및 주변 영역(④)의 게이트 라인(LVN_G) 양측의 영역에서 제1 층간 절연막(145), 스페이서(133a, 133b), 제1 절연막(119), 버퍼막(137)의 높이가, 셀 영역(②)의 제1 절연막(119)의 높이보다 낮아질 수 있다. 또한, 셀렉트 라인들(SSL, DSL) 사이의 영역 및 주변 영역(④)의 게이트 라인(LVN_G) 양측의 영역에서 산화막으로 형성된 제1 층간 절연막(145), 스페이서(133a, 133b), 제1 절연막(119), 및 버퍼막(137)에 비해 질화막으로 형성된 식각 정지막(143)이 더 느리게 제거된다. 이에 따라, 제1 층간 절연막(145), 스페이서(133a, 133b), 제1 절연막(119), 및 버퍼막(137)에 비해 식각 정지막(143)이 돌출된 형태로 잔류할 수 있다.
도 2k를 참조하면, CMP 후 표면의 균일도가 개선된 전체 구조 상부에 제2 층간 절연막(147)을 형성한다. 이 때, 주변 영역(④)의 게이트 라인(LVN_G)과 식각 정지막(143) 사이의 공간보다, 셀렉트 트랜지스터 영역(①,③)의 셀렉트 라인(DSL, SSL)과 식각 정지막(143) 사이의 공간이 매우 좁으므로 셀렉트 라인(DSL, SSL)과 식각 정지막(143) 사이의 공간에 보이드(149)가 형성될 수 있다. 이러한 보이드(149)의 형성을 방지하기 위해서는 층간 절연막의 증착 및 식각 공정을 수차례 반복해야할 뿐 아니라, 셀렉트 트랜지스터 영역(①,③) 만을 개구시켜 식각 정지막(143)의 돌출부를 제거하는 공정을 더 실시해야하는 번거로움이 있다. 그리고, 상술한 식각 정지막(143)의 돌출부 제거 공정, 층간 절연막의 증착 및 식각 공정의 반복을 통해서 보이드(149) 형성을 제한하는데 한계가 있다.
한편, 보이드(149)가 형성된 제2 층간 절연막(147)의 상부에 캡핑막(151) 및 제3 층간 절연막(153)을 순차로 형성한 후, 도 2l에 도시된 바와 같이 드레인 콘택 플러그(163), 소스 라인 콘택 플러그(161), 및 주변 영역 콘택 플러그(167)를 형성하기 위한 후속 공정을 진행하면, 이하와 같은 문제가 발생한다.
도 1 및 도 2l을 참조하면, 드레인 콘택 플러그(163)는 제1 및 제2 드레인 콘택 영역들(DCT1, DCT2) 각각에 형성된다. 제2 층간 절연막(147)에 보이드(149)가 잔류하는 경우, 제1 및 제2 드레인 셀렉트 라인(DSL1, DSL2) 중 어느 하나에 인접하여 형성된 드레인 콘택 플러그(163)의 베리어 메탈이 보이드(149) 내부를 채울 수 있다. 보이드(149)는 제1 및 제2 드레인 셀렉트 라인(DSL1, DSL2)의 연장 방향을 따라 연장되므로 보이드(149) 내부를 채우는 베리어 메탈이 제1 및 제2 드레인 셀렉트 라인(DSL1, DSL2)의 연장 방향을 따라 연결된다. 그 결과, 제1 드레인 콘택 영역들(DCT1)에 형성된 드레인 콘택 플러그들(163)끼리 전기적으로 연결되고, 제2 드레인 콘택 영역들(DCT2)에 형성된 드레인 콘택 플러그(163)들끼리 전기적으로 연결되는 문제가 발생한다.
상기의 보이드(149) 발생 문제 및 드레인 콘택 플러그들(163)간 브릿지(bridge) 문제를 보완할 수 있는 본 발명의 다른 실시예를 설명하면 다음과 같다.
도 3a 내지 도 3j는 본 발명의 제2 실시 예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 제1 내지 제4 영역(①,②,③,④)을 포함하는 반도체 기판(201)의 상부에 게이트 라인들(SSL, WL0~WLn, DSL)을 형성한다. 제1 영역(①)은 드레인 셀렉트 라인들(DSL)이 형성될 영역과, 서로 이웃한 드레인 셀렉트 라인들(DSL) 사이의 영역으로 정의한다. 제2 영역(②)은 서로 이웃한 드레인 셀렉트 라인(DSL)과 소스 셀렉트 라인(SSL) 사이의 영역으로 정의한다. 제3 영역(③)은 소스 셀렉트 라인들(SSL)이 형성될 영역과, 서로 이웃한 소스 셀렉트 라인들(SSL) 사이의 영역으로 정의한다. 제4 영역(④)은 주변 영역으로 정의한다. 본 도면에서는 설명의 편의를 위해 제4 영역(④)으로서, 구동 회로를 구성하는 구동 트랜지스터들 중 상대적으로 낮은 전압에 의해 구동되는 저전압 NMOS트랜지스터가 형성될 영역만을 도시하였다. 이하, 제1 및 제3 영역(①,③)을 셀렉트 트랜지스터 영역이라 지칭하고, 제2 영역(②)을 셀 영역이라 지칭하고, 제4 영역(④)을 주변 영역이라 지칭한다.
게이트 라인들(SSL, WL0~WLn, DSL)을 반도체 기판(201) 상부에 형성하는 방법에 대해 보다 구체적으로 설명하면 다음과 같다. 낸드 플래시 메모리 소자의 경우, 드레인 셀렉트 라인들(DSL), 워드라인들(WL0~WLn) 및 소스 셀렉트 라인들(SSL)을 포함하는 게이트 라인들이 반도체 기판(201) 상부에 형성된다.
상기의 게이트 라인들(SSL, WL0~WLn, DSL)을 형성하기 위해 다음의 공정들이 진행될 수 있다.
먼저, 반도체 기판(201) 내에 n웰 및 p웰 중 적어도 하나를 포함하는 웰 구조(미도시)가 형성되고, 반도체 기판(201) 상부에 게이트용 적층구조를 형성한다. 게이트용 적층구조는 순차로 적층된 터널 절연막(203), 제1 실리콘층(205), 유전체막(209), 및 제2 실리콘층(211)을 포함한다. 게이트용 적층구조 형성을 위해 먼저, 반도체 기판(201)의 전체 표면에 터널 절연막(203)이 형성된다. 터널 절연막(203) 상에 제1 실리콘층(205)을 형성한다. 제1 실리콘층(205)은 언도프트 폴리 실리콘층 또는 도프트 폴리 실리콘층의 단일층으로 형성되거나, 언도프트 폴리 실리콘층 및 도프트 폴리 실리콘층의 적층 구조로 형성될 수 있다. 도프트 폴리 실리콘층에는 3가 불순물이나 5가 불순물이 첨가될 수 있다.
이어서, 소자 분리 영역(B)을 정의하는 소자 분리 마스크를 식각 마스크로 사용하는 식각 공정으로 제1 실리콘층(205)을 식각한다. 이로써, 제1 실리콘층(205)은 평행한 다수의 실리콘 라인들로 패터닝된다. 소자 분리 마스크는 소자의 고집적화를 위해 스페이서 패터닝 기술을 이용하여 형성할 수 있다. 스페이서 패터닝 기술은 마스크막 상부에 보조 패턴을 형성하고, 보조 패턴의 측벽에 스페이서를 형성한 후, 보조 패턴을 제거하여 스페이서에 의해 노출된 마스크막의 일부 영역을 제거하여 마스크 패턴을 형성하는 기술이다. 이 때, 셀렉트 트랜지스터 영역(①,③)에 형성된 소자 분리 마스크 패턴은 스페이서를 마스크로 하여 패터닝된 것이 아니라 스페이서보다 넓은 폭의 패드 마스크 패턴을 마스크로 패터닝된 것일 수 있다. 이러한 스페이서 패터닝 기술 적용으로 셀 영역(②)의 제1 실리콘 라인들의 폭을 노광 해상도보다 좁게 형성할 수 있다.
계속해서, 터널 절연막(203) 및 반도체 기판(201)을 식각하여 평행한 라인 형태의 트렌치들을 소자 분리 영역에 형성한다. 이 후, 트렌치들이 채워지도록 절연막을 형성하고, 절연막이 트렌치들 내부 및 트렌치들 상에만 잔류되도록 소자 분리 마스크 상부의 절연막을 제거한다. 이로써, 소자 분리막이 형성된다.
소자 분리 마스크 제거 후, 전체 구조 상에 유전체막(209)을 형성한다. 유전체막(209)은 산화막/질화막/산화막의 적층 구조로 형성되며, 산화막이나 질화막이 이들보다 높은 유전 상수값을 갖는 절연막으로 대체될 수 있다. 셀렉트 라인들(DSL, SSL)이 형성될 영역에서 유전체막(207)의 일부가 식각된다. 이로 인해, 셀렉트 라인들(DSL, SSL)이 형성될 영역에서 제1 실리콘층(205)의 일부가 노출된다.
유전체막(209) 상부에 제2 실리콘층(211)을 형성한다. 제2 실리콘층(211)은 도프트 폴리실리콘층으로 형성하는 것이 바람직하다. 이로써 게이트용 적층구조가 형성된다.
상술한 게이트용 적층구조 상부에 하드 마스크막(213)이 형성된다. 이어서, 제1 실리콘층(205)이 패터닝되어 형성된 실리콘 라인들과 교차하는 방향으로 하드 마스크막(213), 제2 실리콘층(211) 및 유전체막(209)이 패터닝된다. 이로써, 평행한 다수의 컨트롤 게이트들이 형성된다. 이 때, 소자의 고집적화를 위해 스페이서 패터닝 기술을 이용하여 형성된 스페이서를 마스크로 셀 영역(②)의 하드 마스크막(213)을 패터닝할 수 있다. 계속해서, 유전체막(209) 및 제2 실리콘층(205)을 식각한다. 그 결과, 반도체 기판(201) 상에는 다수의 게이트 라인들(SSL, WL0~WLn, DSL)이 형성된다.
한편, 유전체막(209)의 일부가 식각된 상태에서 제2 실리콘층(209)이 형성되기 때문에, 셀렉트 라인들(DSL, SSL)의 제1 실리콘층(205)과 제2 실리콘층(209)은 유전체막(207)의 식각된 부분을 통해서 서로 연결된다.
서로 인접한 워드 라인들(WL0~WLn)간 간격과, 서로 인접한 워드 라인과 소스 셀렉트 라인(WL0와 SSL)간 간격과, 서로 인접한 워드 라인과 드레인 셀렉트 라인(WLn과 DSL)간 간격은 서로 인접한 셀렉트 라인들간 간격(DSL간 간격, 및 SSL간 간격)보다 좁게 형성된다.
이 후, 게이트 라인들(SSL, WL0~WLn, DSL)에 의해 개구된 셀 영역(②)의 반도체 기판(201)에 정의된 셀 접합영역(217C)에 불순물을 주입한다. 셀 접합영역(217C)에 불순물을 주입하는 동안 주변 영역(④)이 포토레지스트 패턴에 의해 차단되고, 셀렉트 라인들(SSL, DSL)에 의해 개구된 셀렉트 트랜지스터 영역(①,③)의 반도체 기판(201)에 정의된 소스 및 드레인 영역(217S, 217D)에도 불순물이 주입될 수 있다. 셀 접합영역(217C)에 주입되는 불순물의 예로서, N형 불순물이 있다.
이 후, 소스 및 드레인 영역(217S, 217D)에 불순물을 주입한다. 소스 및 드레인 영역(217S, 217D)에 불순물을 주입하는 동안 주변 영역(④) 및 셀 영역(②)이 포토레지스트 패턴에 의해 차단된다. 소스 및 드레인 영역(217S, 217D)에 주입되는 불순물의 예로서, 카운터 도핑을 위한 P형 불순물이 있다. 카운터 도핑은 소스 및 드레인 영역(217S, 217D)의 전기적 특성을 개선하기 위한 것이다.
도 3b를 참조하면, 게이트 라인들(SSL, WL0~WLn, DSL)을 포함한 전체 구조 상에 제1 절연막(219)을 형성한다. 제1 절연막(219)은 게이트 라인들(SSL, WL0~WLn, DSL) 사이의 셀 영역(②)에 에어-갭(air-gap)(221)이 형성될 수 있도록 오버행(overhang) 구조로 형성되는 절연막으로 형성되는 것이 바람직하다. 예를 들어, 제1 절연막(219)은 DS-HTO(DiSilane - High Temperature Oxide)로 형성한다.소스 셀렉트 라인(SSL)과 워드 라인(WL0) 사이와, 드레인 셀렉트 라인(DSL)과 워드라인(WLn)의 사이와, 워드 라인들(WL0~WLn) 사이의 간격은 드레인 셀렉트 라인들(DSL) 사이와, 소스 셀렉트 라인들(SSL) 사이의 간격보다 좁다. 그리고, 제1 절연막(119)을 형성하는 과정에서 게이트 라인들(DSL, SSL, WL0~WLn)의 상부 모서리에 오버행(overhang)이 형성된다. 이 때문에 소스 셀렉트 라인(SSL)과 워드 라인(WL0) 사이와, 드레인 셀렉트 라인(DSL)과 워드라인(WLn)의 사이와, 워드라인들(WL0~WLn) 사이는 제1 절연막(219)으로 완전히 채워지지 않고 에어-갭(221)이 형성된다. 그리고, 드레인 셀렉트 라인들(DSL) 사이와, 소스 셀렉트 라인들(SSL) 사이는 상대적으로 넓은 간격으로 형성되기 때문에 드레인 셀렉트 라인들(DSL) 사이와, 소스 셀렉트 라인들(SSL) 사이에서 제1 절연막(219)은 셀렉트 라인들(DSL, SSL)에 의한 단차를 따라 형성된다.
상술한 에어-갭(221)에 의해 좁은 간격으로 형성된 워드 라인들(WL0~WLn)간 간섭을 개선할 수 있다.
제1 절연막(219)은 반도체 기판(201)의 전체에 균일한 두께로 형성되지 않고, 반도체 기판(201)의 영역별로 불균일한 두께로 형성될 수 있다. 이에 따라 소스 영역(217S) 및 드레인 영역(217D) 상부의 제1 절연막(219)의 두께가 반도체 기판(201)의 영역별로 다르게 형성될 수 있다. 예를 들어 반도체 기판(201)의 중앙부에 배치된 소스 영역(217S) 및 드레인 영역(217D) 상부의 제1 절연막(219) 두께와, 반도체 기판(201)의 가장자리에 배치된 소스 영역(217S) 및 드레인 영역(217D) 상부의 제1 절연막(219)의 두께가 다르게 형성될 수 있다.
도 3c를 참조하면, 셀 접합 영역(217C), 소스 영역(217S), 및 드레인 영역(217D)에 주입된 불순물의 활성화를 위한 어닐 공정을 실시한 후, 주변 영역(④)의 반도체 기판(201) 상부에 구동회로를 구성하는 구동 트랜지스터의 게이트 라인(LVN_G)을 형성하기 위한 공정을 진행한다.
주변 영역(④)의 반도체 기판(201) 상부에 게이트 라인(LVN_G)을 형성하기 위해 먼저, 주변 영역(④)의 반도체 기판(201) 상부의 제1 절연막(219)을 제거한다. 이 후, 주변 영역(④)의 반도체 기판(201) 상부에 게이트 절연막(223) 및 게이트 도전막(225)을 적층한다. 이 후, 주변 영역(④)의 게이트 도전막(225) 상부에 게이트 마스크 패턴(227)을 형성한 후, 게이트 도전막(225)을 패터닝하여 주변 영역(④)의 게이트 라인(LVN_G)을 형성한다. 주변 영역(④)의 게이트 라인(LVN_G)은 셀렉트 라인(DSL, SSL) 및 워드 라인(WL0~WLn)보다 넓은 폭으로 형성된다. 본 발명의 실시 예에서는 주변 영역(④)의 게이트 라인(LVN_G)을 셀렉트 라인(DSL, SSL) 및 워드 라인(WL0~WLn) 형성 공정과 별도의 공정으로 형성하는 방법에 대해 설명하였다. 그러나, 주변 영역(④)의 게이트 라인(LVN_G)은 셀렉트 라인(DSL, SSL) 및 워드 라인(WL0~WLn) 형성 공정과 동일한 형성 공정을 통해 형성할 수 있으며, 이 경우, 주변 영역(④)의 게이트 라인(LVN_G)의 단면 구조는 셀렉트 라인(DSL, SSL)의 단면 구조와 동일하며, 주변 영역(④)의 게이트 마스크 패턴(227)은 셀렉트 트랜지스터 영역(①③) 및 셀 영역(②)의 게이트 마스크 패턴보다 넓다.
이어서, 주변 영역(④)의 게이트 라인(LVN_G) 양측에 정의된 소스 영역 및 드레인 영역에 불순물을 주입하여 LDD(Lightly Doped Drain) 영역(229)을 형성한다. 저전압 NMOS트랜지스터의 LDD영역(229)은 N형 불순물을 주입하여 형성한다.
도 3d를 참조하면, LDD영역(229)을 포함한 전체 구조의 표면을 따라 스페이서용 제2 절연막(233)을 형성한다. 제2 절연막(233)은 주변 영역(④)의 게이트 라인(LVN_G)에 인접한 LDD영역(229)의 일부를 차단하는 역할을 하는 스페이서를 형성하기 위한 절연막으로서, 제1 절연막(219)보다 두꺼운 두께로 형성된다. 또한, 제2 절연막(233)은 산화막으로 형성한다.
도 3e를 참조하면, 제2 절연막(233)을 식각하여 게이트 라인들(SSL, WL0~WLn, DSL, LVN_G) 각각의 측벽에 스페이서(233a)를 형성한다. 스페이서(233a)를 형성하기 위한 식각 공정시 제거된 제2 절연막 하부의 제1 절연막(219)이 더 식각될 수 있다. 이에 따라, 셀렉트 라인들(DSL, SSL) 사이의 드레인 영역(217D) 및소스 영역(217S)이 노출된다. 또한, 주변 영역(④)의 LDD영역(229) 일부가 노출된다.
스페이서(233a)는 주변 영역(④)의 게이트 라인(LVN_G)에 인접한 LDD 영역(229) 일부를 차단한다. 이러한 스페이서(233a) 및 게이트 라인들(SSL, WL0~WLn, DSL, LVN_G)을 마스크로 스페이서(233a)에 의해 차단되지 않은 주변 영역(④)의 소스 및 드레인 영역에 LDD영역(229)에 주입된 불순물보다 높은 농도의 N형 불순물을 LDD영역(229)보다 깊은 깊이로 주입하여 고농도 N형 불순물 영역(239)을 형성할 수 있다. 이 때, 셀렉트 트랜지스터 영역(①,③) 및 셀 영역(②)을 차단하는 포토레지스트 패턴을 불순물 주입 마스크로 이용할 수 있다.
이어서, 고농도 N형 불순물 영역(239)이 형성된 전체 구조 표면을 따라 버퍼막(237)을 형성할 수 있다. 버퍼막(237)은 후속 불순물 주입 공정시 기판 손상을 방지하는 버퍼 역할을 하는 막으로서, 산화막으로 형성한다.
버퍼막(237) 형성 후, 셀렉트 트랜지스터 영역(①,③)의 소스 영역 및 드레인 영역(217S, 217D) 및 주변 영역(④)의 소스 및 드레인 영역의 전기적 특성을 개선하기 위한 N형 불순물 및 P형 불순물을 주입한다.
이 후, 주입된 불순물들의 활성화를 위한 어닐 공정을 실시한다.
도 3f를 참조하면, 셀렉트 트랜지스터 영역(①,③)의 버퍼막(237) 및 스페이서(233a)를 개구시키는 마스크 패턴(241)을 형성한다. 마스크 패턴(241)은 포토레지스트 패턴일 수 있다.
도 3g를 참조하면, 마스크 패턴(241)에 의해 노출된 버퍼막(237), 스페이서(233a), 및 제1 절연막(219)을 습식 식각 방식으로 식각하여 셀렉트 라인들(SSL, DSL) 사이의 소스 영역 및 드레인 영역(217S, 217D)을 노출시킨다. 제1 절연막(219) 증착 시 반도체 기판(201)의 영역별로 제1 절연막(219)의 두께가 불균일하게 형성되어 습식 식각 공정 후에도 일부 소스 영역 및 드레인 영역들(217S, 217D) 상부에 제1 절연막(219)이 잔류할 수 있다. 그러나, 제1 절연막(219)의 잔류 두께는 습식 식각 공정의 영향으로 후속 불순물 주입 공정시 Rp(projected range)점에 영향을 주지 않을 만큼 얇아진다. 또한 셀렉트 라인들(DSL, SSL) 측벽에 잔류하는 스페이서(233b)의 두께는 주변 영역(④)에 비해 얇아진다.
이어서, 셀렉트 라인들(SSL, DSL) 사이의 소스 영역 및 드레인 영역(217S, 217D)에 저항 개선을 위한 불순물을 주입한다. 이 때 셀 접합 영역(217C)에 주입된 불순물보다 높은 농도의 N형 불순물이 주입된다. 제1 절연막(219)의 두께가 얇아지거나, 제거된 상태이므로 소스 영역 및 드레인 영역(217S, 217D) 저항을 개선하기 위한 불순물은 타겟으로 하는 Rp점에 주입될 수 있다. 셀렉트 라인들(DSL, SSL) 사이의 소스 영역 및 드레인 영역(217S, 217D)에 저항 개선을 위한 불순물 주입 후, 마스크 패턴(241)을 제거한다. 그리고, 주입된 불순물의 활성화를 위한 어닐 공정을 실시한다.
도 3h를 참조하면, 마스크 패턴(241)이 제거된 전체 구조 상부에 식각 정지막을 형성하지 않고, 제1 층간 절연막(245)을 형성한다. 이에 따라 제1 층간 절연막(245)은 셀렉트 트랜지스터 영역(①,③)에서 스페이서(233b)에 직접 접촉된다. 제1 층간 절연막(245)은 산화막으로 형성할 수 있다.
이 후, 전체 구조의 표면 평탄화를 위해 CMP(Chemical Mechanical Polishing)를 실시한다. 이 때, 게이트 하드 마스크 패턴(213, 237) 상부의 제1 절연막(219), 버퍼막(237), 및 제1 층간 절연막(245)이 제거된다. 게이트 라인들(SSL, WL0~WLn, DSL, LVN_G)은 셀 영역(②)에 비해 셀렉트 트랜지스터 영역(①,③) 및 주변 영역(④)에서 더 낮은 밀도로 형성된다. 이에 따라, 평탄화 공정 후 제1 층간 절연막(245), 스페이서(233a, 233b), 제1 절연막(219), 버퍼막(237)의 높이가, 셀 영역(②)의 제1 절연막(219)의 높이보다 낮아질 수 있다. 한편, 본 발명의 제2 실시 예에서는 식각 정지막을 형성하지 않았으므로 평탄화 공정시 산화막 및 질화막의 선택비 차이로 인해 식각 정지막이 주변의 산화막에 비해 돌출되어 잔류하는 현상이 발생하지 않는다.
도 3i를 참조하면, 평탄화 후 표면의 균일도가 개선된 전체 구조 상부에 제2 층간 절연막(247)을 형성한다. 본 발명의 제2 실시 예에서는 식각 정지막에 의한 돌출부가 형성되지 않으므로 식각 정지막의 돌출부로 인해 제2 층간 절연막(247)에 보이드가 형성되는 현상이 발생하지 않는다. 제2 층간 절연막(247)은 산화막으로 형성할 수 있다.
이 후, 제2 층간 절연막(247) 상부에 캡핑막(251)을 형성한다. 캡핑막(251)은 캡핑막(251) 하부의 구조와 캡핑막(251) 상부의 구조 간 전하 또는 수소 이온들이 이동하여 리텐션(retention) 특성에 영향을 주는 것을 방지하기 위해 형성되는 것으로서, 질화막으로 형성되는 것이 바람직하다.
이 후, 캡핑막(251) 상부에 제3 층간 절연막(253)을 형성한다. 이로써, 게이트 라인들(SSL, WL0~WLn, DSL, LVN_G)과 그 상부에 형성되는 금속 배선 사이를 절연시키기 위한 층간 절연막 적층 구조(245, 247, 251, 231)가 형성된다.
도 1 및 도 3j를 참조하면, 드레인 콘택 플러그(263)가 형성될 제1 및 제2 드레인 콘택 영역들(DCT1, DCT2) 각각에서 드레인 영역(217D)을 노출하는 드레인 콘택홀을 형성한다. 또한, 소스 콘택 라인(261)이 형성될 소스 콘택 영역(SCT)에서 소스 영역(217S) 및 소자 분리막(207)을 노출시키는 소스 콘택홀을 형성한다. 그리고, 주변 영역(④)의 콘택 플러그들(267)이 형성될 부분에서 주변 영역(④)의 고농도 불순물 영역(239)을 노출하는 주변 콘택홀들을 형성한다.
상기에서, 드레인 콘택홀, 소스 콘택홀, 및 주변 콘택홀들을 포함하는 콘택홀 형성시, 질화막으로 형성된 캡핑막(251)을 식각 정지막으로 하여 1차 식각 공정을 실시한 후, 캡핑막(251)의 노출된 영역을 제거하는 2차 식각 공정, 및 제2 층간 절연막(247) 및 제1 층간 절연막(245)의 노출된 영역을 제거하는 3차 식각 공정을 순차로 실시한다. 이러한 드레인 콘택홀, 소스 콘택홀 및 주변 콘택홀들은 각각 별도의 제1 내지 제3 차 식각 공정을 통해 형성할 수 있다.
이 후, 콘택홀을 통해 노출된 반도체 기판(201)의 표면에 이전 공정에서 각 접합 영역들(217S, 217D, 239)에 주입된 불순물보다 높은 농도의 불순물을 더 주입하여 각 접합 영역들(217S, 217D, 239)의 저항을 더욱 개선한다. 이 때, 본 발명에 된 접합 영역들(217S, 217D, 239)은 모두 NMOS소자를 예로 들어 도시한 것이므로 N형 불순물이 주입된다.
이어서, 콘택홀들 내부를 도전막으로 채워 드레인 영역(217D)에 접속된 드레인 콘택 플러그(263), 소스 영역(217S)에 접속된 소스 콘택 라인(261), 주변 영역(④)의 소스 영역 및 드레인 영역에 각각 접속된 주변 콘택 플러그(267)를 형성한다. 콘택홀들 내부를 채우는 도전막으로서, 텅스텐, 구리등의 금속막이 이용될 수 있으며, 금속의 확산을 방지하기 위해 도전막 형성 전 티타늄 질화막 등의 베리어 메탈막을 더 형성할 수 있다.
도 4는 본 발명의 제2 실시 예에 따른 반도체 소자를 소스 콘택 라인 방향을 따라 절취하여 나타낸 단면도이다.
본 발명의 제2 실시 예에서는 제1 실시 예와 비교하여 식각 정지막의 형성 공정을 생략하였으므로, 도 3j에서 상술한 바와 같이 식각 정지막을 통한 식각 정지 단계를 거치지 않고 3차 식각 공정을 진행한다. 이에 따라, 도 4에 도시된 바와 같이 3차 식각 공정 시(특히 소스 콘택홀 형성을 위한 3차 식각 공정시) 소자 분리막(207)이 식각 정지막에 의해 보호되지 못하고 손실될 수 있다. 그 결과, 소자 분리막(207)의 높이가 반도체 기판(201)의 활성 영역(A) 표면 높이보다 낮아져서 도면 부호 X가 지시하는 영역과 같이 반도체 기판(201)의 활성 영역(A) 측벽 및 웰 구조의 측벽이 노출된다. 이 때, X영역과 콘택 플러그(261)가 접촉하는 부분에서 저항이 낮아질 수 있다. 이를 방지하기 위해 본 발명에서는 콘택홀 내부를 콘택 플러그(261)로 채우기 전, 실시되는 불순물을 주입 공정을 이용하여 소자 분리막(207)의 제거로 노출된 반도체 기판(201)의 활성 영역(A)측벽에 접합 영역 연장부(Y)를 더 형성한다. 접합 영역 연장부(Y)는 불순물 주입각을 틸트시켜 접합 영역인 소스 영역(217S) 하부의 활성 영역(A)에 형성시킬 수 있다. 이러한 접합 영역 연장부(Y)를 통해 본 발명은 식각 정지막이 생략됨으로써 발생할 수 있는 콘택 플러그(261)와 활성 영역(A) 간 접촉 저항 저하 문제를 개선할 수 있다. 이러한 접촉 저항 저하 문제를 개선하기 위해 접합 영역 연장부(Y)를 형성하는 공정은 소스 콘택 플러그(261)가 접촉되는 소스 영역(217S) 하부의 활성 영역(A) 뿐 아니라, 드레인 콘택 플러그(263)가 접촉되는 드레인 영역(217D) 하부의 활성 영역(A)을 타겟으로 실시할 수 있다.
201 : 반도체 기판 207 : 소자 분리막
SSL, DSL: 셀렉트 라인 WL0~WLn: 워드 라인
LVN_G: 게이트 라인
217S, 217D, 217, 229, 239: 접합 영역
219: 제1 절연막 221: 에어-갭
229: LDD(Lightly doped drain)영역 239: 고농도 불순물 영역
233: 제2 절연막 233a, 233b: 스페이서
239: 마스크 패턴 263, 261, 267: 콘택 플러그
Y: 접합 영역 연장부
SSL, DSL: 셀렉트 라인 WL0~WLn: 워드 라인
LVN_G: 게이트 라인
217S, 217D, 217, 229, 239: 접합 영역
219: 제1 절연막 221: 에어-갭
229: LDD(Lightly doped drain)영역 239: 고농도 불순물 영역
233: 제2 절연막 233a, 233b: 스페이서
239: 마스크 패턴 263, 261, 267: 콘택 플러그
Y: 접합 영역 연장부
Claims (17)
- 소자 분리막에 의해 분리되며 제1 방향을 따라 형성된 활성 영역들을 포함하는 반도체 기판;
상기 반도체 기판 상부에 상기 제1 방향에 교차하는 제2 방향을 따라 형성된 셀렉트 라인들;
상기 셀렉트 라인들 사이의 상기 활성 영역들 각각에 형성되며 제1 불순물을 포함하는 접합 영역;
상기 셀렉트 라인들 측벽 간에 형성되어 상기 셀렉트 라인들 사이를 채우는 다층의 산화막들;
상기 반도체 기판의 활성 영역에 형성되어 상기 접합 영역 하부에 연결되며, 제2 불순물로 이루어진 접합 영역 연장부; 및
상기 다층의 산화막들 중 적어도 어느 한층을 관통하여 상기 접합 영역 및 상기 접합 영역 연장부에 접촉된 콘택 플러그를 포함하는 반도체 소자. - 제 1 항에 있어서,
상기 제2 불순물은 상기 제1 불순물보다 높은 농도인 반도체 소자. - 제 1 항에 있어서,
상기 콘택 플러그는 상기 셀렉트 라인 방향을 따라 연장되어 상기 소자 분리막 및 상기 활성영역들에 공통으로 접속되는 반도체 소자. - 제 1 항에 있어서,
상기 셀렉트 라인들은
제1 및 제2 드레인 셀렉트 라인을 포함하고,
상기 콘택 플러그는
상기 제1 및 제2 드레인 셀렉트 라인 방향을 따라 배열된 활성 영역들 중 홀수번째 활성 영역에 접속되며 상기 제1 드레인 셀렉트 라인에 인접한 제1 드레인 콘택 플러그와,
상기 제1 및 제2 드레인 셀렉트 라인 방향을 따라 배열된 활성 영역들 중 짝수번째 활성 영역에 접속되며 상기 제2 드레인 셀렉트 라인에 인접한 제2 콘택 플러그를 포함하는 반도체 소자. - 제 1 항에 있어서,
상기 셀렉트 라인들보다 좁은 간격으로 상기 셀렉트 라인들과 나란하게 상기 반도체 기판 상부에 형성된 워드 라인들을 더 포함하는 반도체 소자. - 제 5 항에 있어서,
상기 워드 라인들 사이에 에어-갭을 정의하며 상기 워드 라인들 사이에 형성된 제1 절연막을 더 포함하는 반도체 소자. - 제 6 항에 있어서,
상기 다층의 산화막들은
상기 셀렉트 라인들 측벽을 따라 형성된 상기 제1 절연막;
상기 셀렉트 라인들 측벽을 따라 상기 제1 절연막 상에 형성된 스페이서용 제2 절연막; 및
상기 셀렉트 라인들 사이를 채우는 제1 층간 절연막을 포함하는 반도체 소자. - 제 7 항에 있어서,
상기 콘택 플러그에 의해 관통되며 상기 제1 층간 절연막 상부에 형성된 제2 층간 절연막;
상기 콘택 플러그에 의해 관통되며 상기 제2 층간 절연막 상부에 형성된 캡핑막; 및
상기 콘택 플러그에 의해 관통되며 상기 캡핑막 상부에 형성된 제3 층간 절연막을 더 포함하는 반도체 소자. - 제 8 항에 있어서,
상기 제2 및 제3 층간 절연막은 산화막이며, 상기 캡핑막은 질화막인 반도체 소자. - 소자 분리막에 의해 분리되며 제1 방향을 따라 형성된 활성 영역들을 포함하는 반도체 기판의 상부에 상기 제1 방향에 교차하는 제2 방향을 따르는 셀렉트 라인들을 형성하는 단계;
상기 셀렉트 라인들 사이의 활성 영역들 각각에 제1 불순물을 주입하여 접합 영역을 형성하고, 상기 셀렉트 라인들 측벽 사이를 채우는 다층의 산화막들을 형성하는 단계;
상기 다층의 산화막들 중 적어도 한 층을 식각하여 상기 접합 영역을 노출하는 콘택홀을 형성하는 단계;
상기 콘택홀을 형성하는 과정에서 상기 소자 분리막이 손실되어 노출된 상기 반도체 기판의 활성 영역에 제2 불순물을 주입하여 접합 영역 연장부를 형성하는 단계; 및
상기 콘택홀 내부를 채우는 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 제조방법. - 제 10 항에 있어서,
상기 셀렉트 라인들을 형성하는 단계에서 상기 셀렉트 라인들보다 좁은 간격으로 이격된 워드 라인들을 더 형성하는 반도체 소자의 제조방법. - 제 11 항에 있어서,
상기 접합 영역과 및 상기 다층의 산화막들을 형성하는 단계는
상기 워드 라인들 사이에 에어-갭을 정의하며, 상기 셀렉트 라인들의 측벽을 따르는 제1 절연막을 상기 셀렉트 라인들 및 워드 라인들이 형성된 전체 구조 상부에 형성하는 단계;
상기 제1 절연막 상부에 상기 셀렉트 라인들의 측벽을 따르는 스페이서용 제2 절연막을 형성하는 단계;
상기 셀렉트 라인들 사이의 상기 제2 절연막 및 상기 제1 절연막을 식각하여 상기 셀렉트 라인들 사이의 활성 영역들을 노출시키는 단계;
상기 셀렉트 라인들 사이의 활성 영역들에 상기 제1 불순물을 주입하는 단계;
상기 셀렉트 라인들 사이를 채우는 제1 층간 절연막을 형성하는 단계; 및
상기 제1 층간 절연막이 형성된 전체 구조를 평탄화하는 단계를 포함하는 반도체 소자의 제조방법. - 제 10 항에 있어서,
상기 제1 불순물의 농도에 비해 상기 제2 불순물의 농도가 더 높은 반도체 소자의 제조방법. - 제 10 항에 있어서,
상기 제2 불순물은 상기 콘택홀을 통해 노출된 상기 접합 영역들에 더 주입되는 반도체 소자의 제조방법. - 제 10 항에 있어서,
상기 콘택 플러그는 상기 셀렉트 라인 방향을 따라 연장되어 상기 소자 분리막 및 상기 활성영역들에 공통으로 접속되는 반도체 소자의 제조방법. - 제 10 항에 있어서,
상기 셀렉트 라인들은
제1 및 제2 드레인 셀렉트 라인을 포함하고,
상기 콘택 플러그는
상기 제1 및 제2 드레인 셀렉트 라인 방향을 따라 배열된 활성 영역들 중 홀수번째 활성 영역에 접속되며 상기 제1 드레인 셀렉트 라인에 인접한 제1 드레인 콘택 플러그와,
상기 제1 및 제2 드레인 셀렉트 라인 방향을 따라 배열된 활성 영역들 중 짝수번째 활성 영역에 접속되며 상기 제2 드레인 셀렉트 라인에 인접한 제2 콘택 플러그를 포함하는 반도체 소자의 제조방법. - 제 10 항에 있어서,
상기 콘택홀을 형성하는 단계 이 전,
상기 다층의 산화막들이 형성된 전체 구조 상부에 산화막인 제2 층간 절연막을 형성하는 단계;
상기 제2 층간 절연막의 상부에 질화막인 캡핑막을 형성하는 단계; 및
상기 캡핑막 상부에 산화막인 제3 층간 절연막을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110087134A KR20130023993A (ko) | 2011-08-30 | 2011-08-30 | 반도체 소자 및 그 제조 방법 |
| US13/565,863 US20130049222A1 (en) | 2011-08-30 | 2012-08-03 | Semiconductor device and method of manufacturing the same |
| JP2012183335A JP2013051415A (ja) | 2011-08-30 | 2012-08-22 | 半導体素子及びその製造方法 |
| CN201210320058.5A CN102969337A (zh) | 2011-08-30 | 2012-08-30 | 半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110087134A KR20130023993A (ko) | 2011-08-30 | 2011-08-30 | 반도체 소자 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20130023993A true KR20130023993A (ko) | 2013-03-08 |
Family
ID=47742488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110087134A KR20130023993A (ko) | 2011-08-30 | 2011-08-30 | 반도체 소자 및 그 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20130049222A1 (ko) |
| JP (1) | JP2013051415A (ko) |
| KR (1) | KR20130023993A (ko) |
| CN (1) | CN102969337A (ko) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130017647A (ko) * | 2011-08-11 | 2013-02-20 | 삼성전자주식회사 | 가변 저항 메모리 장치의 제조 방법 |
| US9412714B2 (en) | 2014-05-30 | 2016-08-09 | Invensas Corporation | Wire bond support structure and microelectronic package including wire bonds therefrom |
| CN106356374B (zh) * | 2015-07-13 | 2020-11-27 | 中芯国际集成电路制造(上海)有限公司 | 快闪存储器及其制作方法 |
| KR20170039902A (ko) * | 2015-10-02 | 2017-04-12 | 삼성전자주식회사 | 반도체 장치 제조 방법 |
| US10037918B2 (en) | 2016-11-29 | 2018-07-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Contact structure and method of fabricating the same |
| KR102668085B1 (ko) * | 2019-05-07 | 2024-05-23 | 에스케이하이닉스 주식회사 | 반도체 장치의 제조 방법 |
| CN112086398B (zh) * | 2019-06-14 | 2024-09-24 | 中芯国际集成电路制造(北京)有限公司 | 一种半导体器件及形成方法 |
| CN111640752B (zh) * | 2020-01-21 | 2021-12-17 | 福建省晋华集成电路有限公司 | 存储器及其形成方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7655536B2 (en) * | 2005-12-21 | 2010-02-02 | Sandisk Corporation | Methods of forming flash devices with shared word lines |
| JP4762118B2 (ja) * | 2006-11-17 | 2011-08-31 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US20080153224A1 (en) * | 2006-12-21 | 2008-06-26 | Spansion Llc | Integrated circuit system with memory system |
| KR100948459B1 (ko) * | 2007-11-29 | 2010-03-17 | 주식회사 하이닉스반도체 | 플래시 메모리 소자 및 그의 제조 방법 |
-
2011
- 2011-08-30 KR KR1020110087134A patent/KR20130023993A/ko not_active Application Discontinuation
-
2012
- 2012-08-03 US US13/565,863 patent/US20130049222A1/en not_active Abandoned
- 2012-08-22 JP JP2012183335A patent/JP2013051415A/ja active Pending
- 2012-08-30 CN CN201210320058.5A patent/CN102969337A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| CN102969337A (zh) | 2013-03-13 |
| US20130049222A1 (en) | 2013-02-28 |
| JP2013051415A (ja) | 2013-03-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100675285B1 (ko) | 수직 트랜지스터를 갖는 반도체소자 및 그 제조방법 | |
| KR100843716B1 (ko) | 자기 정렬된 콘택플러그를 갖는 반도체소자의 제조방법 및관련된 소자 | |
| KR100843715B1 (ko) | 반도체소자의 콘택 구조체 및 그 형성방법 | |
| KR100912965B1 (ko) | 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법 | |
| KR101095767B1 (ko) | 반도체 소자의 형성 방법 | |
| KR20130023993A (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100618819B1 (ko) | 오버레이 마진이 개선된 반도체 소자 및 그 제조방법 | |
| KR101093967B1 (ko) | 낸드 플래시 메모리 소자 및 그 제조방법 | |
| US8936983B2 (en) | Method of fabricating a semiconductor memory device | |
| KR20130036553A (ko) | 반도체 소자의 제조 방법 | |
| JP4822792B2 (ja) | 半導体装置およびその製造方法 | |
| KR20120012222A (ko) | 반도체 장치 제조방법 | |
| KR101213931B1 (ko) | 수직형 반도체 소자 및 그 제조 방법 | |
| US20080160698A1 (en) | Method for fabricating a semiconductor device | |
| KR101044486B1 (ko) | 반도체 소자의 레지스터 및 그 제조방법 | |
| KR101131890B1 (ko) | 매립게이트를 구비한 반도체 장치 제조방법 | |
| KR20100008942A (ko) | 반도체 소자 및 그 제조 방법 | |
| KR101129936B1 (ko) | 라인 타입의 액티브 영역을 갖는 반도체 소자 및 그 제조 방법 | |
| KR101060868B1 (ko) | 불휘발성 메모리 소자 및 그 제조방법 | |
| KR101024771B1 (ko) | 매립 워드라인을 갖는 반도체 소자 및 그 제조 방법 | |
| JP2013219179A (ja) | 半導体装置及びその製造方法 | |
| US20070196983A1 (en) | Method of manufacturing non-volatile memory device | |
| KR101128885B1 (ko) | 반도체 소자의 형성 방법 | |
| KR101034407B1 (ko) | 불휘발성 메모리 소자 및 그 제조방법 | |
| KR100709433B1 (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |