KR101129936B1 - 라인 타입의 액티브 영역을 갖는 반도체 소자 및 그 제조 방법 - Google Patents
라인 타입의 액티브 영역을 갖는 반도체 소자 및 그 제조 방법 Download PDFInfo
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Abstract
Description
도 2a 내지 도 2i는 도 1의 반도체 소자를 제조하기 위한 공정 순서를 보여주는 공정 단면도들.
24 : 아이솔레이션 게이트 26 : 게이트 산화막
28 : 소오스/드레인 접합 영역
Claims (15)
- 연속된 라인 타입의 액티브 영역;
제 1 선폭을 가지며 상기 액티브 영역과 교차되게 형성된 액티브 게이트; 및
상기 제 1 선폭과 다른 제 2 선폭을 가지며 상기 액티브 게이트 사이에 형성되는 아이솔레이션 게이트를 포함하는 반도체 소자. - 제 1항에 있어서,
상기 제 2 선폭은 상기 제 1 선폭보다 작은 것을 특징으로 하는 반도체 소자. - 제 1항에 있어서, 상기 액티브 게이트 및 상기 아이솔레이션 게이트는
매립 게이트인 것을 특징으로 하는 반도체 소자. - 제 1항에 있어서, 상기 액티브 영역은
일정 기울기로 기울어지게 형성된 것을 특징으로 하는 반도체 소자. - 라인 타입의 액티브 영역을 정의하는 소자분리막을 형성하는 단계;
상기 액티브 영역 상부에 제 1 하드마스크 패턴을 형성하는 단계;
상기 제 1 하드마스크 패턴의 양 측벽에 제 1 스페이서를 형성하는 단계;
상기 제 1 스페이서를 포함하는 제 2 하드마스크 패턴을 형성하는 단계;
상기 제 2 하드마스크 패턴의 양 측벽에 제 2 스페이서를 형성하는 단계;
상기 제 1 스페이서 및 상기 제 2 스페이서를 제거하여 게이트 패턴을 형성하는 단계;
상기 게이트 패턴을 식각 마스크로 상기 액티브 영역 및 상기 소자분리막을 식각하여 게이트용 트렌치를 형성하는 단계; 및
상기 게이트용 트렌치 하부에 게이트를 형성하는 단계를 포함하는 반도체 소자 제조 방법. - 제 5항에 있어서, 상기 제 1 스페이서를 형성하는 단계는
상기 제 1 하드마스크 패턴의 표면에 제 1 스페이서용 산화막을 형성하는 단계;
상기 제 1 하드마스크 패턴 사이가 매립되도록 상기 제 1 스페이서용 산화막 상부에 제 1 폴리 실리콘층을 형성하는 단계; 및
상기 제 1 하드마스크 패턴이 노출되도록 상기 제 1 폴리 실리콘층 및 상기 제 1 스페이서용 산화막을 식각하여 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법. - 제 6항에 있어서, 상기 제 2 하드마스크 패턴을 형성하는 단계는
상기 제 1 스페이서용 산화막은 모두 덮으면서 상기 제 1 스페이서 양측의 상기 제 1 하드마스크 패턴 및 상기 제 1 폴리 실리콘층과 일정 영역이 중첩되는 감광막 패턴을 형성하는 단계; 및
상기 감광막 패턴을 식각 마스크로 상기 제 1 하드마스크 패턴 및 상기 제 1 폴리 실리콘층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법. - 제 7항에 있어서, 상기 제 2 스페이서를 형성하는 단계는
제 2 하드마스크 패턴의 표면에 제 2 스페이서용 산화막을 형성하는 단계;
상기 제 2 하드마스크 패턴 사이가 매립되도록 상기 제 2 스페이서용 산화막 상부에 제 2 폴리 실리콘층을 형성하는 단계; 및
상기 제 2 하드마스크 패턴이 노출되도록 상기 제 2 폴리 실리콘층 및 상기 제 2 스페이서용 산화막을 식각하여 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법. - 제 5항에 있어서,
상기 게이트용 트렌치가 매립되도록 상기 게이트 상부에 게이트 산화막을 형성하는 단계; 및
상기 게이트 산화막 양측의 상기 액티브 영역에 소오스 접합 영역 및 드레인 접합 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법. - 제 5항에 있어서,
상기 제 1 스페이서와 상기 제 2 스페이서는 서로 다른 두께로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법. - 제 10항에 있어서, 상기 제 1 스페이서는
상기 제 2 스페이서 보다 두께가 얇게 형성되는 것을 특징으로 하는 반도체 소자 제조 방법. - 라인 타입의 액티브 영역을 형성하는 단계; 및
상기 액티브 영역에 교차되게 서로 다른 선폭의 액티브 게이트와 아이솔레이션 게이트를 형성하는 단계를 포함하는 반도체 소자 제조 방법. - 제 12항에 있어서,
상기 액티브 게이트와 아이솔레이션 게이트를 형성하는 단계는
상기 액티브 영역 상부에 아이솔레이션 게이트용 스페이서를 형성하는 단계;
상기 아이솔레이션 게이트용 스페이서 양측에 액티브 게이트용 스페이서를 형성하는 단계;
상기 아이솔레이션 게이트용 스페이서 및 상기 액티브 게이트용 스페이서를 제거하고 해당 영역의 상기 액티브 영역을 식각하여 게이트용 트렌치를 형성하는 단계; 및
상기 게이트용 트렌치 하부에 도전막을 형성하는 단계를 포함하는 반도체 소자 제조 방법. - 제 13항에 있어서, 상기 아이솔레이션 게이트용 스페이서를 형성하는 단계는
상기 액티브 영역 상부에 제 1 하드마스크 패턴을 형성하는 단계; 및
상기 제 1 하드마스크 패턴의 양 측벽에 제 1 스페이서용 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법. - 제 14항에 있어서, 상기 액티브 게이트용 스페이서를 형성하는 단계는
상기 제 1 스페이서용 산화막의 상부면은 노출시키면서 상기 제 1 하드마스크 패턴 사이가 매립되도록 폴리 실리콘층을 형성하는 단계;
노출된 상기 제 1 스페이서용 산화막은 모두 덮으면서 상기 제 1 스페이서용 산화막 양측의 상기 제 1 하드마스크 패턴 및 상기 폴리 실리콘층과는 일정 영역이 중첩되는 감광막 패턴을 형성하는 단계;
상기 감광막 패턴을 식각 마스크로 상기 제 1 하드마스크 패턴 및 상기 폴리 실리콘층을 식각하여 제 2 하드마스크 패턴을 형성하는 단계; 및
상기 제 2 하드마스크 패턴의 양 측벽에 제 2 스페이서용 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
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