KR102301850B1 - 액티브 패턴 구조물 및 액티브 패턴 구조물을 포함하는 반도체 소자 - Google Patents

액티브 패턴 구조물 및 액티브 패턴 구조물을 포함하는 반도체 소자 Download PDF

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    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
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Abstract

액티브 패턴 구조물은, 기판 상에 형성되고, 제1 방향으로 연장되는 복수의 제1 및 제2 액티브 패턴들을 포함하고, 상기 제1 및 제2 액티브 패턴들 사이에는 서로 다른 폭을 갖는 제1 트렌치, 제2 트렌치 및 제3 트렌치가 정의되는 액티브 패턴 어레이를 포함할 수 있다. 상기 제1, 제2 및 제3 트렌치들 내부에는 각각 제1, 제2 및 제3 소자 분리 패턴들이 구비될 수 있다. 상기 액티브 패턴 어레이는 상기 제2 액티브 패턴, 상기 제1 액티브 패턴, 상기 제1 액티브 패턴 및 상기 제2 액티브 패턴이 상기 제1 방향과 수직한 제2 방향으로 배치되는 하나의 액티브 패턴 그룹을 포함할 수 있다. 상기 제1 및 제2 액티브 패턴들은 미세한 선폭을 가질 수 있다.

Description

액티브 패턴 구조물 및 액티브 패턴 구조물을 포함하는 반도체 소자 {AN ACTIVE PATTERN STRUCTURE AND A SEMICONDUCTOR DEVICE INCLUDING THE SAME}
본 발명은 액티브 패턴 구조물 및 액티브 패턴 구조물을 포함하는 반도체 소자에 관한 것이다.
고집적화된 반도체 소자를 형성하기 위하여, 미세한 선폭 및 간격을 갖는 액티브 패턴들이 요구된다.
본 발명의 일 과제는 미세한 선폭 및 간격을 갖는 액티브 패턴들을 포함하는 액티브 패턴 구조물을 제공하는 것이다.
본 발명의 일 과제는 상기 액티브 패턴 구조물을 포함하는 반도체 소자를 제공하는 것이다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 액티브 패턴 구조물은, 기판 상에 형성되고, 제1 방향으로 연장되는 복수의 제1 및 제2 액티브 패턴들을 포함하고, 상기 제1 및 제2 액티브 패턴들 사이에는 서로 다른 폭을 갖는 제1 트렌치, 제2 트렌치 및 제3 트렌치가 정의되는 액티브 패턴 어레이를 포함할 수 있다. 상기 제1, 제2 및 제3 트렌치들 내부에는 각각 제1, 제2 및 제3 소자 분리 패턴들이 구비될 수 있다. 상기 액티브 패턴 어레이는 상기 제2 액티브 패턴, 상기 제1 액티브 패턴, 상기 제1 액티브 패턴 및 상기 제2 액티브 패턴이 상기 제1 방향과 수직한 제2 방향으로 배치되는 하나의 액티브 패턴 그룹을 포함할 수 있다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에 형성되고, 제1 방향으로 연장되는 복수의 제1 및 제2 액티브 패턴들을 포함하고, 상기 제1 및 제2 액티브 패턴들 사이에는 서로 다른 폭을 갖는 제1 트렌치, 제2 트렌치 및 제3 트렌치가 정의되는 액티브 패턴 어레이를 포함할 수 있다. 상기 제1, 제2 및 제3 트렌치들 내부에 각각 구비되는 제1, 제2 및 제3 소자 분리 패턴들을 포함할 수 있다. 상기 액티브 패턴 어레이 및 제1 내지 제3 소자 분리 패턴들 상에 트랜지스터가 구비될 수 있다.
예시적인 실시예들에 따르면, 미세한 선폭 및 간격을 갖는 액티브 패턴들을 포함하는 액티브 패턴 구조물이 제공될 수 있다. 따라서, 상기 액티브 패턴 구조물 상에 높은 집적도를 갖는 반도체 소자가 형성될 수 있다.
도 1a 및 1b는 본 발명의 일 실시예에 따른 액티브 패턴 구조물을 나타내는 단면도 및 평면도이다.
도 2 내지 9는 본 발명의 일 실시예에 따른 액티브 패턴 구조물의 제조 방법을 나타내는 단면도들이다.
도 10 내지 13은 본 발명의 일 실시예에 따른 액티브 패턴 구조물의 제조 방법을 나타내는 단면도들이다.
도 14 내지 도 22는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 23 내지 도 26은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 27 및 도 32는 예시적인 실시예들에 따른 액티브 패턴 구조물의 제조 방법을 설명하기 위한 단면도들 및 평면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1a 및 1b는 본 발명의 일 실시예에 따른 액티브 패턴 구조물을 나타내는 단면도 및 평면도이다.
이하의 설명 전체에서, 액티브 패턴들이 연장되는 길이 방향을 제1 방향이라 하고, 상기 제1 방향에 대해 수직한 방향을 제2 방향이라 한다.
도 1a 및 도 1b를 참조하면, 상기 액티브 패턴 구조물은 기판(100) 상에 구비되고, 상기 기판(100)으로부터 돌출되는 제1 액티브 패턴들(112a) 및 제2 액티브 패턴들(112b)과 상기 제1 및 제2 액티브 패턴들(112a, 112b) 사이를 채우는 제1 소자 분리 패턴(114a), 제2 소자 분리 패턴(114b) 및 제3 소자 분리 패턴(114c)을 포함한다.
상기 기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등과 같은 반도체 기판을 포함할 수 있다.
예시적인 실시예에서, 상기 제1 및 제2 액티브 패턴들(112a, 112b)은 상기 기판(100)과 일체로 구비될 수 있다. 즉, 상기 제1 및 제2 액티브 패턴들(112a, 112b)은 초기 상태의 기판의 상부면이 일부 식각되어 형성될 수 있다. 따라서, 상기 제1 및 제2 액티브 패턴들(112a, 112b)은 반도체 물질을 포함할 수 있다.
상기 제1 및 제2 액티브 패턴들(112a, 112b)은 상기 제1 방향으로 연장될 수 있다. 상기 제1 및 제2 액티브 패턴들(112a, 112b) 사이에는 상기 제1 방향으로 연장되는 제1 내지 제3 트렌치들(110a, 110b, 110c)이 구비될 수 있다. 상기 제1 내지 제3 트렌치들(110a, 110b, 110c)내에는 각각 상기 제1 내지 제3 소자 분리 패턴들(114a, 114b, 114c)이 구비될 수 있다.
상기 제1 및 제2 액티브 패턴들(112a, 112b)은 서로 동일한 선폭을 가질 수 있으며, 예를들어 제1 선폭을 가질 수 있다.
예시적인 실시예에서, 상기 2개의 제1 액티브 패턴들(112a) 및 2개의 제2 액티브 패턴들(112b)이 상기 제2 방향으로 반복하여 배치될 수 있다. 따라서, 상기 제1 및 제2 액티브 패턴들(112a, 112b)은 액티브 패턴 어레이를 구성할 수 있다.
상기 액티브 패턴 어레이는 상기 제2 방향으로 순차적으로 배치되는 제2 액티브 패턴(112b), 제1 액티브 패턴(112a), 제1 액티브 패턴(112a) 및 제2 액티브 패턴(112b)을 포함하는 하나의 액티브 패턴 그룹(A)을 포함할 수 있다. 예시적인 실시예에서, 상기 액티브 패턴 그룹(A)은 상기 제2 방향으로 복수개가 배치될 수 있다.
서로 인접한 2개의 제1 액티브 패턴들(112a) 사이에는 상기 제1 트렌치(110a)가 구비될 수 있다. 서로 인접한 제1 및 제2 액티브 패턴들(112a, 112b) 사이에는 상기 제2 트렌치(110b)가 구비될 수 있다. 서로 인접한 2개의 제2 액티브 패턴들(112b) 사이에는 상기 제3 트렌치(110c)가 구비될 수 있다.
상기 액티브 패턴 그룹(A)에 포함되는 제1 및 제2 액티브 패턴들(112a, 112b)은 상기 제1 트렌치(110a)를 기준으로 서로 대칭되는 구조를 가질 수 있다. 즉, 상기 서로 인접한 2개의 제1 액티브 패턴들(112a)은 상기 제1 트렌치(110a)를 기준으로 서로 대칭될 수 있다. 상기 서로 인접한 2개의 제2 액티브 패턴들(112b)은 상기 제3 트렌치(110c)를 기준으로 서로 대칭될 수 있다.
상기 액티브 패턴 어레이에서 볼 때, 상기 제1 트렌치(110a)의 기준으로, 상기 제1 트렌치(110a)의 상기 제2 방향의 양 측으로 각각 제2 트렌치(110b) 및 제3 트렌치(110c)가 순서대로 배치될 수 있다.
상기 제1 내지 제3 트렌치들(110a, 110b, 110c)은 각각 서로 다른 깊이를 가질 수 있다. 또한, 상기 제1 내지 제3 트렌치들(110a, 110b, 110c)은 각각 서로 다른 폭을 가질 수 있다.
구체적으로, 상기 제1 트렌치(110a)는 제1 깊이(D1)를 갖고, 상기 제2 트렌치(110b)는 상기 제1 깊이(D1)보다 더 깊은 제2 깊이(D2)를 갖고, 상기 제3 트렌치(110c)는 상기 제2 깊이(D2)보다 더 깊은 제3 깊이(D3)를 가질 수 있다. 예시적인 실시예에서, 상기 제1 깊이(D1)는 상기 제2 깊이(D2)의 0.7배 초과 내지 1 배 미만의 범위일 수 있고, 상기 제3 깊이(D3)는 상기 제2 깊이의 1배 초과 내지 1.3배 미만의 범위일 수 있다.
상기 제1 액티브 패턴(112a)의 제1 측벽은 제1 트렌치(110a)의 측벽에 대응되고, 상기 제1 액티브 패턴(112a)의 다른 측벽인 제2 측벽은 상기 제2 트렌치(110b)의 측벽에 대응될 수 있다. 그러므로, 상기 제1 액티브 패턴(112a)의 양 측벽은 서로 다른 높이를 가질 수 있다.
또한, 상기 제2 액티브 패턴(112b)의 제3 측벽은 제2 트렌치(110b)의 측벽에 대응되고, 상기 제2 액티브 패턴(112b)의 다른 측벽인 제4 측벽은 상기 제3 트렌치(110c)의 측벽에 대응될 수 있다. 그러므로, 상기 제2 액티브 패턴(112b)의 양 측벽은 서로 다른 높이를 가질 수 있다.
이와같이, 상기 제2 액티브 패턴(112b)의 높이는 상기 제1 액티브 패턴(112a)의 높이보다 더 높을 수 있다.
한편, 상기 제1 트렌치(110a)는 제1 폭(W1)을 갖고, 상기 제2 트렌치(110b)는 상기 제1 폭(W1)보다 더 넓은 제2 폭(W2)을 갖고, 상기 제3 트렌치(110c)는 상기 제2 폭(W2)보다 더 넓은 제3 폭(W3)을 가질 수 있다.
예시적인 실시예에서, 상기 제1 폭(W1)은 적어도 상기 제2 폭(W2)의 0.8배 초과 내지 1배 미만의 범위 일 수 있고, 상기 제3 폭(W3)은 상기 제2 폭(W2)의 1배 초과 내지 1.2배 미만의 범위 일 수 있다. 예시적인 실시예에서, 상기 제2 폭(W2)은 상기 제1 및 제2 액티브 패턴들(112a, 122b)의 선폭인 상기 제1 선폭과 실질적으로 동일할 수 있다.
이와같이, 상기 제2 트렌치(110b), 상기 제1 트렌치(110a), 상기 제2 트렌치(110b) 및 상기 제3 트렌치(110c)의 순서로 상기 제2 방향으로 배치될 수 있다.
상기 제1 내지 제3 트렌치들(110a, 110b, 110c) 내부에 각각 상기 제1 내지 제3 소자 분리 패턴들(114a, 114b, 114c)이 구비될 수 있다. 따라서, 상기 제1 내지 제3 소자 분리 패턴들(114a, 114b, 114c)은 각각 서로 다른 저면 깊이 및 폭을 가질 수 있다.
예시적인 실시예에서, 상기 제1 소자 분리 패턴(114a)은 상기 제1 폭(W1)을 갖고, 상기 제2 소자 분리 패턴(114b)은 상기 제2 폭(W2)을 갖고, 상기 제3 소자 분리 패턴(114c)은 상기 제3 폭(W3)을 가질 수 있다. 또한, 상기 제1 액티브 패턴(112a)의 상부면으로부터 상기 제1 소자 분리 패턴(114a)의 저면까지는 상기 제1 깊이(D1)를 가질 수 있고, 상기 제1 액티브 패턴(112a)의 상부면으로부터 상기 제2 소자 분리 패턴(114b)의 저면까지는 상기 제2 깊이(D2)를 가질 수 있고, 상기 제2 액티브 패턴(112b)의 상부면으로부터 상기 제3 소자 분리 패턴(114c)의 저면까지는 상기 제3 깊이(D3)를 가질 수 있다. 따라서, 상기 제1 소자 분리 패턴(114a)의 저면은 상대적으로 가장 낮게 위치하고, 상기 제3 소자 분리 패턴(114c)의 저면은 상대적으로 가장 높게 위치할 수 있다.
예시적인 실시예에서, 상기 제1 내지 제3 소자 분리 패턴들(114a, 114b, 114c)은 상기 제1 내지 제3 트렌치들(110a, 110b, 110c)을 완전하게 채우는 형상을 가질 수 있다. 이와는 달리, 상기 제1 내지 제3 소자 분리 패턴들(114a, 114b, 114c)은 상기 제1 내지 제3 트렌치들(110a, 110b, 110c)의 일부만 채우는 형상을 가질 수 있다.
상기 제1 내지 제3 소자 분리 패턴들(114a, 114b, 114c)은 실리콘 산화물, 실리콘 질화물 등을 포함할 수 있다. 이들은 단독으로 사용되거나 또는 적층된 형상을 가질 수 있다.
상기에서 설명한 것과 같이, 상기 액티브 패턴 어레이는 적어도 4개의 액티브 패턴들(112a, 112b)을 포함할 수 있다. 또한, 상기 액티브 패턴들(112a, 112b) 사이에는 서로 다른 깊이 및 폭을 갖는 트렌치들(110a, 110b, 110c)이 구비될 수 있다.
도 2 내지 9는 본 발명의 일 실시예에 따른 액티브 패턴 구조물의 제조 방법을 나타내는 단면도들이다.
도 2를 참조하면, 기판(100) 상에 제1 마스크막(102)을 형성하고, 상기 제1 마스크막(102) 상에 제2 마스크 패턴들(104)을 형성한다.
상기 제2 마스크 패턴들(104)은 상기 제1 마스크막(102) 상에 제2 마스크막을 형성한 후 사진 식각 공정을 통해 상기 제2 마스크막을 패터닝하여 형성할 수 있다. 상기 제2 마스크 패턴들(104)은 상기 제1 방향으로 연장될 수 있다.
이 때, 상기 제2 마스크 패턴(104)의 타겟 선폭(A)은 형성하고자 하는 제1 및 제2 액티브 패턴들의 선폭인 제1 선폭의 3배이고, 상기 제2 마스크 패턴들(104) 사이의 타겟 간격(B)은 상기 제1 선폭의 5배일 수 있다.
그러나, 실제 기판 상에 상기 제2 마스크 패턴들(104)을 형성하면, 상기 제2 마스크 패턴들(104)은 정확한 타겟 선폭 및 타겟 간격을 갖지 못하고 오차가 생길 수 있다. 적어도, 기판의 국부적인 영역에 형성되는 상기 제2 마스크 패턴들(104)은 정확한 타겟 선폭(A) 및 타겟 간격(B)을 갖지 못하게 된다.
예시적인 실시예에서, 상기 제2 마스크 패턴들(104)은 상기 타겟 선폭(A)의 80 내지 120% 범위의 선폭을 가질 수 있다. 이에 따라, 상기 제2 마스크 패턴들(104)의 간격은 상기 타겟 간격(B)의 80 내지 120% 범위일 수 있다.
도 2에서는 상기 제2 마스크 패턴들(104)의 선폭(A1)은 타겟 선폭(A)보다 작은 것이 도시된다. 이에 따라, 상기 제2 마스크 패턴들(104) 사이의 간격(B1)은 상기 타겟 간격(B)보다 더 커지게 된다.
도 3을 참조하면, 상기 제2 마스크 패턴들(104) 측벽에 제1 스페이서(106)를 형성한다.
구체적으로, 상기 제2 마스크 패턴들(104)의 표면 및 상기 제1 마스크막 상에 컨포멀하게 제1 스페이서막을 형성한다. 상기 제1 스페이서막은 상기 제2 마스크 패턴들(104)과 높은 식각 선택성을 갖는 물질들을 포함할 수 있다. 또한, 상기 제1 스페이서막은 상기 제1 마스크막과 높은 식각 선택성을 갖는 물질들을 포함할 수 있다.
상기 제1 스페이서막은 상기 제1 선폭(C)과 동일한 두께로 형성될 수 있다. 상기 제1 스페이서막을 이방성 식각하여 상기 제1 스페이서(106)를 형성한다. 따라서, 상기 제1 스페이서(106)는 상기 제1 선폭(C)을 가질 수 있다.
도 4를 참조하면, 상기 제2 마스크 패턴들(104)을 제거한다. 따라서, 상기 제1 마스크막 상에 상기 제1 스페이서들(106)이 각각 형성될 수 있다.
이 때, 상기 제1 스페이서들(106)은 서로 다른 간격을 가지면서 배치될 수 있다. 즉, 상기 제2 마스크 패턴들(104)이 제거된 부위에서, 제1 스페이서들(106) 사이에는 예비 제1 간격(A1)을 가지게 된다. 또한, 원래의 제2 마스크 패턴들(104) 사이 공간에서는, 상기 제1 스페이서들(106) 사이에는 상기 예비 제1 간격(A1)과 다른 예비 제3 간격(B1')을 가지게 된다. 예를들어, 상기 예비 제1 간격(A1)은 상기 제1 선폭(C)의 3배보다 작은 간격을 가질 수 있고, 상기 예비 제3 간격(B1')은 상기 제1 선폭(C)의 3배보다 더 큰 간격을 가질 수 있다. 따라서, 상기 제1 스페이서들(106)은 상기 예비 제1 간격(A1) 및 예비 제3 간격(B1')이 서로 반복되도록 배치될 수 있다.
도 5를 참조하면, 상기 제1 스페이서들(106)을 식각 마스크로 이용하여 상기 제1 마스크막(102)을 식각하여 제1 마스크 패턴들(102a)을 형성한다.
따라서, 상기 제1 마스크 패턴들(102a)은 상기 예비 제1 간격(A1) 및 예비 제3 간격(B1')이 서로 반복되게 배치될 수 있다.
도 6을 참조하면, 상기 제1 마스크 패턴들(102a) 측벽에 제2 스페이서(108)를 형성한다.
구체적으로, 상기 제1 마스크 패턴들(102a)의 표면 및 상기 기판(100) 상에 컨포멀하게 제2 스페이서막을 형성한다. 상기 제2 스페이서막은 제1 마스크 패턴들(102a)과 높은 식각 선택성을 갖는 물질들을 포함할 수 있다. 또한, 상기 제2 스페이서막은 상기 기판(100)과 높은 식각 선택성을 갖는 물질들을 포함할 수 있다.
상기 제2 스페이서막은 상기 제1 선폭(C)과 동일한 두께로 형성될 수 있다. 상기 제2 스페이서막을 이방성 식각하여 상기 제2 스페이서(108)를 형성한다. 따라서, 상기 제2 스페이서(108)는 상기 제1 선폭(C)을 가질 수 있다.
이 때, 상기 예비 제1 간격(A1)이 이격된 부위에서, 상기 제2 스페이서들(108) 사이는 제1 간격(A1')을 가질 수 있다. 상기 제1 간격(A1')은 상기 제1 선폭보다 더 작다. 또한, 상기 예비 제3 간격(B1')이 이격된 부위에서, 상기 제2 스페이서들 사이는 제3 간격(B1'')을 가질 수 있다. 상기 제3 간격(B1'')은 상기 제1 선폭(C)보다 더 크다.
도 7을 참조하면, 상기 제1 마스크 패턴(102a)을 제거한다. 따라서, 상기 기판(100) 상에 상기 제2 스페이서들(108)이 각각 형성될 수 있다.
이 때, 상기 제2 스페이서들(108)은 서로 다른 간격을 가지면서 배치될 수 있다.
즉, 상기 제1 마스크 패턴들(102a)이 제거된 부위에는, 상기 제2 스페이서들(108) 사이는 제2 간격을 가질 수 있다. 상기 제2 간격은 상기 제1 선폭(C)과 실질적으로 동일할 수 있다.
따라서, 상기 제2 스페이서들(108)은 상기 제2 방향으로 상기 제2 간격(C), 상기 제1 간격(A1), 상기 제2 간격(C), 상기 제3 간격(B1'')의 순서로 반복되게 배치될 수 있다.
도 8을 참조하면, 상기 제2 스페이서들(108)을 식각 마스크로 사용하여 상기 기판(100)을 이방성 식각함으로써 제1 내지 제3 트렌치들(110a, 110b, 110c)을 각각 형성한다. 또한, 상기 제1 내지 제3 트렌치들(110a, 110b, 110c)을 형성함으로써, 상기 기판(100) 상에는 제1 및 제2 액티브 패턴들(112a, 112b)이 각각 형성될 수 있다.
구체적으로, 상기 제2 스페이서들(108) 사이에 노출된 기판(100) 부위가 이방성으로 식각될 수 있다. 상기 식각 공정에서, 상기 제2 스페이서들(108) 사이에서 상기 제1 간격(A1')으로 이격된 부위는 상기 제1 트렌치(110a)가 형성되고, 상기 제2 간격(C)으로 이격된 부위는 상기 제2 트렌치(110b)가 형성되고, 상기 제3 간격(B1'')으로 이격된 부위는 상기 제3 트렌치(110c)가 형성될 수 있다. 예시적인 실시예에서, 상기 제1 내지 제3 트렌치들(110a, 110b, 110c)의 저면은 라운드된 형상을 가질 수 있다.
즉, 상기 제2 방향으로 상기 제2 트렌치(110b), 상기 제1 트렌치(110a), 상기 제2 트렌치(110b) 및 상기 제3 트렌치(110c)의 순서대로 반복되게 형성될 수 있다. 상기 제1 트렌치(110a)는 상기 제1 간격(A1')과 실질적으로 동일한 제1 폭(W1)을 갖고, 상기 제2 트렌치(110b)는 상기 제2 간격(C)과 실질적으로 동일한 제2 폭을(W2) 갖고, 상기 제3 트렌치(110c)는 상기 제3 간격(B1'')과 실질적으로 동일한 제3 폭(W3)을 가질 수 있다.
이 전의 공정에서, 상기 제2 마스크 패턴들(104)은 상기 타겟 선폭의 80 내지 120% 범위의 선폭을 가지고, 제2 마스크 패턴들(104)의 선폭은 상기 타겟 선폭과 동일하지 않을 수 있다. 이 경우, 상기 제1 폭(W1)은 상기 제2 폭(W2)의 0.8배 초과 내지 1 배 미만의 범위 일 수 있고, 상기 제3 폭(W2)은 상기 제2 폭(W2)의 1배 초과 내지 1.2배 미만의 범위 일 수 있다.
상기 식각 공정을 수행하면, 상기 제2 스페이서들(108) 간격에 따라 기판을 식각 할 때 마이크로 로딩 효과가 다르게 생기게 된다. 따라서, 상기 제1 내지 제3 트렌치들(110a, 110b, 110c)의 깊이들은 서로 다를 수 있다.
즉, 상기 제1 트렌치(110a)는 개구 폭이 가장 작으므로 식각 가스가 유입되기가 어려워 식각 속도가 가장 느리게 될 수 있다. 반면에, 상기 제3 트렌치(110c)는 개구 폭이 가장 넓으므로 식각 가스가 용이하게 유입되어 식각 속도가 가장 빠를 수 있다. 그러므로, 상기 제1 트렌치(110a)는 제1 깊이(D1)를 가질 수 있고, 상기 제2 트렌치(110b)는 상기 제1 깊이(D1)보다 더 깊은 제2 깊이(D2)를 가질 수 있고, 상기 제3 트렌치(110c)는 상기 제2 깊이(D2)보다 더 깊은 제3 깊이(D3)를 가질 수 있다. 예시적인 실시예에서, 상기 제1 깊이(D1)는 적어도 상기 제2 깊이(D2)의 0.7배 초과 내지 1배 미만의 범위 일 수 있고, 상기 제3 깊이(D3)는 상기 제2 깊이(D2)의 1배 초과 내지 1.3배 미만의 범위 일 수 있다.
또한, 도 1a 및 도 1b를 참조로 설명한 것과 같이, 상기 제1 및 제2 액티브 패턴들(112a, 112b)은 액티브 패턴 어레이를 구성할 수 있다.
상기 액티브 패턴 어레이는 상기 제2 방향으로 배치되는 제2 액티브 패턴(112b), 제1 액티브 패턴(112a), 제1 액티브 패턴(112a) 및 제2 액티브 패턴(112b)을 포함하는 하나의 액티브 패턴 그룹을 포함할 수 있다. 예시적인 실시예에서, 상기 액티브 패턴 그룹은 상기 제2 방향으로 복수개가 배치될 수 있다. 상기 액티브 패턴 그룹에 포함되는 각 액티브 패턴들(112a, 112b)은 상기 제1 액티브 패턴들(112a) 사이의 상기 제1 트렌치(110a)를 기준으로 서로 대칭될 수 있다.
도 9를 참조하면, 상기 제1 내지 제3 트렌치들(110a, 110b, 110c)의 내부에 각각 제1 내지 제3 소자 분리 패턴들(114a, 114b, 114c)을 형성한다.
상기 제1 내지 제3 소자 분리 패턴들(114a, 114b, 114c)은 서로 다른 폭을 가질 수 있고, 서로 다른 저면 높이를 가질 수 있다.
예시적인 실시예에서, 상기 제1 소자 분리 패턴(114a)은 상기 제1 폭(W1)을 갖고, 상기 제2 소자 분리 패턴(114b)은 상기 제2 폭(W2)을 갖고, 상기 제3 소자 분리 패턴(114c)은 상기 제3 폭(W3)을 가질 수 있다. 또한, 상기 제1 소자 분리 패턴(114a)의 저면이 상대적으로 가장 높게 배치되고, 상기 제3 소자 분리 패턴(114c)의 저면이 상대적으로 가장 낮게 배치될 수 있다.
도 10 내지 13은 본 발명의 일 실시예에 따른 액티브 패턴 구조물의 제조 방법을 나타내는 단면도들이다.
이하에서 설명하는 액티브 패턴 구조물의 형성 방법은 도 2 내지 도 9를 참조로 설명한 것과 실질적으로 동일할 수 있다. 다만, 제2 마스크 패턴(104)의 선폭 및 간격이 도 2 내지 도 9를 참조로 설명한 것과 다르다. 또한, 상기 공정을 통해 형성되는 액티브 패턴 구조물은 도 1a 및 도 1b를 참조로 설명한 것과 실질적으로 동일할 수 있다.
도 10을 참조하면, 기판(100) 상에 제1 마스크막(102)을 형성하고, 상기 제1 마스크막(102) 상에 제2 마스크 패턴들(104)을 형성한다. 상기 제2 마스크 패턴들(104)을 형성하는 공정은 도 2를 참조로 설명한 것과 실질적으로 동일할 수 있다.
도 10에서는 상기 제2 마스크 패턴들(104)의 선폭(A2)은 타겟 선폭(A)보다 더 큰 것이 도시된다. 이에 따라, 상기 제2 마스크 패턴들(104) 사이의 간격(B2)은 상기 타겟 간격(B)보다 더 작다.
도 11을 참조하면, 상기 제2 마스크 패턴들(104) 측벽에 제1 스페이서(106)를 형성한다. 상기 제1 스페이서(106)를 형성하는 공정은 도 3을 참조로 설명한 것과 실질적으로 동일할 수 있다. 상기 제1 스페이서(106)는 상기 제1 선폭(C)을 가질 수 있다.
도 12를 참조하면, 상기 제2 마스크 패턴들(104)을 제거한다. 상기 제1 스페이서(106)를 식각 마스크로 이용하여 상기 제1 마스크막(102)을 식각하여 제1 마스크 패턴들(102a)을 형성한다.
상기 공정들은 도 4 및 도 5를 참조로 설명한 것과 실질적으로 동일할 수 있다. 상기 제1 마스크 패턴들(102)은 상기 예비 제3 간격(A2) 및 예비 제1 간격(B2')이 서로 반복되게 배치될 수 있다. 상기 예비 제3 간격(A2)은 상기 예비 제1 간격(B2')보다 더 넓을 수 있다.
도 13을 참조하면, 상기 제1 마스크 패턴들(102a) 측벽에 제2 스페이서(108)를 형성한다. 상기 제2 스페이서(108)는 상기 제1 선폭(C)을 가질 수 있다. 상기 제1 마스크 패턴들(102a)을 제거한다. 상기 제2 스페이서들(108)을 식각 마스크로 사용하여 상기 기판(100)을 이방성 식각함으로써 제1 내지 제3 트렌치들(110a, 110b, 110c)을 각각 형성한다. 또한, 상기 제1 내지 제3 트렌치들(110a, 110b, 110c)을 형성함으로써, 상기 기판(100) 상에는 제1 및 제2 액티브 패턴들(112a, 112b)이 각각 형성될 수 있다.
상기 공정들은 도 6 내지 도 8을 참조로 설명한 것과 실질적으로 동일할 수 있다. 또한, 상기 제1 내지 제3 트렌치들(110a, 110b, 110c) 및 제1 및 제2 액티브 패턴들(112a, 112b)은 도 8을 참조로 설명한 것과 실질적으로 동일한 규칙성을 가지면서 배치될 수 있다.
다시, 도 1a 및 도 1b를 참조하면, 상기 제1 내지 제3 트렌치들(110a, 110b, 110c)의 내부에 각각 제1 내지 제3 소자 분리 패턴들(114a, 114b, 114c)을 형성한다. 상기 공정은 도 9를 참조로 설명한 것과 실질적으로 동일할 수 있다.
도 14 내지 도 22는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
이하에서 설명하는 반도체 소자는 핀 전계효과 트랜지스터를 포함할 수 있다.
도 14를 참조하면, 기판(200) 상에, 패드 절연막(202), 제1 마스크막(204), 제2 마스크막(206), 제3 마스크막(208), 제4 마스크막(210) 및 제5 마스크막(212)을 형성한다. 상기 제5 마스크막(212) 상에 제6 마스크 패턴들(217)을 형성한다. 상기 제6 마스크 패턴들(217) 측벽 상에 제1 스페이서(218)를 형성한다.
상기 패드 절연막(202)은 예를들어, 실리콘 산화물로 형성할 수 있다. 상기 패드 절연막(202)은 열산화 공정, 화학 기상 증착 공정 또는 원자층 적층 공정을 통해 형성할 수 있다.
상기 제1 마스크막(204)은 예를들어, 실리콘 질화물 또는 실리콘 산 질화물로 형성할 수 있다. 상기 제2 마스크막(206)은 예를들어, 실리콘 산화물로 형성할 수 있다. 상기 제3 마스크막(208)은 예를들어, 폴리실리콘으로 형성할 수 있다. 상기 제4 마스크막(210)은 예를들어, 비정질 탄소로 형성할 수 있다. 상기 제5 마스크막(212)은 예를들어, 실리콘 산 질화물 또는 실리콘 질화물로 형성할 수 있다.
상기 제3, 제4 및 제5 마스크막들(208, 210, 212)은 실리콘 산화물과 높은 식각 선택성을 갖는 물질로 형성될 수 있다. 상기 제1 및 제2 마스크막들(204, 206)은 실리콘과 높은 식각 선택성을 갖는 물질로 형성될 수 있다.
상기 제6 마스크 패턴(117)은 스핀온 하드 마스크 (Spin-On-Hardmask: SOH) 패턴 (214) 및 실리콘 산 질화막 패턴(216)이 적층된 구조를 가질 수 있다. 상기 제6 마스크 패턴(117)은 SOH막을 코팅하고, 상기 SOH막 상에 실리콘 산 질화막을 형성한 다음, 사진 식각 공정을 통해 실리콘 산 질화막 및 SOH막을 패터닝하여 형성할 수 있다.
상기 제6 마스크 패턴들(117)은 제1 방향으로 연장될 수 있다.
상기 제6 마스크 패턴(117)의 타겟 선폭은 형성하고자하는 제1 및 제2 액티브 패턴들의 선폭인 제1 선폭의 3배이고, 상기 제6 마스크 패턴들(117) 사이의 타겟 간격은 상기 제1 선폭의 5배일 수 있다. 그러나, 실제 기판 상에 상기 제6 마스크 패턴들(117)을 형성하면, 상기 제6 마스크 패턴들(117)은 정확한 타겟 선폭 및 타겟 간격을 갖지 못하고 오차가 생길 수 있다.
예시적인 실시예에서, 상기 제6 마스크 패턴들(117)은 도 2를 참조로 설명한 제2 마스크 패턴들과 실질적으로 동일한 선폭 및 동일한 간격을 가질 수 있다. 일부 실시예에서, 상기 제6 마스크 패턴들(117)은 도 10을 참조로 설명한 제2 마스크 패턴들과 실질적으로 동일한 선폭 및 동일한 간격을 가질 수 있다.
상기 제1 스페이서(218)를 형성하기 위하여, 상기 제6 마스크 패턴들(117) 및 상기 제5 마스크막(212) 상에 컨포멀하게 제1 스페이서막을 형성한다. 이 후, 상기 제1 스페이서막을 이방성 식각한다. 예시적인 실시예에서, 상기 제1 스페이서막은 실리콘 산화물을 원자층 적층법을 통해 증착하여 형성할 수 있다. 따라서, 상기 제1 스페이서막은 균일한 두께로 형성될 수 있다.
상기 제1 스페이서막은 상기 제1 선폭과 동일한 두께로 형성될 수 있다. 따라서, 상기 제1 스페이서(218)는 상기 제1 선폭을 가질 수 있다. 예시적인 실시예에서, 상기 제1 스페이서(218)는 20㎚이하의 선폭을 갖도록 형성될 수 있다. 이 경우, 이 후의 공정들을 수행함에 따라, 20㎚이하의 선폭을 갖는 제1 및 제2 액티브 패턴들을 형성할 수 있다.
도 15를 참조하면, 상기 제6 마스크 패턴(117)을 제거한다. 따라서, 상기 제5 마스크막(212) 상에 상기 제1 스페이서들(218)이 각각 형성될 수 있다.
이 때, 상기 제1 스페이서들(218)은 예비 제1 간격(A1) 및 예비 제3 간격(B1')이 서로 반복되도록 배치될 수 있다. 예를들어, 상기 예비 제1 간격(A1)은 상기 제1 선폭의 3배보다 작은 간격을 가질 수 있고, 상기 예비 제3 간격(B1')은 상기 제1 선폭의 3배보다 더 큰 간격을 가질 수 있다.
예시적인 실시예에서, 상기 제1 스페이서들(218)은 도 4를 참조로 설명한 것과 실질적으로 동일한 간격을 가지면서 배치될 수 있다.
상기 제1 스페이서들(218)을 식각 마스크로 이용하여 상기 제5 마스크막(212) 및 제4 마스크막(210)을 순차적으로 이방성 식각한다. 따라서, 상기 제3 마스크막(208) 상에 제4 마스크 패턴(210a) 및 제5 마스크 패턴(212a)이 적층된 제1 구조물들(213)을 형성한다.
상기 제1 구조물들(213)은 상기 제1 스페이서들(218)과 실질적으로 동일한 간격으로 이격될 수 있다. 상기 식각 공정을 수행하는 동안, 상기 제1 스페이서들(218)은 대부분 제거될 수 있다.
도 16을 참조하면, 상기 제1 구조물들(213) 및 상기 제3 마스크막(208) 상에 컨포멀하게 제2 스페이서막을 형성한다. 이 후, 상기 제2 스페이서막을 이방성 식각한다. 예시적인 실시예에서, 상기 제2 스페이서막은 실리콘 산화물을 원자층 적층법을 통해 증착하여 형성할 수 있다.
상기 제2 스페이서막은 상기 제1 선폭과 동일한 두께로 형성될 수 있다. 따라서, 상기 제2 스페이서(220)는 상기 제1 선폭을 가질 수 있다.
도 17을 참조하면, 상기 제1 구조물들(213)을 제거한다. 따라서, 상기 제3 마스크막(208) 상에 상기 제2 스페이서들(220)이 각각 형성될 수 있다.
이 때, 상기 제2 스페이서들(220)은 서로 다른 간격을 가지면서 배치될 수 있다. 예시적인 실시예에서, 상기 제2 스페이서들(220)은 도 7을 참조로 설명한 것과 동일하게 상기 제2 간격(C), 상기 제1 간격(A1'), 상기 제2 간격(C) 및 상기 제3 간격(B1'')의 순서로 반복되게 배치될 수 있다. 상기 제1 간격(A1')은 상기 제2 간격(C)보다 작고, 상기 제3 간격(B1'')은 상기 제2 간격(C)보다 더 클 수 있다.
도 18을 참조하면, 상기 제2 스페이서들(220)을 식각 마스크로 사용하여 상기 제3 마스크막(208)을 이방성 식각하여 제3 마스크 패턴을 식각한다. 또한, 상기 제3 마스크 패턴을 식각 마스크로 이용하여 상기 제2 및 제1 마스크막들(206, 204)을 순차적으로 이방성 식각하여 제1 및 제2 마스크 패턴(204a, 206a)이 적층된 제2 구조물(207)을 형성한다. 상기 제2 구조물(207)을 형성하기 위한 식각 공정을 수행하는 동안, 상기 제3 마스크 패턴은 대부분 제거될 수 있다.
상기 제2 구조물들(207)은 상기 제2 스페이서들(220)과 실질적으로 동일한 간격으로 이격될 수 있다. 예를들어, 상기 제2 구조물들(207)은 상기 제2 간격(C), 상기 제1 간격(A1'), 상기 제2 간격(C) 및 상기 제3 간격(B1'')의 순서로 반복되게 배치될 수 있다.
도 19를 참조하면, 상기 제2 구조물들(207)을 식각 마스크로 사용하여 상기 패드 절연막(202) 및 기판(200)을 이방성 식각함으로써 제1 내지 제3 트렌치들(230a, 230b, 230c)을 각각 형성한다. 또한, 상기 제1 내지 제3 트렌치들(230a, 230b, 230c)을 형성함으로써, 상기 기판(200) 상에는 제1 및 제2 액티브 패턴들(232a, 232b)이 각각 형성될 수 있다.
구체적으로, 상기 제2 구조물들(207) 사이에 노출된 기판 부위가 이방성으로 식각될 수 있다. 상기 식각 공정에서, 상기 제2 구조물들(207) 사이에서 상기 제1 간격으로 이격된 부위는 상기 제1 트렌치(230a)가 형성되고, 상기 제2 간격으로 이격된 부위는 상기 제2 트렌치(230b)가 형성되고, 상기 제3 간격으로 이격된 부위는 상기 제3 트렌치(230c)가 형성될 수 있다.
상기 제1 내지 제3 트렌치들(230a, 230b, 230c)과 상기 제1 및 제2 액티브 패턴들(232a, 232b) 배치 및 형상은 도 8을 참조로 설명한 것과 실질적으로 동일할 수 있다.
즉, 상기 제1 트렌치(230a)는 상기 제1 간격(A1')과 실질적으로 동일한 제1 폭(W1)을 갖고, 상기 제2 트렌치(230b)는 상기 제2 간격(C)과 실질적으로 동일한 제2 폭(W2)을 갖고, 상기 제3 트렌치(230c)는 상기 제3 간격(B1'')과 실질적으로 동일한 제3 폭(W3)을 가질 수 있다. 또한, 상기 제1 트렌치(230a)는 제1 깊이(D1)를 가질 수 있고, 상기 제2 트렌치(230b)는 상기 제1 깊이(D1)보다 더 깊은 제2 깊이(D2)를 가질 수 있고, 상기 제3 트렌치(230c)는 상기 제2 깊이(D2)보다 더 깊은 제3 깊이(D3)를 가질 수 있다.
상기 제1 및 제2 액티브 패턴들(232a, 233b)은 액티브 패턴 어레이를 구성할 수 있다. 상기 액티브 패턴 어레이는 제2 액티브 패턴(232b), 제1 액티브 패턴(232a), 제1 액티브 패턴(232a) 및 제2 액티브 패턴(232b)으로 구성되는 하나의 액티브 패턴 그룹을 포함할 수 있다. 상기 액티브 패턴 그룹은 상기 제1 액티브 패턴들(232a) 사이의 상기 제1 트렌치(230a)를 기준으로 서로 대칭되게 배치될 수 있다.
상기 식각 공정을 수행하면, 상기 제2 마스크 패턴들(206a)은 대부분 제거될 수 있다.
도 20을 참조하면, 상기 제1 내지 제3 트렌치들(230a, 230b, 230c)의 내부에 각각 예비 제1 소자 분리 패턴(234a), 예비 제2 소자 분리 패턴(234b) 및 예비 제3 소자 분리 패턴(234c)을 형성한다.
구체적으로, 상기 제1 내지 제3 트렌치들(230a, 230b, 230c) 내부를 채우면서 상기 제1 마스크 패턴(204a) 상에 절연막을 형성한다. 상기 절연막은 실리콘 산화물을 포함할 수 있다. 상기 절연막은 원자층 적층법, 화학 기상 증착법, 스핀 코팅법 등을 이용하여 형성할 수 있다.
상기 제1 마스크 패턴들(204a)의 상부면이 노출되도록 상기 절연막을 평탄화하여 상기 예비 제1 내지 예비 제3 소자 분리 패턴들(234a, 234b, 234c)을 형성할 수 있다. 상기 평탄화 공정은 화학 기계적 연마 공정을 포함할 수 있다.
도 21을 참조하면, 상기 예비 제1 내지 예비 제3 소자 분리 패턴들(234a, 234b, 234c)의 상부를 식각하여 제1 내지 제3 소자 분리 패턴들(236a, 236b, 236c)을 형성한다. 이 때, 상기 제1 내지 제3 트렌치들(230a, 230b, 230c)의 상부 측벽이 노출될 수 있다.
이 후, 상기 제1 마스크 패턴들(204a) 및 패드 절연막(202)을 제거할 수 있다.
따라서, 상기 제1 및 제2 액티브 패턴들(232a, 232b)의 상부 측벽 및 상부면이 노출될 수 있다. 상기 제1 및 제2 액티브 패턴들(232a, 232b)의 노출되는 부위는 액티브 영역으로 제공될 수 있다.
도 22를 참조하면, 상기 액티브 영역 및 제1 내지 제3 소자 분리 패턴들(230a, 230b, 230c) 상에 게이트 구조물(245)을 형성한다. 상기 게이트 구조물(245)은 게이트 절연막(240), 게이트 전극(242) 및 하드 마스크(244)를 포함할 수 있다.
예시적인 실시예에서, 상기 액티브 영역의 표면 상에 게이트 절연막(240)을 형성한다. 상기 게이트 절연막(240) 상에 게이트 전극(242) 및 하드 마스크(244)를 형성한다. 상기 게이트 구조물(245)은 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있다.
예시적인 실시예에서, 상기 게이트 절연막(240)은 실리콘 산화물을 포함하고, 상기 게이트 전극(242)은 폴리실리콘을 포함할 수 있다.
일부 실시예에서, 상기 게이트 절연막(240)은 열산화물 및 고유전율을 갖는 금속 산화물이 적층되는 형상을 가질 수 있다. 상기 금속 산화물은 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등을 포함할 수 있다. 상기 게이트 전극(242)은 예를들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 금속 또는 이들의 질화물을 포함할 수 있다.
전술한 공정들을 수행함으로써, 핀 전계 효과 트랜지스터를 형성할 수 있다.
설명한 것과 같이, 상기 핀 전계효과 트랜지스터는 상기 제1 및 제2 액티브 패턴들(232a, 232b)을 포함하는 상기 액티브 패턴 어레이 상에 형성된다.
상기 제1 및 제2 액티브 패턴들(232a, 232b)은 실질적으로 동일한 폭을 가질 수 있다. 상기 제1 및 제2 액티브 패턴들(232a, 232b) 사이에는 서로 다른 폭 및 서로 다른 깊이를 갖는 제1 내지 제3 소자 분리 패턴들(236a, 236b, 236c)이 포함될 수 있다.
상기 제1 내지 제3 소자 분리 패턴들(236a, 236b, 236c) 각각의 폭 및 간격은 도 1a 및 도 1b를 참조로 설명한 것과 실질적으로 동일할 수 있다. 또한, 상기 제1 및 제2 액티브 패턴들(232a, 232b)의 배치는 도 1a 및 도 1b를 참조로 설명한 것과 실질적으로 동일할 수 있다.
한편, 상기 제1 내지 제3 소자 분리 패턴들(236a, 236b, 236c)의 상부면은 상기 제1 및 제2 액티브 패턴들(232a, 232b)의 상부면보다 낮게 배치될 수 있다. 또한, 상기 제1 소자 분리 패턴(236a)의 저면이 상대적으로 가장 높게 배치되고, 상기 제3 소자 분리 패턴(236c)의 저면이 상대적으로 가장 낮게 배치될 수 있다.
도 23 내지 도 26은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
이하에서 설명하는 반도체 소자는 멀티 채널 트랜지스터를 포함할 수 있다.
도 23을 참조하면, 기판(200) 상에, 제1 반도체막(250a) 및 제2 반도체막(250b)을 번갈아 반복 적층하여 반도체 구조물을 형성한다.
상기 제1 반도체막(250a)은 후속 공정을 통해 게이트 패턴이 형성될 부위를 정의할 수 있다. 상기 제2 반도체막(250b)은 후속 공정을 통해 트랜지스터의 채널들이 형성될 수 있다.
상기 제1 및 제2 반도체막들(250a, 250b)은 서로 식각 선택성을 갖는 단결정 반도체 물질들로 형성될 수 있다. 예시적인 실시예에서, 상기 제1 반도체막(250a)은 단결정 실리콘 게르마늄으로 형성하고, 상기 제2 반도체막(250b)은 단결정 실리콘으로 형성할 수 있다. 상기 제1 및 제2 반도체막들(250a, 250b)은 에피택셜 성장법에 의해 형성할 수 있다. 예시적인 실시예에서, 상기 제2 반도체막(250b)을 형성할 때 인시튜로 불순물을 도핑함으로써, 트랜지스터의 채널 도핑을 수행할 수 있다.
최상부의 제2 반도체막(250b) 상에, 도 14 내지 도 18을 참조로 설명한 것과 실질적으로 동일한 공정들을 수행한다. 따라서, 상기 최상부 제2 반도체막(250b) 상에 패드 절연막(202)이 형성되고, 상기 패드 절연막(202) 상에 제1 및 제2 마스크 패턴(204a, 206a)이 적층된 제2 구조물들(207)이 형성될 수 있다.
도 24를 참조하면, 상기 제2 구조물들(207)을 식각 마스크로 사용하여 상기 패드 절연막(202), 제1 및 제2 반도체막들(250a, 250b) 및 기판(200)을 이방성 식각함으로써 제1 내지 제3 트렌치들(230a, 230b, 230c)을 각각 형성한다. 또한, 상기 제1 내지 제3 트렌치들(230a, 230b, 230c)을 형성함으로써, 상기 기판 상에는 예비 제1 액티브 패턴(246a) 및 예비 제2 액티브 패턴들(246b)이 각각 형성될 수 있다. 상기 예비 제1 및 제2 액티브 패턴들(246a) 내에는 제1 및 제2 반도체 패턴들(252a, 252b)이 포함될 수 있다.
상기 제1, 제2 및 제3 트렌치들(230a, 230b, 230c)의 내부에 각각 예비 제1 소자 분리 패턴(234a), 예비 제2 소자 분리 패턴(234b) 및 예비 제3 소자 분리 패턴(234c)을 형성한다.
상기 공정은 도 19 및 도 20을 참조로 설명한 것과 실질적으로 동일할 수 있다.
도 25를 참조하면, 상기 예비 제1, 예비 제2 및 예비 제3 소자 분리 패턴들(234a, 234b, 234c)의 상부를 식각하여 제1 내지 제3 소자 분리 패턴들(236a, 236b, 236c)을 형성한다. 이 때, 상기 제1 내지 제3 소자 분리 패턴들(236a, 236b, 236c) 상의 제1 내지 제3 트렌치들(230a, 230b, 230c) 상부 측벽에서, 상기 제1 및 제2 반도체 패턴들(252a, 252b)이 노출되도록 할 수 있다.
이 후, 상기 제1 마스크 패턴들(204a) 및 패드 절연막(202)을 제거할 수 있다.
다음에, 게이트 구조물이 형성될 부위에 위치하는 상기 제1 반도체 패턴(252a)을 선택적으로 제거한다. 따라서, 상기 예비 제1 및 제2 액티브 패턴들(246a, 246b)은 각각 상기 제2 반도체 패턴들(252b) 사이에 터널들(254)을 포함하는 제1 및 제2 액티브 패턴들(248a, 246b)로 형성될 수 있다.
도 26을 참조하면, 상기 터널(254) 내부를 채우면서 상기 제1 및 제2 액티브 패턴들(248a, 248b) 및 상기 제1 내지 제3 소자 분리 패턴들(236a, 236b, 236c) 상에 게이트 구조물(265)을 형성한다. 상기 게이트 구조물(265)은 게이트 절연막(260), 게이트 전극(262) 및 하드 마스크(264)를 포함할 수 있다.
예시적인 실시예에서, 상기 제1 및 제2 액티브 패턴들(248a, 248b)의 노출된 표면 및 상기 제2 반도체 패턴(252b)의 노출된 표면 상에 상기 게이트 절연막(260)을 형성한다. 상기 게이트 절연막(260) 상에 상기 게이트 전극(262)을 형성한다. 상기 게이트 전극(262)은 상기 터널(254) 내부를 완전하게 채우도록 형성될 수 있다. 상기 게이트 전극(262)의 상부면에는 하드 마스크(264)를 형성한다. 상기 게이트 구조물(265)은 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있다.
전술한 공정들을 통해 멀티 채널 트랜지스터를 형성할 수 있다.
상기 멀티 채널 전계효과 트랜지스터는 터널들을 포함하는 제1 및 제2 액티브 패턴들(248a, 248b)을 포함할 수 있다. 상기 제1 및 제2 액티브 패턴들(248a, 248b)은 실질적으로 서로 동일한 폭을 가질 수 있다. 상기 제1 및 제2 액티브 패턴들(248a, 248b) 사이에는 서로 다른 폭 및 서로 다른 깊이를 갖는 제1 내지 제3 소자 분리 패턴들(236a, 236b, 236c)이 포함될 수 있다.
상기 제1 내지 제3 소자 분리 패턴들(236a, 236b, 236c) 각각의 폭 및 간격은 도 1a 및 도 1b를 참조로 설명한 것과 실질적으로 동일할 수 있다. 또한, 상기 제1 및 제2 액티브 패턴들(248a, 248b)의 배치는 도 1 및 도 1b를 참조로 설명한 것과 실질적으로 동일할 수 있다.
한편, 상기 제1 내지 제3 소자 분리 패턴들(236a, 236b, 236c)의 상부면은 상기 제1 및 제2 액티브 패턴들(248a, 248b)의 상부면보다 낮게 배치될 수 있다. 또한, 상기 제1 소자 분리 패턴(236a)의 저면이 상대적으로 가장 높게 배치되고, 상기 제3 소자 분리 패턴(236c)의 저면이 상대적으로 가장 낮게 배치될 수 있다.
도 27 및 도 32는 예시적인 실시예들에 따른 액티브 패턴 구조물의 제조 방법을 설명하기 위한 단면도들 및 평면도들이다.
이하에서 설명하는 액티브 패턴 구조물은 디램 소자에 사용되는 액티브 패턴을 포함할 수 있다.
먼저, 도 14 내지 도 20을 참조로 설명한 공정들을 수행하여 도 20에 도시된 구조를 형성한다.
본 실시예에서는, 도 27에 도시된 것과 같이, 상기 제1 및 제2 액티브 패턴들(232a, 233b)은 디램 소자의 워드 라인의 연장 방향에 대해 예각을 가질 수 있다. 즉, 상기 제1 방향은 디램 소자의 워드 라인의 연장 방향에 대해 예각을 가질 수 있다.
도 28 및 도 29를 참조하면, 상기 예비 제1 내지 제3 소자 분리 패턴들(234a, 234b, 234c) 및 상기 제1 마스크 패턴(204a) 상에 제7 마스크 막을 형성하고, 이를 패터닝하여 제7 마스크 패턴(280)을 형성한다.
예시적인 실시예에서, 상기 제7 마스크 패턴(280)은 상기 제1 및 제2 액티브 패턴들에서 절단되어야 할 부위를 선택적으로 노출하는 홀(282)들을 포함할 수 있다.
도 30을 참조하면, 상기 제7 마스크 패턴(280)을 식각 마스크로 사용하여 상기 제1 및 제2 액티브 패턴들(232a, 232b)을 이방성으로 식각하여 개구부를 형성한다. 따라서, 상기 제1 액티브 패턴들(232a)은 절단되어 상기 제1 방향으로 나란하게 배치되는 제3 액티브 패턴들(232c)이 형성되고, 상기 제2 액티브 패턴들(232b)은 절단되어 상기 제1 방향으로 나란하게 배치되는 제4 액티브 패턴들(232d)이 형성될 수 있다.
도 31을 참조하면, 상기 개구부(284) 내부를 채우도록 절연막을 형성하고, 상기 절연막을 평탄화하여 절연 패턴(286)을 형성한다. 상기 절연 패턴(286)은 제1 내지 제3 소자 분리 패턴들(238a, 238b, 238c)과 실질적으로 동일한 물질을 포함할 수 있다.
상기 제3 및 제4 액티브 패턴들(232c, 232d)을 상기 제2 방향으로 절단한 단면에서 볼 때, 상기 제3 및 제4 액티브 패턴들(232c, 232d) 사이에는 제1 내지 제3 소자 분리 패턴들(238a, 238b, 238c)이 형성될 수 있다.
예시적인 실시예에서, 도시하지는 않았지만, 상기 제3 및 제4 액티브 패턴들(232c, 232d) 상에 디램 소자를 제조할 수 있다.
전술한 공정들을 통해 형성된 상기 제3 및 제4 액티브 패턴들(232c, 232d)은 실질적으로 서로 동일한 폭을 가질 수 있다. 상기 제3 및 제4 액티브 패턴들(232c, 232d) 사이에는 서로 다른 폭 및 서로 다른 깊이를 갖는 제1 내지 제3 소자 분리 패턴들(238a, 238b, 238c)이 포함될 수 있다.
상기 제1 내지 제3 소자 분리 패턴들(238a, 238b, 238c) 각각의 폭 및 간격은 도 1a 및 도 1b를 참조로 설명한 것과 실질적으로 동일할 수 있다.
또한, 상기 제1 소자 분리 패턴(238a)의 저면이 가장 높게 배치되고, 상기 제3 소자 분리 패턴(238c)의 저면이 가장 낮게 배치될 수 있다.
이와같이, 예시적인 실시예들에 따른 상기 액티브 패턴 구조물 상에는 다양한 구조의 트랜지스터들이 형성될 수 있다. 예를들어, 도시되지는 않았지만, 상기 트랜지스터는 수직형 트랜지스터, 매립 채널 트랜지스터, 나노 와이어 트랜지스터, 게이트 올 어라운드 구조의 트랜지스터 등이 상기 액티브 패턴 구조물에 형성될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200 : 기판 102 : 제1 마스크 패턴
104 : 제2 마스크 패턴 106, 218 : 제1 스페이서
108, 220 : 제2 스페이서
110a, 110b, 110c : 제1 내지 제3 트렌치들
112a, 112b : 제1 및 제2 액티브 패턴들
114a, 114b, 114c : 제1 내지 제3 소자 분리 패턴들
213 : 제1 구조물들 207 : 제2 구조물
230a, 230b, 230c : 제1 내지 제3 트렌치들
232c, 232d : 제3 및 제4 액티브 패턴들

Claims (10)

  1. 기판 상에 형성되고, 제1 방향으로 연장되는 복수의 제1 및 제2 액티브 패턴들을 포함하고, 상기 제1 및 제2 액티브 패턴들 사이에는 서로 다른 폭을 갖는 제1 트렌치, 제2 트렌치 및 제3 트렌치가 정의되는 액티브 패턴 어레이; 및
    상기 제1, 제2 및 제3 트렌치들 내부에 각각 구비되는 제1, 제2 및 제3 소자 분리 패턴을 포함하고,
    상기 액티브 패턴 어레이는 하나의 액티브 패턴 그룹을 포함하고, 상기 액티브 패턴 그룹은 상기 제1 방향과 수직한 제2 방향으로 순서대로 배치되는 상기 제2 액티브 패턴, 상기 제1 액티브 패턴, 상기 제1 액티브 패턴, 상기 제2 액티브 패턴으로 구성되는 액티브 패턴 구조물.
  2. 제1항에 있어서, 상기 액티브 패턴 그룹은 상기 제2 방향으로 복수개가 구비되는 액티브 패턴 구조물.
  3. 제2항에 있어서, 상기 액티브 패턴 그룹에 포함되는 상기 제1 및 제2 액티브 패턴들은 상기 제1 액티브 패턴들 사이 부위를 기준으로 대칭되는 구조를 갖는 액티브 패턴 구조물.
  4. 제1항에 있어서, 상기 제1 내지 제3 트렌치는 각각 서로 다른 깊이를 갖는 액티브 패턴 구조물.
  5. 제1항에 있어서, 서로 인접한 2개의 상기 제1 액티브 패턴들 사이에는 상기 제1 트렌치가 구비되고, 서로 인접한 제1 및 제2 액티브 패턴들 사이에는 상기 제2 트렌치가 구비되고, 서로 인접한 2개의 상기 제2 액티브 패턴들 사이에는 상기 제3 트렌치가 구비되는 액티브 패턴 구조물.
  6. 제5항에 있어서, 상기 액티브 패턴 어레이에서 볼 때, 상기 제1 트렌치를 기준으로, 상기 제1 트렌치의 상기 제2 방향의 양 측으로 각각 제2 트렌치 및 제3 트렌치가 순서대로 배치되는 액티브 패턴 구조물.
  7. 제5항에 있어서, 상기 제1 트렌치는 제1 폭 및 제1 깊이를 갖고, 상기 제2 트렌치는 상기 제1 폭보다 넓은 제2 폭과 상기 제1 깊이보다 깊은 제2 깊이를 갖고, 상기 제3 트렌치는 상기 제2 폭보다 넓은 제3 폭과 상기 제2 깊이보다 깊은 제3 깊이를 갖는 액티브 패턴 구조물.
  8. 제1항에 있어서, 상기 제1 액티브 패턴의 양 측벽의 높이는 서로 다르고, 상기 제2 액티브 패턴의 양 측벽의 높이는 서로 다른 액티브 패턴 구조물.
  9. 제1항에 있어서, 상기 제1 및 제2 액티브 패턴들의 선폭은 서로 동일한 액티브 패턴 구조물.
  10. 기판 상에 형성되고, 제1 방향으로 연장되는 복수의 제1 및 제2 액티브 패턴들을 포함하고, 상기 제1 및 제2 액티브 패턴들 사이에는 서로 다른 폭을 갖는 제1 트렌치, 제2 트렌치 및 제3 트렌치가 정의되는 액티브 패턴 어레이;
    상기 제1, 제2 및 제3 트렌치들 내부에 각각 구비되는 제1, 제2 및 제3 소자 분리 패턴;
    상기 액티브 패턴 어레이 및 제1 내지 제3 소자 분리 패턴 상에 구비되는 트랜지스터를 포함하고,
    상기 서로 인접한 2개의 상기 제1 액티브 패턴들 사이에는 제1 트렌치가 구비되고, 서로 인접한 제1 및 제2 액티브 패턴들 사이에는 제2 트렌치가 구비되고, 서로 인접한 2개의 상기 제2 액티브 패턴들 사이에는 제3 트렌치가 구비되는 반도체 소자.
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