JP2004241586A

JP2004241586A - 半導体装置の製造方法

Info

Publication number: JP2004241586A
Application number: JP2003028773A
Authority: JP
Inventors: Tatsuya Otsuka; 達也大塚
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2003-02-05
Filing date: 2003-02-05
Publication date: 2004-08-26

Abstract

【課題】マイクロローディング効果を用いてシリコン基板をエッチングしても、パターンの密な部分と、疎な部分とで充分なトレンチの深さの差が付かないという問題がある。
【解決手段】マイクロローディング効果によって基板をエッチングするためのハードマスクを形成し、半導体基板とエッチングの選択比が大きく取れるエッチング方法を用いて、容易に深さの異なるトレンチを形成することができる。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より詳しくは、シャロートレンチアイソレーションにおいて、深さの異なるトレンチを形成する方法に関するものである。
【０００２】
【従来の技術】
従来の半導体装置の製造方法においては、半導体基板を酸化雰囲気中で加熱し、熱酸化膜を形成して素子分離を行なってきた。例えば、ロコス（ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ：ＬＯＣＯＳ）法と呼称される素子分離方法は、長期にわたり広汎に用いられてきた。しかし、近年の素子の微細化に伴い浅い溝（以下、トレンチ）を絶縁物で埋め込むことによって形成されるシャロートレンチアイソレーション（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ：ＳＴＩ）が用いられるようになってきた。シャロートレンチアイソレーションは、まず半導体基板にトレンチを形成し、次にそれを絶縁物で埋め込み平坦化することで形成される。従って、シャロートレンチアイソレーションで素子分離を行なう場合は、まず、半導体基板にトレンチを形成する必要がある。
【０００３】
通常、フォトリソグラフィ法とエッチング法においては、レジストパターンを形成し、そのレジストパターンをマスクにしてエッチングを行なっている。しかしながら、基板にトレンチを形成するような厳しい条件のエッチングにおいては、レジストパターン自体が脆弱であり、単独ではマスクとして使用できない場合もある。そこで、窒化膜や酸化膜といった、所謂ハードマスクと呼称されるエッチングマスクが用いられている。
【０００４】
これらのハードマスクも、従来のとおりにフォトリソグラフィ法とエッチング法によってパターニングする必要がある。そして、ハードマスクの上にレジストを残したまま、もしくは除去後に、そのハードマスクを用いて半導体基板にトレンチを形成する。そして、トレンチ形成後に、ＣＶＤ法等により、絶縁物、例えば酸化シリコン膜等で、そのトレンチを埋め込み、更に化学的機械研磨法（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ：ＣＭＰ）で、基板表面を平坦化することでシャロートレンチアイソレーションを実現できる。
【０００５】
この様にして形成されるシャロートレンチアイソレーションにおいて、同一基板上に形成するチップ内で、特定領域のみトレンチの深さを変えて、シャロートレンチアイソレーションを行ないたいという要求がある。例えば、フラッシュメモリ等では、メモリセルの密集したコア部ではトレンチを浅く、パターンの疎な周辺部では、トレンチを深くしたいという要求がある。その理由は、コア部では、それ程耐圧は高くなくてもよいが、周辺部では、より高い耐圧が要求されるからである。シャロートレンチアイソレーションでは、トレンチの深さが深いほど耐圧が高い。従って、周辺部では充分な耐圧を保つため、トレンチを深くしなければならない。
【０００６】
そこで、コア部でもトレンチの深さを周辺部と同じ深さにすることが考えられる。しかし、コア部でのトレンチは開口幅が狭いため、底面に対する高さの比率であるアスペクト比が高く、後工程のＣＶＤ法で充分に絶縁物の埋め込みができず、シームやボイドといった欠陥が生じてしまう。この様な欠陥は、極端な耐圧の劣化を招くため、シャロートレンチアイソレーションにおいては致命的である。
【０００７】
その様な劣化を防ぐために、コア部と周辺部とで各々２回のフォトリソグラフィ法とエッチング法を行なって、各々深さの異なるトレンチを形成することも考えられる。しかし、工程が増えてコストが高くなるという問題がある。
【０００８】
そのため、コア部と周辺部でトレンチの深さを変える方法として、半導体基板をエッチングする際に、マイクロローディング効果を利用する方法があった。マイクロローディング効果とは、基板等をエッチングする際に、エッチングマスクの開口幅が広い所ではエッチングが早く進行し、逆にエッチングマスクの開口幅が狭い所ではエッチングが遅く進行する効果のことである。
【０００９】
マイクロローディング効果は、開口幅が広いほどエッチング材料（エッチャント）が入りやすいため、エッチング材料が多く供給されエッチングが速く進行し、開口幅が狭いほどエッチング材料が入りにくく、エッチング材料が少ししか供給されずエッチングが遅く進行する原理に基づいている。この効果を用いれば、コア部では、トレンチ形成用のマスクの開口幅を狭くして、周辺部では逆にマスクの開口幅を広くすればよい。この様な方法によって、１回のフォトリソグラフィ法とエッチング法で浅いトレンチと深いトレンチが同時に形成できる（例えば、特許文献１参照。）。
【００１０】
また、透過率分布の異なる特殊なフォトマスクを用いてフォトリソグラフィを行なって、形成したレジストパターンに厚さの差を生成し、１回のエッチングによって、レジストの薄い所には深いトレンチを形成し、厚い所には浅いトレンチを形成する方法もあった（例えば、特許文献２参照。）。
【００１１】
【特許文献１】
特開平６−２９１１７８号公報（第２−９頁、第１図）
【００１２】
【特許文献２】
特開平１１−２８８９２４号公報（第２−４頁、第１図）
【００１３】
【発明が解決しようとする課題】
しかしながら、特開平６−２９１１７８号公報のようにマイクロローディング効果を用いてシリコン基板をエッチングしても、パターンの密な部分と、疎な部分とで充分なトレンチの深さの差が付かないという問題がある。フラッシュメモリ等に適用した場合、パターンの密な部分と、疎な部分でのトレンチの深さの差は僅少である。全体的にトレンチが深く形成されてしまうと、密な部分では絶縁物でトレンチを埋め込むのが難しい。また、全体的にトレンチが浅く形成されてしまうと、疎な部分では充分な耐圧が得られない。従って、トレンチの深さに差を付けるための制御が難しい。
【００１４】
また、特開平１１−２８８９２４号公報に記載されている、透過率分布の異なるマスクを用いる方法では、そのマスクをどの様に作成するのかについての開示がない。
【００１５】
そこで、本発明の目的は、マイクロローディング効果を利用して、簡便な方法でハードマスクを作成し、そのマスクによって、パターンの密な部分と疎な部分とで、トレンチの深さの差を充分に大きくとれる半導体装置の製造方法を提供することにある。
【００１６】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、半導体基板上に、第１のエッチング方法に対し基板よりもエッチング速度が遅い第１の膜を形成する第１の工程と、第１の膜上にパターン密度が密な領域と、それよりパターン密度が疎な領域とを含む所定のパターンを形成する第２の工程と、パターン密度が密な領域よりパターン密度が疎な領域でエッチング速度が早い第２のエッチング方法により、パターンをマスクに、第１の膜をエッチングして、パターン密度が密な領域に第１の膜を残し、パターン密度が疎な領域に第１の膜を、パターン密度が密な領域より薄く残すか、もしくは除去する第３の工程と、第１のエッチング方法によりパターンをマスクに、もしくはパターンを除去した後に、第１の膜及び半導体基板とをエッチングして、半導体基板にパターンに対応するトレンチを、パターン密度の密な領域よりパターン密度の疎な領域が深くなるように形成する第４の工程とを有することを特徴とする半導体装置の製造方法にある。
【００１７】
この様な、半導体装置の製造方法によれば、第１の膜をマイクロローディング効果によって加工してハードマスクを形成するようにしたので、半導体基板とエッチングの選択比が大きく取れるエッチング方法を用いて、深さの異なるトレンチを容易に形成することができる。
【００１８】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、本発明の保護範囲は、以下の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００１９】
（第１の実施の形態）
図１は、本発明の第１の実施の形態例を説明するための工程断面図である。図１（１）において、半導体基板、例えばシリコン基板１上にシリコンとのエッチングの選択比が大きい膜、例えばシリコン窒化膜又はシリコン酸化膜、好ましくはシリコン酸化膜２を厚さＤ０形成し、更にその上にマスクパターン、例えばフォトリソグラフィ法によって加工されたレジストパターン３を形成した断面を示している。また、レジストパターン３は、パターン密度の密な領域Ａと、パターン密度が疎な領域Ｂとに分かれている。レジストパターン３は幅（ライン）がＬ１であり、この幅は領域Ａ、Ｂにおいて共通であることを前提に説明を行なう。
しかしながら領域に関わらず、レジストパターンの幅（ライン）は異なっていてもよい。各レジストパターン３の間隔（スペース）は、領域Ａにおいては間隔Ｓ１とし、領域Ｂにおいては、間隔Ｓ２とする。間隔Ｓ１とＳ２との関係は、Ｓ１よりもＳ２の方が広いこととする。また領域Ａ、Ｂの開口幅（スペース）も説明を容易にするためＳ１、Ｓ２に限定したが、実際にはこれらに限るものではない。
【００２０】
まず、最初の工程について説明する。図１（２）は、レジストパターン３をマスクに誘導結合型エッチング装置等を使用して、シリコン酸化膜２をエッチングした後の断面を示している。具体的なエッチング条件としては、例えば圧力１０ｍＴｏｒｒ、最高ＲＦパワー９００Ｗ、最低ＲＦパワー１５０Ｗ、四フッ化炭素とアルゴンの流量比が４０／２００ｓｃｃｍなる条件である。ここで、上記したマイクロローディング効果によって、パターンの密な領域Ａでは、シリコン酸化膜２のエッチングは遅く進行し、パターンの疎な領域Ｂでは、シリコン酸化膜２のエッチングは速く進行する。
図中、Ｄ１は領域Ａに残存したシリコン酸化膜の膜厚を示し、Ｄ２は領域Ｂに残存したシリコン酸化膜の膜厚を示している。上記した、マイクロローディング効果によって、厚さＤ１の方が、厚さＤ２よりも厚く残存している。
【００２１】
図１（３）に示すとおり、領域Ａでは、残存するシリコン酸化膜が膜厚Ｄ１よりも薄い膜厚Ｄ３として残存し、領域Ｂではシリコン酸化膜が完全に、即ち当初の膜厚Ｄ０分除去されていてもよい。また、領域Ｂ内の特定領域でばらつき等により、エッチングが過剰に進行し（オーバーエッチング）、図示はしないが、基板が若干エッチングされていても問題はない。
【００２２】
次の工程については、図１（２）の状態の基板をエッチングする場合と、図１（３）の状態の基板をエッチングする場合に分けて説明する。本工程においては、シリコン基板１のエッチング速度が速く進行し、シリコン酸化膜２のエッチング速度が遅いエッチング方法を用いてエッチングを行なう。この様に、エッチング速度に差を付けるためには、エッチング対象物との選択比が重要である。本実施の形態例では、基板のエッチング条件が、シリコン酸化膜に対し、少なくとも２以上の選択比を有していることが必要である。具体的なエッチング方法としては、例えば、マグネトロンエッチング装置を用いて、圧力７０ｍＴｏｒｒ、ＲＦパワー７００Ｗ、臭化水素と塩素との流量比が４０／１０ｓｃｃｍなる条件でエッチングを行なう。この条件でエッチングを行なうと、シリコン基板のエッチング速度は、３５００Å／ｍｉｎと速いのに対し、シリコン酸化膜のエッチング速度は、９００Å／ｍｉｎと遅い。更に、エッチングの終点を時間制御できる様にマイクロローディング効果を有しない。
【００２３】
まず図１（２）の状態の基板をエッチングする場合から説明する。図１（２）において、領域Ａに残存していた厚さＤ１のシリコン酸化膜２は、完全に除去される。また、領域Ｂに残存していた厚さＤ２のシリコン酸化膜２は、完全に除去されて基板１が露出し、速い速度で基板１のエッチングが開始される。
【００２４】
図１（４）は、上記した領域Ａ、Ｂをエッチングした結果を表している。図１（４）に示すとおり、領域Ａではシリコン酸化膜２は、厚さＤ０分が完全にエッチング除去され基板が露出した状態になる。また、領域Ｂにおいては、まず薄く残存していた厚さＤ２のシリコン酸化膜がエッチング除去されて、シリコン基板１のエッチングが速い速度で開始され、基板が深さＤ５だけエッチングされている。これは、領域Ａ、Ｂに各々残存していたシリコン酸化膜２の膜厚の差と、シリコン基板のエッチングとシリコン酸化膜のエッチングの速度差によるものである。領域Ｂの厚さＤ２の薄いシリコン酸化膜２が、領域Ａに残存していたシリコン酸化膜２の膜厚Ｄ１よりも薄いために、領域Ｂのシリコン酸化膜が先にエッチング除去される。従って、領域Ａでまだシリコン酸化膜のエッチングを遅い速度で行なっている間に、領域Ｂではシリコン基板１のエッチングが速い速度で開始される。その結果、領域Ｂではシリコン基板１のエッチングが、深さＤ５程度まで進行する。
【００２５】
次に、図１（３）の状態の基板をエッチングする場合について、領域Ａ、Ｂに分けて説明する。まず、図１（３）の領域Ａにおいては、薄く残存していたシリコン酸化膜Ｄ３は、完全にエッチング除去されて、図１（４）の領域Ａに示すとおり、シリコン基板が露出する。また、図１（３）の領域Ｂにおいては、既にシリコン基板１が露出しているので、シリコン基板のエッチングが速い速度で開始される。その結果図１（４）の領域Ｂに示すとおり、深さＤ５程度まで基板がエッチングされる。
【００２６】
更に、図１（４）の状態の基板を、上記したエッチング方法、即ちシリコン基板１のエッチンク速度が速く進行し、シリコン酸化膜２のエッチング速度が遅いエッチング方法を用いてエッチングを継続した結果を図１（５）に示す。この図においても、領域Ａ、Ｂに分けて説明する。
【００２７】
領域Ａにおいては、基板が露出した時点からエッチングが継続され、深さＤ７のトレンチが形成される。また、領域Ｂにおいては領域Ａよりも深い深さＤ８のトレンチが形成される。この結果、深さＸだけ深さの異なる２種類のトレンチを同時に形成することができる。
【００２８】
図２は、第１の実施の形態の変形例を説明するための図である。図１と共通の部分には、同一の符号を用いている。まず、図２（１）は、図１（２）と同一の構造を示している。即ち、シリコン基板１上に、シリコン酸化膜２が形成され、レジストパターン３をマスクにして、マイクロローディング効果を利用したエッチングが完了した状態を示している。パターンの密な領域Ａには膜厚Ｄ１、パターンの疎な領域Ｂには膜厚Ｄ２のシリコン酸化膜が残存し、Ｄ１の方が、Ｄ２よりも厚い関係を有している。
【００２９】
次に、図２（２）に示すとおり、レジストパターン３を除去する。この状態の基板を、上記したエッチング方法、即ちシリコン基板１のエッチンク速度が速く進行し、シリコン酸化膜２のエッチング速度が遅いエッチング方法を用いてエッチングを行なう。
【００３０】
すると、図２（３）に示すとおり、領域Ａには深さＤ７のトレンチが形成され、領域Ｂには深さＤ８のトレンチが形成される。当然のことながら、本来レジストパターン３が形成されていたシリコン酸化膜もエッチングされてその厚さはＤ１０まで薄くなる。
【００３１】
また同様に、図１（３）と同一な構造であっても、レジストパターン３を除去した上で、シリコン基板１のエッチンク速度が速く進行し、シリコン酸化膜２のエッチング速度が遅いエッチング方法を用いてエッチングを行なうことで深さの異なるトレンチを形成することができる。
【００３２】
この様に、エッチングマスクとなるシリコン酸化膜をマイクロローディング効果によって加工し、さらにシリコン基板とシリコン酸化膜とをエッチングする際の選択比を大きく取れる条件のエッチング方法を用いてトレンチを形成するので、パターン密度の密な領域と、疎な領域とで、各々深さの異なるトレンチを形成できる。
【００３３】
図３は、異なる深さのトレンチを有する基板に、シャロートレンチアイソレーションを形成する方法を示した工程断面図である。図３（１）は、深さの異なるトレンチＴ１とＴ２が形成された構造を示している。図３（２）に示すとおり、基板上にプラズマＣＶＤ法等によって、絶縁物４、例えばシリコン酸化膜を形成し、トレンチＴ１とＴ２とを埋め込む。その後、図３（３）に示すとおり、化学的機械研磨法等で平坦化する。この様にして、深さの異なるシャロートレンチアイソレーション領域Ｔ３、Ｔ４が形成される。
【００３４】
（第２の実施の形態）
図４は、本発明の第２の実施の形態例を説明するための工程断面図である。第１の実施の形態例で、酸化膜単層でハードマスクを作成する例について説明した。しかしながら、図３で説明したようなシャロートレンチアイソレーションでは、化学的機械研磨法のストッパがないため、化学的機械研磨法の終点を検出することが難しかった。そこで、本実施の形態例においては、シャロートレンチアイソレーションにおいて、化学的機械研磨法での終点を、容易に検出できる半導体装置の製造方法について説明する。
【００３５】
図４は本発明の第２の実施の形態例を示す工程断面図である。第１の実施の形態例と同一部分には、同一の符号を付与する。
【００３６】
図４（１）は、半導体基板、例えばシリコン基板１上に、第１のエッチング方法を用いてエッチングを行なうと、基板よりもエッチング速度が遅い第１の膜、例えばシリコン酸化膜２を厚さＤ０形成し、更に、第２のエッチング方法でエッチングを行なうと、第１の膜よりもエッチング速度が速く且つ第１の膜もエッチング可能な、第２の膜、例えばシリコン窒化膜５を厚さＥ０形成した所を示すものである。更にその上には、パターン密度が密な領域とパターン密度が疎な領域とを有するマスクパターン、例えばレジストパターン３が形成されている。また、レジストパターン３の幅（ライン）や、間隔（スペース）は、第１の実施の形態例と同様である。
【００３７】
図４（２）及び（３）は、第１の実施の形態例で説明した、レジストパターン３をマスクに誘導結合型エッチング装置等を使用して、シリコン窒化膜５、シリコン酸化膜２を順次エッチングした後の断面を示している。具体的なエッチング条件は、例えば圧力１０ｍＴｏｒｒ、最高ＲＦパワー９００Ｗ、最低ＲＦパワー１５０Ｗ、四フッ化炭素とアルゴンの流量比が４０／２００ｓｃｃｍなる条件である。この条件でエッチングすると、領域Ａ、Ｂ共に、Ｅ０分のシリコン窒化膜５はエッチング除去される。
【００３８】
次に、第１の実施の形態例と同様に、図４（２）に示すとおり領域Ａでは、膜厚Ｄ１のシリコン酸化膜が残置し、領域Ｂでは、領域Ａより薄い膜厚Ｄ２のシリコン酸化膜が残置する。これは、第１の実施の形態例で述べたとおり、マイクロローディング効果によるものである。
【００３９】
また、図４（３）に示すとおり、領域Ａには、膜厚Ｄ１より薄い膜厚Ｄ３のシリコン酸化膜が残置し、領域Ｂには、シリコン酸化膜が全て除去されるか、若干過剰にエッチングされていても良い。
【００４０】
ここで、第１のエッチング方法、例えば、マグネトロンエッチング装置を用いて、圧力７０ｍＴｏｒｒ、ＲＦパワー７００Ｗ、臭化水素と塩素との流量比が４０／１０ｓｃｃｍなる条件でエッチングを行なう。すると、図４（４）の様に領域Ａでは、シリコン基板１が露出し、領域Ｂでは、シリコン基板のエッチングが開始され、深さＤ５程度に基板がエッチングされる。更にエッチングを継続すると図４（５）の様に領域Ａでは、深さＤ７のトレンチが形成され、領域Ｂでは、深さＤ８のトレンチが形成される。その結果、領域Ｂのトレンチ深さＤ８の方が領域Ａのトレンチ深さＤ７に比較して、Ｙだけ深さの深いトレンチが形成される。
【００４１】
この様にして、シリコン酸化膜上にシリコン窒化膜を形成しても、第１の実施の形態例と同様に、深さの異なるトレンチを形成できる。
【００４２】
次に、これら深さの異なるトレンチを絶縁物で埋め込んでシャロートレンチアイソレーションを形成する工程を説明する。
【００４３】
図５は、シリコン窒化膜を化学的機械研磨法でのストッパとして、シャロートレンチアイソレーションを形成する方法を示した工程断面図である。まず、図５（１）に示すとおり、深さの異なるトレンチＴ３、Ｔ４が形成されたシリコン基板から、レジストパターン３を除去する。そして、図５（２）に示すとおり、シリコン基板上に絶縁物４、例えばシリコン酸化膜を、プラズマＣＶＤ等によって形成し、深さの異なるトレンチＴ３、Ｔ４を完全に埋め込む。次に、化学的機械研磨法によって、平坦化を行なうが、プラズマＣＶＤ等で形成したシリコン酸化膜と、シリコン窒化膜４とは研磨の速度が異なり、シリコン窒化膜の方がシリコン酸化膜よりも削られにくい。従って、シリコン窒化膜が露出した後は、研磨の速度が遅くなるため、何らかの方法で研磨速度をモニタすることによって、終点の検出が容易となる。よって、図５（３）に示すとおり、シリコン窒化膜５が露出した時点で、研磨を終了させることができる。この様にして、深さの異なるシャロートレンチアイソレーション領域Ｔ５、Ｔ６が形成される。
【００４４】
以上、実施の形態例をまとめると以下の付記の通りである。
【００４５】
（付記１）半導体装置の製造方法であって、
半導体基板上に、第１のエッチング方法に対し当該基板よりもエッチング速度が遅い第１の膜を形成する第１の工程と、
前記第１の膜上にパターン密度が密な領域と、それよりパターン密度が疎な領域とを含む所定のパターンを形成する第２の工程と、
前記パターン密度が密な領域より前記パターン密度が疎な領域でエッチング速度が早い第２のエッチング方法により、前記パターンをマスクに、前記第１の膜をエッチングして、前記パターン密度が密な領域に前記第１の膜を残し、前記パターン密度が疎な領域に前記第１の膜を、前記パターン密度が密な領域より薄く残すか、もしくは除去する第３の工程と、
前記第１のエッチング方法により前記パターンをマスクに、もしくは前記パターンを除去した後に、前記第１の膜及び前記半導体基板とをエッチングして、当該半導体基板に前記パターンに対応するトレンチを、前記パターン密度の密な領域より前記パターン密度の疎な領域が深くなるように形成する第４の工程とを有することを特徴とする半導体装置の製造方法。
【００４６】
（付記２）付記１において、
前記半導体基板が、シリコン基板であり、前記第１の膜がシリコン酸化膜又はシリコン窒化膜であることを特徴とする半導体装置の製造方法。
【００４７】
（付記３）付記１において、
更に、前記１の工程後に、第２のエッチング方法に対し、前記第１の膜と共にエッチング可能な、第２の膜を形成し、前記第４の工程後に、前記トレンチの形成された前記半導体基板上に、絶縁物を形成して該トレンチを埋め込む工程と、その後、前記半導体基板の表面の前記絶縁膜を、前記第２の膜を終点として該絶縁物を除去して平坦化する工程とを有することを特徴とする半導体装置の製造方法。
【００４８】
（付記４）付記３において、
前記第１の膜がシリコン酸化膜であり、前記第２の膜がシリコン窒化膜であることを特徴とする半導体装置の製造方法。
【００４９】
（付記５）付記１において、
更に、前記トレンチの形成された前記半導体基板上に、絶縁物を形成して該トレンチを埋め込む工程と、
その後、前記半導体基板の表面の前記絶縁物を除去して平坦化する工程と、を有することを特徴とする半導体装置の製造方法。
【００５０】
（付記６）付記１において、
前記第１のエッチング方法における前記基板のエッチング条件が、前記第１の膜に対する選択比が２以上を有するプラズマ条件であることを特徴とする半導体装置の製造方法。
【００５１】
【発明の効果】
以上、本発明によれば、マイクロローディング効果を利用して、簡便な方法でハードマスクを作成し、そのマスクによって、パターンの密な部分と疎な部分とで、トレンチの深さの差を充分に大きくとれるという顕著な効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態例を説明するための工程断面図である。
【図２】第１の実施の形態の変形例を説明するための図である。
【図３】異なる深さのトレンチを有する基板に、シャロートレンチアイソレーションを形成する方法を示した工程断面図である。
【図４】本発明の第２の実施の形態例を説明するための工程断面図である。
【図５】シリコン窒化膜を化学的機械研磨法でのストッパとして、シャロートレンチアイソレーションを形成する方法を示した工程断面図である。
【符号の説明】
１半導体基板
２シリコン酸化膜
３レジストパターン
４絶縁物
５シリコン窒化膜

Claims

半導体基板上に、第１のエッチング方法に対し当該基板よりもエッチング速度が遅い第１の膜を形成する第１の工程と、
前記第１の膜上にパターン密度が密な領域と、それよりパターン密度が疎な領域とを含む所定のパターンを形成する第２の工程と、
前記パターン密度が密な領域より前記パターン密度が疎な領域でエッチング速度が早い第２のエッチング方法により、前記パターンをマスクに、前記第１の膜をエッチングして、前記パターン密度が密な領域に前記第１の膜を残し、前記パターン密度が疎な領域に前記第１の膜を、前記パターン密度が密な領域より薄く残すか、もしくは除去する第３の工程と、
前記第１のエッチング方法により前記パターンをマスクに、もしくは前記パターンを除去した後に、前記第１の膜及び前記半導体基板とをエッチングして、当該半導体基板に前記パターンに対応するトレンチを、前記パターン密度の密な領域より前記パターン密度の疎な領域が深くなるように形成する第４の工程とを有することを特徴とする半導体装置の製造方法。
請求項１において、
前記半導体基板が、シリコン基板であり、前記第１の膜がシリコン酸化膜又はシリコン窒化膜であることを特徴とする半導体装置の製造方法。
請求項１において、
更に、前記１の工程後に、第２のエッチング方法に対し、前記第１の膜と共にエッチング可能な、第２の膜を形成し、前記第４の工程後に、前記トレンチの形成された前記半導体基板上に、絶縁物を形成して該トレンチを埋め込む工程と、その後、前記半導体基板の表面の前記絶縁膜を、前記第２の膜を終点として該絶縁物を除去して平坦化する工程とを有することを特徴とする半導体装置の製造方法。
請求項３において、
前記第１の膜がシリコン酸化膜であり、前記第２の膜がシリコン窒化膜であることを特徴とする半導体装置の製造方法。
請求項１において、
更に、前記トレンチの形成された前記半導体基板上に、絶縁物を形成して該トレンチを埋め込む工程と、
その後、前記半導体基板の表面の前記絶縁物を除去して平坦化する工程と、を有することを特徴とする半導体装置の製造方法。