KR100555366B1 - 폴리실리콘 에칭 방법 및 반도체 메모리 제조 방법 - Google Patents

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Abstract

폴리실리콘층의 이방성 형상을 유지하며, 하지 절연막은 에칭되지 않도록 남겨지면서, 폴리실리콘층이 패터닝된 후 폴리실리콘층으로 덮인 단차의 측벽들 상에 잔류된 폴리실리콘 잔류물들을 완전히 제거할 수 있는 폴리실리콘 에칭 방법이 제공된다. 폴리실리콘층이 기판의 일 주면 상에 피착된 후, 단차를 덮고, 레지스트층은 상기 단차 상에서 폴리실리콘층 상에 형성된다. 레지스트층을 마스크로서 사용함으로써, 플라즈마 에칭 처리가 수행되어 폴리실리콘층을 패터닝하여, 게이트 전극 폴리실리콘층을 형성한다. 제1 단계에서, 폴리실리콘층은, 폴리실리콘 스페이서 잔류물들이 단차의 측벽들 상에 나타날 때까지 HBr 및 Cl2를 이용하여 에칭되고, 제2 단계에서 폴리실리콘 잔류물들은 5mTorr 내지 10mTorr의 압력에서 HBr을 사용하여 제거된다.

Description

폴리실리콘 에칭 방법 및 반도체 메모리 제조 방법{POLYSILICON ETCHING METHOD AND SEMICONDUCTOR MEMORY MANUFACTURING METHOD}
도 1은 본 발명의 실시예에 따른 EEPROM 제조 방법의 폴리실리콘층 형성 처리를 도시하는 단면도이다.
도 2는 도 1의 처리에 이어지는 레지스트층 형성 처리를 도시하는 단면도이다.
도 3은 도 2의 처리에 이어지는 제1 에칭 처리를 도시하는 단면도이다.
도 4는 도 3의 처리에 이어지는 제2 에칭 처리를 도시하는 단면도이다.
도 5는 주변 회로 영역에서의 레지스트층 형성 처리를 도시하는 단면도이다.
도 6은 도 5의 처리에 이어지는 제1 에칭 처리를 도시하는 단면도이다.
도 7은 도 6의 처리에 이어지는 제2 에칭 처리를 도시하는 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 반도체 기판 12a, 12b, 12A, 12B : 게이트 절연막
12 : 절연막 14A, 14B : 전극층
14S : 폴리실리콘 16a ~ 16f : 폴리실리콘 스페이서 잔류물
18A, 18B, 18S : 레지스트층
본 발명은 2002년 9월 27일에 출원된 일본 특허 출원 제2002-284566호에 기초하고, 이것의 우선권을 주장하며, 그 전체 내용이 여기서 참조용으로 사용되었다.
본 발명은 다층 게이트 전극 구조 또는 스택 커패시터 전극 구조를 가지는 반도체 메모리와 같은 반도체 장치의 제작시 사용에 적합한 폴리실리콘 에칭 방법에 관한 것이다.
다층 게이트 전극 구조를 가지는 반도체 메모리로서, 전기적으로 소거 및 프로그램 가능한 리드 온리 메모리(EEPROM)들과 플래시 메모리들이 공지되어 있다. 스택 커패시터 전극 구조를 가지는 반도체 메모리들로서 다이나믹 랜덤 액세스 메모리(DRAM)들이 공지되어 있다. 이들 메모리의 제조 과정 동안, 약 0.3㎛의 수직 측벽을 가지는 단차를 덮도록 피착된 폴리실리콘층을 정밀하게 에칭하고 패터닝하는 것이 요구된다.
이러한 요구를 만족시키는 종래의 폴리실리콘 에칭 방법에서, 고밀도 플라즈마 에칭 처리는 제1 및 제2 단계로 구분된다. 제1 단계에서, 폴리실리콘층은 2 mTorr ~ 8 mTorr의 저압에서 HBr, Cl2, 및 O2의 혼합 가스를 사용하여 선택적으로 에칭된다. 제2 단계에서, 20 mTorr ~ 40 mTorr의 고압에서 HBr 및 O2의 혼합 가스를 이용하여 폴리실리콘 잔류물들이 에칭된다(이 방법을 제1 종래 방법이라 칭한다. 예컨대, 일본 특허 제2,822,952호 참조).
다른 종래의 폴리실리콘 에칭 방법에서, 폴리실리콘층은 HBr, Ar 및 O2의 혼합 가스를 이용하여 반응성 이온 에칭(RIE)에 의하여 선택적으로 에칭된다(이 방법을 제2 종래 방법이라 칭한다. 예컨대, 일본 특허 제3,088,178호 참조).
또다른 종래의 폴리실리콘 에칭 방법에서, 제1 이방성 에칭 단계에서 폴리실리콘층은 CCl4 및 He의 혼합 가스를 이용하여 선택적으로 에칭되고, 제2 이방성 에칭 단계에서 에칭 잔류물들이 CCl4, He 및 SF6의 혼합 가스를 사용하여 플라즈마 산란 현상을 이용하여 제거된다(이 방법을 제3 종래 방법이라 칭한다. 예컨대, 일본 특허 제2,574,045호 참조).
제3 종래 방법에 따르면, 등방성 에칭이 플라즈마 산란 현상에 의하여 진행하므로, 폴리실리콘층과 하지의 막 간의 계면에서 노칭(notching)이라 불리는 이상 형상이 형성된다. 제2 종래 방법에 따르면, Ar 이온들이 폴리실리콘층의 측벽들 상의 피착막의 형성을 억제하므로, 폴리실리콘층이 사이드 에칭(언더컷)을 받기 쉬워서, 치수 정밀도가 낮아지게 된다.
제1 종래 방법은 제2 및 제3 종래 방법들의 문제점을 해결할 수 있다. 그러나, 인접한 레지스트층들 간의 스페이스가 약 0.4㎛로 좁아지면, 높이 0.3㎛의 단차의 측벽들 상에 잔류하는 폴리실리콘 잔류물들은 HBr 및 O2의 혼합가스를 사용하는 오버 에칭에 의하여 완전히 제거될 수 없다.
본 발명의 목적은, 폴리실리콘층의 이방성 형상은 유지되며, 하지 절연막이 에칭되지 않도록 남겨지면서, 플라즈마 에칭에 의하여 폴리실리콘층이 패터닝된 후 폴리실리콘층으로 덮인 단차의 측벽들 상에 잔류하는 폴리실리콘 잔류물들을 완전히 제거할 수 있는 신규한 폴리실리콘 에칭 방법을 제공하는 것이다.
본 발명의 일 태양에 따르면, 단차를 가지는 절연막이 기판의 일 주면 상에 형성되고, 상기 단차를 덮고 상기 절연막 상에 폴리실리콘층이 피착된 반도체 기판을 준비하는 단계;
상기 폴리실리콘층 상에, 상기 단차의 측벽들의 적어도 일부를 덮지 않는 소정의 패턴을 가지는 레지스트층을 형성하는 단계;
상기 폴리실리콘층을 상기 레지스트층에 대응하는 패턴을 가지도록 잔류시키고, 상기 단차의 측벽들 상에 상기 폴리실리콘층의 일부로 형성된 폴리실리콘 잔류물들을 잔류시키도록, 상기 레지스트층을 마스크로 하고, HBr 및 Cl2의 혼합 가스를 사용하여, 상기 폴리실리콘층을 에칭하는 제1 플라즈마 에칭 처리를 수행하는 단계; 및
상기 레지스트층을 마스크로 하고, HBr 단독의 가스를 사용하여, 상기 폴리실리콘 잔류물들을 제거하는 제2 플라즈마 에칭 처리를 수행하는 단계를 구비하는 폴리실리콘 에칭 방법을 제공한다.
상기 폴리실리콘 에칭 방법으로, 대부분의 폴리실리콘층이 HBr과 Cl2의 혼합 가스를 이용하는 제1 플라즈마 에칭 처리에 의하여 에칭되고, 폴리실리콘 잔류물들이 단차의 측벽들 상에 잔류된다. 제1 플라즈마 에칭 처리에서, 실리콘 산화막 과 같은 하지 절연막에 대한 에칭 선택비가 높은 HBr과, 에칭 속도가 높은 Cl2의 혼합 가스가 에칭 가스로서 사용된다. 하지 절연막의 손상을 억제하면서, 고 스루풋의 에칭을 수행할 수 있다.
HBr 단독의 가스를 사용하는 제2 플라즈마 에칭 처리는 단차의 측벽들로부터 폴리실리콘 잔류물들을 제거한다. 제2 플라즈마 에칭 처리에서, HBr의 단독 가스는 O2와 같은 첨가 가스를 사용하지 않고, 에칭 가스로서 사용된다. 수평 방향으로 마이크로 패터닝을 수행하는 것이 가능하고, 폴리실리콘 잔류물들을 완전하게 제거할 수 있다.
상기 폴리실리콘 에칭 방법에서, 상기 제2 플라즈마 에칭 처리는 5.0 mTorr 내지 10.0 mTorr 범위의 압력에서 수행되는 것이 바람직하다. 기판의 일 주면으로 입사되는 Br 이온들의 입사 방향은 불규칙적이어서, 폴리실리콘 잔류물이 쉽게 제거될 수 있다.
제2 플라즈마 에칭 처리는, 절연막에 대한 폴리실리콘층의 에칭 선택비가 20 내지 40의 범위인 조건 하에 수행되는 것이 바람직하다. 하지 절연막의 손상을 방지하고 폴리실리콘층의 이방성 형상을 유지할 수 있다. 사이드 에칭과 노칭이 억제될 수 있다. 에칭 선택비를 20 내지 40의 범위로 설정하기 위하여, 고주파(RF) 바이어스 파워가 10W 내지 20W 범위에 설정되는 것이 바람직하다.
폴리실리콘 에칭 방법에서, 제3 플라즈마 에칭 처리는 폴리실리콘 잔류물을 제거한 후에 수행될 수도 있으며, 레지스트층을 마스크로서 사용하고, HBr 또는 Cl2 및 O2의 혼합 가스를 에칭 가스로서 사용하는 오버 에칭 처리이다. 기판의 일 주면 상에 단차의 낮은 측벽들 상의 폴리실리콘 잔류물들을 제거할 수 있다.
상기와 같이, 플라즈마 에칭 처리에 의하여 단차를 덮는 폴리실리콘층의 패터닝에서, 이 처리는 제1 및 제2 단계로 구분된다. 제1 단계에서, 대부분의 폴리실리콘층은 HBr 및 Cl2의 혼합 가스를 사용하여 에칭되고, 폴리실리콘 잔류물은 단차의 측벽들 상에 남아 있다. 제2 단계에서, 폴리실리콘 잔류물들은 HBr의 단독 가스를 사용하여 단차의 측벽들에서 제거된다. 폴리실리콘 잔류는, 폴리실리콘층의 이방성 형상을 유지하고, 하지 절연막이 에칭되지 않으면서, 단차의 측벽들에서 완전히 제거될 수 있다. 인접한 레지스트층들 간의 스페이스가 약 0.3㎛ 정도로 협소해져도, 약 0.3㎛의 높이를 가지는 단차의 측벽들 상에 잔류하는 폴리실리콘 잔류물은 완전하게 제거될 수 있다.
도 1 내지 도 7은 본 발명의 실시예에 따른 EEPROM 제조 방법을 도시하는 반도체 기판의 단면도이다. 도 1 내지 도 4는 메모리 어레이 영역을 도시하는 단면도이고, 도 5 내지 도 7은 주변 회로 영역을 도시하는 단면도이다.
도 1의 공정에서, 예컨대 실리콘으로 제조된 반도체 기판(10)의 일 주면에 열산화 처리를 실시하여, 약 15nm의 두께의 실리콘 산화막으로 제조된 게이트 절연막(12a, 12b)을 형성한다. 열산화 처리에 의하여 형성된 실리콘 산화막은 이하 "열 산화막(thermally oxidized film)"이라 칭한다.
약 300nm의 두께를 가지는 폴리실리콘층이 화학적 기상 증착(CVD)에 의하여 피착되어, 상기 게이트 절연막(12a, 12b)을 덮는다. 상기 폴리실리콘층의 피착 중 또는 그 후에, 폴리실리콘층에 불순물 이온이 도핑되어, 그 도전형을 결정하고 게이트 전극으로서 사용가능할 정도로 저저항화한다. 그 후, 폴리실리콘층은 선택적 으로 열 에칭되어, 게이트 절연막(12A, 12B)을 형성한다.
레지스트층을 마스크로서 사용함으로써, 상기 폴리실리콘층은 건식 에칭되고 패터닝되어 상기 폴리실리콘층의 잔류 부분으로 형성된 게이트 전극층들(14A, 14B)을 형성한다. 이후, 열 산화 처리가 수행되어, 게이트 전극층들(14A, 14B)의 측벽들 상에 그리고 상기 기판 표면 상에 열 산화막을 형성한다. 상기 기판 표면 상에 형성된 열 산화막은 상기 게이트 절연막(12a, 12b) 보다 두꺼우며, 예컨대 약 44nm 두께이다. 열 산화 게이트 절연막(12a, 12b), 열 산화 게이트 절연막(12A, 12B), 및 전극층(14A, 14B)의 측벽과 기판 표면 상의 열 산화막을 포함하는 일체의 절연막을 이후 총칭하여 절연막(12)이라고 한다. 상기 절연막(12)은 절연막(12a), 전극층(14A), 및 절연막(12A)의 적층 구조에 의하여, 그리고 절연막(12b), 전극층(14B), 및 절연막(12B)의 적층 구조에 의하여 형성된 단차들을 가진다. 이들 적층 구조들에 의하여 형성된 단차들 보다 높이가 낮은 다른 단차들(미도시)도 존재한다.
약 300nm 두께의 폴리실리콘층(16)은 CVD에 의하여 피착되어 상기 절연막(12)을 덮는다. 이 폴리실리콘층(16)의 저항도 불순물 이온을 주입함으로써 낮아진다.
주변 회로 영역에서, 도 5에 도시된 바와 같이, 기판(10)의 일면 상에, 열 산화 게이트 절연막(12s)이 형성되고, 그 후 폴리실리콘층(14S)이 형성된다. 절연막(12s)은 게이트 절연막(12a, 12b)을 형성할 때 사용되는 열 산화 처리에 의하여 형성된다. 폴리실리콘층(14S)은 게이트 전극층들(14A, 14B)을 형성할 때 사용되는 CVD, 저저항화, 및 패터닝 처리에 의하여 형성된다. 그 후, 폴리실리콘층(16)은 또한, 도 1에 도시된 폴리실리콘층(16)을 형성할 때 사용되는 CVD 처리에 의하여 주변 영역에 형성된다.
도 2에 도시된 공정에서, 폴리실리콘층(16) 상에 소망의 게이트 전극 패턴을 가지는 레지스트층들(18A, 18B)이 포토리소그래피에 의하여 형성된다. 상기 레지스트층들(18A, 18B) 각각은 단차의 상면을 덮고, 상기 단차의 측벽들의 적어도 일부는 덮지 않는다. 상기 레지스트층들(18A, 18B) 중 하나는 도 2에 도시되지 않은 부분 이외의 부분에 단차의 측벽들을 덮을 수도 있다. 인접한 레지스트층들(18A, 18B) 간의 스페이스는 0.3㎛ 내지 0.6㎛로 설정될 수 있다.
도 5에 도시된 바와 같이, 주변 회로 영역에서, 소망의 게이트 전극 패턴을 가지는 레지스트층(18S)은 레지스트층들(18A, 18B)이 형성될 때 사용되는 포토리소그래피 처리에 의하여 형성된다. 레지스트층들(18A, 18B, 18S)의 두께들은 모두 약 2㎛이다.
도 3 및 도 4에 도시된 공정에서, 고밀도 플라즈마를 사용하는 전자 사이클로트론 공명(ECR) 플라즈마 에칭 시스템을 사용하여 플라즈마 에칭 처리를 수행한다. 도 3에 도시된 공정에서, ECR 플라즈마 에칭 시스템의 처리실에 기판(10)이 위치되고, 레지스트층들(18A, 18B)을 마스크로서 사용하여 폴리실리콘층(16)이 에칭되어 레지스트층들(18A, 18B)에 대응하는 패턴들을 가지는 게이트 전극들(16A, 16B)을 형성한다. 이 처리는 제1 플라즈마 에칭 처리이다. 제1 플라즈마 에칭 처리는, 폴리실리콘 스페이서 잔류물(16a 내지 16d)이 단차들의 측벽들 상에 남겨지는 상태에서 정지한다. 예컨대, 에칭 조건은,
가스 유량 : HBr/Cl2 = 50/50 sccm
처리실 내의 압력 : 4.0 mTorr
마이크로파 파워 : 1800W
RF 바이어스 파워 : 60W 이다.
폴리실리콘 에칭 속도는 320nm/min이 된다.
메인 에칭 처리로서 사용되는 제1 플라즈마 에칭 처리는 형상 이방성이 강하여, 단차가 수직 벽 형상 또는 순방향 테이퍼 형상을 가지도록 형성될 수 있다. 그러나, 폴리실리콘 스페이서 잔류물들(16a 내지 16d)은 단지 제1 플라즈마 에칭 처리로 제거될 수 없다. 이방성 형상을 유지하기 위하여, HBr/Cl2/O2 등의 혼합 가스가 에칭 가스로서 사용될 수도 있고, 처리실 내의 압력은 바람직하게는 1.0mTorr 내지 5.0mTorr의 범위에서 설정된다. 적절한 에칭 속도를 획득하기 위하여, 1500W 내지 2000W의 범위 내에 마이크로파 파워를 설정하고, 40W 내지 80W의 범위 내에 RF 바이어스 파워를 설정하는 것이 바람직하다.
주변 회로 영역에서, 도 6에 도시된 바와 같이, 제1 플라즈마 에칭 처리를 사용하여 마스크로서 레지스트층(18S)을 사용하여, 폴리실리콘층(16)이 선택적으로 에칭되어 게이트 전극층(16S)을 형성한다. 폴리실리콘층(14S)의 측벽들 상에, 폴리실리콘 스페이서 잔류물들(16e 내지 16f)이 남겨진다.
폴리실리콘 잔류물들(16a 내지 16d)이 제1 플라즈마 에칭 처리 동안 나타난 후, 도 4에 도시된 제2 플라즈마 에칭 처리가 수행된다. 제2 플라즈마 에칭 처리시, 폴리실리콘 스페이서 잔류물들(16a 내지 16d)이 마스크로서 레지스트층들(18A, 18B)을 사용하고, 그리고 HBr 단독의 가스를 에칭 가스로서 사용하여 단차들의 측벽들로부터 제거된다. 예컨대, 에칭 조건들은,
가스 유량 : HBr = 100 sccm
처리실 내의 압력 : 6.0 mTorr
마이크로파 파워 : 1200W
RF 바이어스 파워 : 15W 이다.
폴리실리콘 에칭 속도는 80 nm/min 내지 120 nm/min 이 된다.
제2 플라즈마 에칭 처리는 본 발명의 특징인 폴리실리콘 잔류물 제거 처리이다. HBr 단독의 가스가 에칭 가스로서 사용되고, Cl2 및 SF6과 같은 가스와 O2 및 CF4와 같은 측벽 보호막 형성용 가스는 사용되지 않는다. HBr, Cl2, 및 SF6의 3가지 가스들의 수평 에칭 속도는 Cl2 < HBr << SF6의 순으로 커진다. 수평 에칭 속도가 느리므로, Cl2는 폴리실리콘 스페이서 잔류물들(16a 내지 16d)을 제거할 수 없다. SF6는 상당히 빠른 에칭 속도를 가지므로, 사이드 에칭으로 인하여 크기가 감소될 수도 있고, 노칭이 형성될 수도 있다. HBr은 수직 에칭 속도에 부가하여 적은 수평 에칭 속도를 가지므로, 폴리실리콘 스페이서 잔류물들(16a 내지 16d)이 효과적으로 제거될 수 있다. O2와 같은 가스는 SiOx의 측벽 보호막을 형성함으로써 이방성 형상을 유지하는 데 사용된다. O2는 수평 에칭 속도가 낮아지므로, 제2 플라즈마 에칭 처리에 사용되지 않는다.
단차들의 측벽들로부터 폴리실리콘 스페이서 잔류물들(16a 내지 16d)을 완전히 제거하기 위하여, 기판 표면 상에 Br 이온들을 다소 불규칙적으로 입사하는 것이 필요하다. 이 목적으로, 처리실 내의 압력을 고밀도 플라즈마에 대한 것보다 약간 높은 5.0mTorr 내지 10.0mTorr로 설정하는 것이 바람직하다.
HBr 단독의 가스를 사용하는 제2 플라즈마 에칭 처리에서, RF 바이어스 파워가 에칭 속도를 증가시키기 위하여 높게 설정된다면, 열 산화 막에 대한 폴리실리콘층의 에칭 선택비는 10 이하가 되어, 하지의 막으로서의 열 산화막은 하지의 막에서의 홀들과 같이 손상될 수도 있다. 열 산화막에 대한 폴리실리콘층의 에칭 선택비를 약 20 내지 40으로 설정하는 것이 바람직하다. 이 목적으로, RF 바이어스 파워는 10W 내지 20W의 범위로 비교적 낮게 설정되는 것이 바람직하다.
상술된 조건들 하의 제2 플라즈마 에칭 처리로써, 폴리실리콘 스페이서 잔류물들(16a 내지 16d)이 단차들의 측벽들로부터 완전히 제거될 수 있고, 그렇지 않으면 일반적인 경우에서는 제거될 수 없다. 상술된 조건들이 마이크로 패터닝에서 이방성 형상용으로 적합하므로, 제1 플라즈마 에칭 처리가 행해진 폴리실리콘층들(16A, 16B)의 측벽들은 사이드 에칭과 같은 크기 감소가 발생되지 않는다. 그러므로, 에칭된 폴리실리콘층들(16A, 16B)과 하지 절연막(12) 간의 계면에 노칭이 형성되지 않는다.
주변 회로 영역에서, 도 7에 도시된 바와 같이, 폴리실리콘층(14S) 및 폴리실리콘 잔류물들(16e, 16f)은 레지스트층(18S)을 마스크로 사용하고, 제2 플라즈마 에칭 처리에 의하여 에칭되고 제거되어, 레지스트층(18S)에 대응하는 패턴을 가지는 폴리실리콘의 게이트 전극층(14s)을 형성한다. 게이트 전극층(14s)과 그 위에 적층된 게이트 전극층(16S)은 하나의 게이트 전극을 구성한다.
제2 플라즈마 에칭 처리후, 레지스트층들(18A, 18B, 18S)을 마스크로서 사용하여 제3 플라즈마 에칭 처리가 수행된다. 이 처리는 오버 에칭 처리이다. 예컨대, 에칭 조건들은,
가스 유량 : HBr/O2 = 100/6 sccm
처리실 내의 압력 : 2.0 mTorr
마이크로파 파워 : 1200 W
RF 바이어스 파워 : 15 W
열 산화막에 대한 폴리실리콘층의 에칭 선택비는 약 180이고, 에칭량은 약 220nm이다. 이 오버 에칭으로써, 낮은 단차 영역에서의 폴리실리콘 잔류물들을 제거할 수 있다. 제2 플라즈마 에칭이 수행되지 않고, 단지 제3 플라즈마 에칭이 수행된다면, 폴리실리콘 스페이서 잔류물들(16a 내지 16d)은 그 높이들이 낮아져도, 제거될 수 없다.
제3 플라즈마 에칭 처리에서, Cl2 및 O2의 혼합 가스는 HBr 및 O2의 혼합 가스 대신, 에칭 가스로서 사용될 수도 있다. HBr/O2의 혼합 가스 또는 Cl2/O2의 혼합 가스가 사용된다면, 하지 열 산화막에 대한 손상은 O2 유량비를 조절함으로써 보다 높은 에칭 선택비를 설정함으로써 완화될 수 있다. 예컨대, O2 가스 유량비가 약 6% 내지 40%로 설정된다면, 압력은 1.0 mTorr 내지 5.0 mTorr로 설정되고, RF 바이어스 파워는 약 10W 내지 30W로 설정된 후, 하지 열 산화막에 대한 폴리실리콘막의 에칭 선택비는 약 150 내지 200으로 설정될 수 있어서, 200nm 내지 240nm 범위에서의 오버 에칭이 가능하다.
제3 플라즈마 에칭 처리후, 도 4 및 도 7에 도시된 바와 같이, 레지스트층들(18A, 18B, 18S)은 공지된 애싱 처리 등에 의하여 제거된다.
상술된 실시예에서, ECR 플라즈마 에칭 시스템은 고밀도 플라즈마 에칭 시스템으로서 사용된다. 본 발명은 단지 여기에 한정되는 것이 아니라, 유도 결합 플라즈마(ICP) 에칭 시스템과 헬리콘파를 사용하는 플라즈마 에칭 시스템과 같은 다른 시스템도 사용될 수도 있다. 이들 에칭 시스템들은 모두 공지의 고밀도 플라즈마 에칭 시스템들이다.
본 발명은 바람직한 실시예와 함께 설명되었다. 본 발명은 상기 실시예에만 제한되지 않는다. 다양한 변형, 개선, 조합 등이 당업자들에 의하여 가능할 수 있다는 것이 명백하다.
본 발명에 따르면, 폴리실리콘층의 이방성 형상은 유지되며, 하지 절연막이 에칭되지 않도록 남겨지면서, 플라즈마 에칭에 의하여 폴리실리콘층이 패터닝된 후, 폴리실리콘층으로 덮인 단차의 측벽들 상에 잔류하는 폴리실리콘 잔류물들을 완전히 제거할 수 있는 신규한 폴리실리콘 에칭 방법을 제공할 수 있다.

Claims (7)

  1. 단차를 가지는 절연막이 기판의 일 주면 상에 형성되고, 상기 단차를 덮고 상기 절연막 상에 폴리실리콘층이 피착된 반도체 기판을 준비하는 단계;
    상기 폴리실리콘층 상에, 상기 단차의 측벽들의 적어도 일부를 덮지 않는 소정의 패턴을 가지는 레지스트층을 형성하는 단계;
    상기 폴리실리콘층을 상기 레지스트층에 대응하는 패턴을 가지도록 잔류시키고, 상기 단차의 측벽들 상에 상기 폴리실리콘층의 일부로 형성된 폴리실리콘 잔류물들을 잔류시키도록, 상기 레지스트층을 마스크로 하고, HBr 및 Cl2의 혼합 가스를 사용하여, 상기 폴리실리콘층을 에칭하는 제1 플라즈마 에칭 처리를 수행하는 단계; 및
    상기 레지스트층을 마스크로 하고, HBr 단독의 가스를 사용하여, 상기 폴리실리콘 잔류물들을 제거하는 제2 플라즈마 에칭 처리를 수행하는 단계를 구비하는 것을 특징으로 하는 폴리실리콘 에칭 방법.
  2. 제 1 항에 있어서, 상기 제2 플라즈마 에칭 처리는 5.0mTorr 내지 10.0mTorr 의 범위의 압력으로 수행되는 것을 특징으로 하는 폴리실리콘 에칭 방법.
  3. 제 1 항에 있어서, 상기 제2 플라즈마 에칭 처리는, 상기 절연막에 대한 상 기 폴리실리콘층의 에칭 선택비가 20 내지 40의 범위에 있는 조건하에 수행되는 것을 특징으로 하는 폴리실리콘 에칭 방법.
  4. 제 3 항에 있어서, 상기 제2 플라즈마 에칭 처리는 10W 내지 20W의 범위의 고주파 바이어스 파워로 수행되는 것을 특징으로 하는 폴리실리콘 에칭 방법.
  5. 제 1 항에 있어서, 상기 폴리실리콘 잔류물들의 제거 후, 제3 플라즈마 에칭 처리를 수행하는 단계를 더 구비하고, 상기 제3 플라즈마 에칭 처리는 상기 레지스트층을 마스크로서 사용하고, HBr 또는 Cl2, 및 O2의 혼합 가스를 에칭 가스로서 사용하는 오버 에칭 처리인 것을 특징으로 하는 폴리실리콘 에칭 방법.
  6. 절연막, 기판 상에 형성되어 부분적인 절연막으로 덮여지는 패터닝된 제1 폴리실리콘층, 및 상기 제1 폴리실리콘층 상에 피착되는 제2 폴리실리콘층을 갖는 반도체 기판을 준비하는 단계;
    상기 제2 폴리실리콘층 상에 상기 제1 폴리실리콘층의 측벽들의 적어도 일부를 덮지 않는 소정의 패턴을 가지는 레지스트층을 형성하는 단계;
    상기 제2 폴리실리콘층을 상기 레지스트층에 대응하는 패턴을 가지도록 잔류시키고, 상기 측벽 상에 상기 제2 폴리실리콘층의 일부로 형성된 폴리실리콘 잔류물을 잔류시키도록, 상기 레지스트층을 마스크로 하고, HBr 및 Cl2의 혼합 가스를 사용하여 상기 제2 폴리실리콘층을 에칭하는 제1 플라즈마 에칭 처리를 수행하는 단계;
    상기 레지스트층을 마스크로 하고, HBr 단독의 가스를 사용하여 상기 폴리실리콘 잔류물을 제거하여 스택 게이트 전극을 생성하는 제2 플라즈마 에칭 처리를 수행하는 단계; 및
    상기 레지스트층을 제거하는 단계를 구비하는, 폴리실리콘 에칭 방법.
  7. 절연막, 기판 상에 형성되어 부분적인 절연막으로 덮여지는 제1 폴리실리콘 패턴형상(features)에 의한 단차, 및 상기 절연막과 상기 단차 상에 피착되는 제2 폴리실리콘 패턴형상을 갖는 반도체 기판을 준비하는 단계;
    상기 제2 폴리실리콘 패턴형상 상에 상기 단차의 측벽의 적어도 일부를 덮지 않는 소정의 패턴을 갖는 레지스트층을 형성하는 단계;
    상기 제2 폴리실리콘 패턴형상을 상기 레지스트층에 대응하는 패턴을 가지도록 잔류시키고, 상기 측벽 상에 상기 제2 폴리실리콘 패턴형상의 일부로 형성된 폴리실리콘 잔류물을 잔류시키도록, 상기 레지스트층을 마스크로 하고, HBr 및 Cl2의 혼합 가스를 사용하여, 상기 제2 폴리실리콘 패턴형상을 에칭하는 제1 플라즈마 에칭 처리를 수행하는 단계;
    상기 레지스트층을 마스크로 하고, HBr 단독의 가스를 사용하여, 상기 폴리실리콘 잔류물을 제거하여 스택 게이트 전극을 생성하는 제2 플라즈마 에칭 처리를 수행하는 단계; 및
    상기 레지스트층을 제거하는 단계를 구비하는, 반도체 메모리 제조 방법.
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