KR100640157B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR100640157B1
KR100640157B1 KR1020040090928A KR20040090928A KR100640157B1 KR 100640157 B1 KR100640157 B1 KR 100640157B1 KR 1020040090928 A KR1020040090928 A KR 1020040090928A KR 20040090928 A KR20040090928 A KR 20040090928A KR 100640157 B1 KR100640157 B1 KR 100640157B1
Authority
KR
South Korea
Prior art keywords
trench
semiconductor device
forming
substrate
etching
Prior art date
Application number
KR1020040090928A
Other languages
English (en)
Other versions
KR20060042320A (ko
Inventor
유재선
박원성
공필구
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040090928A priority Critical patent/KR100640157B1/ko
Publication of KR20060042320A publication Critical patent/KR20060042320A/ko
Application granted granted Critical
Publication of KR100640157B1 publication Critical patent/KR100640157B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명은 문턱전압 감소 및 리프레쉬(Refresh)특성 저하를 방지할 수 있는 반도체 소자의 제조 방법에 관한 것으로, 기판 상에 희생막을 형성하는 단계; 상기 희생막 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 상기 희생막 및 상기 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 저면 및 측면에서 모서리 부분을 강조하기 위해 습식식각하는 단계; 상기 강조된 모서리 부분을 라운딩 프로파일을 갖도록 건식식각하는 단계; 및 적어도 상기 트렌치의 측면 하부에 채널을 갖는 트랜지스터를 형성하는 단계를 포함한다.
트렌치(Trench), 모서리, 희생막, 필드산화막, 게이트 패턴

Description

반도체 소자의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도 1a 내지 1d는 종래기술에 의한 반도체 소자의 제조 방법을 도시한 공정단면도.
도 2는 트렌치의 모서리진 부분을 보여주는 확대사진도.
도 3a 내지 도 3e는 본발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정단면도.
*도면의 주요 부분에 대한 부호의 설명*
30 : 기판 31 : 필드산화막
32 : 희생막 33 : 포토레지스트 패턴
34 : 게이트 산화막 35 : 도전막
36 : 하드마스크용 절연막
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 트렌치를 갖는 게이트 패턴 형성 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 트랜지스터의 채널길이(Channel Length)도 동시에 짧아지고 있다. 채널길이가 짧아지면 문턱전압(Threshold Voltage)이 급격히 낮아지는 숏-채널효과가 발생에 따른 리프레쉬 특성이 저하되는 문제를 야기시켰다.
이러한 문제를 해결하기 위해 기판에 트렌치를 형성하고 트렌치 상에 게이트 패턴을 형성하여 채널길이를 증가시키고 있다.
도 1a 내지 1d는 종래기술에 의한 반도체 소자의 제조 방법을 도시한 공정단면도이다.
도 1a를 참조하면, 필드산화막(11)이 형성된 기판(10) 상에 희생막(12)을 증착한 후, 상기 희생막(12) 상에 트렌치 영역을 정의 하는 포토레지스트 패턴(13)을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 포토레지스트 패턴(13)을 식각마스크로 희생막(12) 및 기판(10)을 건식식각하여 트렌치(T)를 형성한다.
이어서, 도 1c에 도시된 바와 같이, 포토레지스터 패턴(13) 및 희생막(12)을 순차적으로 제거한다.
이어서, 도 1d에 도시된 바와 같이, 기판(10) 상에 게이트 산화막(14), 폴리실리콘막(15a) 및 금속(또는 금속실리사이드;15b)으로 이루어진 도전막(15) 및 하드마스크용 절연막(16)을 차례로 증착한 후, 하드마스크용 절연막(16) 및 도전막 (15)을 선택적으로 식각하여 트렌치(T)의 측면이 채널의 일부가 되도록 상기 기판 상부에 게이트 패턴(G1)을 형성한다.
상기와 같은 종래기술에 따른 반도체 소자의 제조 방법은 트렌치 형성을 위한 식각시 비등방성 식각 특성 및 필드산화막이 기판보다 높게 형성함으로 인해 필드산화막과 기판의 경계 및 식각되는 기판과 식각되지 않는 기판의 경계에 도 1c의 A와 같이 모서리가 진 부분부분이 발생한다.
도 2는 트렌치의 모서리진 부분을 보여주는 확대사진도이다.
도 2의 (a)는 게이트의 수직방향의 단면이고, (b)는 게이트의 평행방향의 단면도로써, 트렌치에 모서리 진 부분(A)이 발생함을 알수 있다.
이러한, 모서리진 부분(A)은 트랜지스터의 동작시 채널영역의 누설전류(Leakage)를 증가시켜 문턱전압 감소 및 리프레쉬(Refresh)특성을 저하시키는 문제점이 있다.
본 발명은 상기한 종래의 문제점을 해결하기 위해 제안된 것으로서, 문턱전압 감소 및 리프레쉬(Refresh)특성 저하를 방지할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위해 본 발명은 기판 상에 희생막을 형성하는 단계; 상기 희생막 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 상기 희생막 및 상기 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 저면 및 측면에서 모서리 부분을 강조하기 위해 습식식각하는 단계; 상기 강조된 모서리 부분을 라운딩 프로파일을 갖도록 건식식각하는 단계; 및 적어도 상기 트렌치의 측면 하부에 채널을 갖는 트랜지스터를 형성하는 단계를 포함한 반도체 소자의 제조 방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
도 3a 내지 도 3e는 본발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정단면도이다.
도 3a를 참조하면, 필드산화막(31)이 형성된 기판(30) 상에 산화막 또는 AL2O3막을 포함하는 희생막(32)을 증착한 후, 상기 희생막(32) 상에 트렌치 영역을 정의 하는 포토레지스트 패턴(33)을 형성한다.
이어서, 도 3b에 도시된 바와 같이, 포토레지스트 패턴(33)을 식각마스크로 희생막(32) 및 기판(30)을 건식식각하여 트렌치(T)를 형성한다.
이어서, 도 3c에 도시된 바와 같이, BOE(Bufferd Oxide Etcher), HF용액등을 사용하는 습식식각으로 노출된 희생막(32) 및 필드산화막(31)의 일부를 식각하여 트렌치(T)의 저면과 측면의 모서리진 부분(K) 강조시킨다.
이어서, 도 3d에 도시된 바와 같이, 포토레지스트 패턴(33)을 제거한 후, 희생막(32)을 마스크로 건식식각을 실시하여 모서리진 부분(K)을 라운딩 프로파일을 갖도록 한다. 여기서, 식각가스는 CF3, CHF3,C2F6등의 CX FX계 가스 또는 SF6, BCl3, HBr가스 그룹으로부터 선택된 어느 하나를 포함하는 가스를 사용하며, 부가가스로는 Ar, He, O2, N2가스등을 사용한다.
이어서, 3e에 도시된 바와 같이, BOE, HF용액등을 사용하여 희생막(32)을 제거한 후, 기판(30) 상에 게이트 산화막(34), 폴리실리콘막(35a) 및 금속(또는 금속실리사이드;35b)으로 이루어진 도전막(35) 및 하드마스크용 절연막(36)을 차례로 증착한 후, 하드마스크용 절연막(36) 및 도전막(35)을 선택적으로 식각하여 트렌치(T)의 측면이 채널의 일부가 되도록 상기 기판 상부에 게이트 패턴(G3)을 형성한다.
전술한 본 발명은 기판에 라운딩 프로파일을 갖는 트렌치를 형성함으로써, 트렌치의 모서리진 부분에 의해 유발되는 채널영역의 누설전류 발생에 의한 문턱전압의 감소 및 리프레쉬특성 저하를 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은, 기판에 라운딩 프로파일을 갖는 트렌치를 형성함으로써, 문턱전압 감소 및 리프레쉬 특성저하를 방지하여 반도체 소자의 수율 및 생산성을 향상시킬 수 있다.

Claims (6)

  1. 기판 상에 희생막을 형성하는 단계;
    상기 희생막 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각마스크로 상기 희생막 및 상기 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치의 저면 및 측면에서 모서리 부분을 강조하기 위해 습식식각하는 단계;
    상기 강조된 모서리 부분을 라운딩 프로파일을 갖도록 건식식각하는 단계; 및
    적어도 상기 트렌치의 측면 하부에 채널을 갖는 트랜지스터를 형성하는 단계
    를 포함한 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 희생막은 산화막 또는 Al2O3막을 포함하는 반도체 소자의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 습식식각하는 단계에서, BOE 또는 HF용액을 사용하는 반도체 소자의 제조 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 건식식각하는 단계에서, CXFX계열의 가스를 사용하는 반도체 소자의 제조 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 건식식각하는 단계에서, SF6, NF3, Cl2, BCl3, HBr가스 그룹으로 부터 선택된 어느 하나 이상을 포함하는 가스를 사용하는 반도체 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 건식식각하는 단계에서, Ar, He, O2, N2가스 그룹으로 부터 선택된 어느 하나 이상을 포함하는 가스를 더 첨가하는 반도체 소자의 제조 방법.
KR1020040090928A 2004-11-09 2004-11-09 반도체 소자의 제조 방법 KR100640157B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040090928A KR100640157B1 (ko) 2004-11-09 2004-11-09 반도체 소자의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040090928A KR100640157B1 (ko) 2004-11-09 2004-11-09 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20060042320A KR20060042320A (ko) 2006-05-12
KR100640157B1 true KR100640157B1 (ko) 2006-10-30

Family

ID=37148223

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040090928A KR100640157B1 (ko) 2004-11-09 2004-11-09 반도체 소자의 제조 방법

Country Status (1)

Country Link
KR (1) KR100640157B1 (ko)

Also Published As

Publication number Publication date
KR20060042320A (ko) 2006-05-12

Similar Documents

Publication Publication Date Title
JP5134760B2 (ja) シリコン基板とのエッチング選択比が大きいマスク層を用いたリセスチャンネルアレイトランジスタの製造方法
KR100707803B1 (ko) 리세스 게이트를 갖는 반도체 소자의 제조방법
KR100700332B1 (ko) 플라스크형 리세스 게이트를 갖는 반도체 소자의 제조방법
US6291310B1 (en) Method of increasing trench density for semiconductor
KR100628378B1 (ko) 리세스 게이트를 갖는 반도체 소자의 제조방법
KR100875662B1 (ko) 반도체 소자의 패턴 형성 방법
KR100744658B1 (ko) 플라스크형 리세스 게이트를 갖는 반도체 소자의 제조방법
KR100744071B1 (ko) 벌브형 리세스 게이트를 갖는 반도체 소자의 제조방법
KR100555366B1 (ko) 폴리실리콘 에칭 방법 및 반도체 메모리 제조 방법
KR100640157B1 (ko) 반도체 소자의 제조 방법
KR100672765B1 (ko) 반도체 소자의 제조 방법
KR100629691B1 (ko) 반도체 소자의 제조 방법
KR100745939B1 (ko) 반도체 소자의 형성 방법
KR20070047042A (ko) 플라스크형 리세스 게이트를 갖는 반도체 소자의 제조방법
US20060094235A1 (en) Method for fabricating gate electrode in semiconductor device
KR100950758B1 (ko) 반도체 소자의 제조방법
KR100685575B1 (ko) 반도체 소자의 스텝 채널 형성 방법
KR100744087B1 (ko) 반도체 소자 제조 방법
KR20070001503A (ko) 반도체 소자 제조 방법
KR100771536B1 (ko) 리세스채널을 갖는 반도체소자의 제조방법
KR100861280B1 (ko) 반도체 소자의 제조방법
KR100744040B1 (ko) 반도체 소자 제조 방법
KR101019697B1 (ko) 반도체 소자의 제조방법
KR100792355B1 (ko) 탑라운드 리세스 패턴을 갖는 반도체 소자의 제조방법
KR100733558B1 (ko) 반도체 장치의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100920

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee