KR100685575B1 - 반도체 소자의 스텝 채널 형성 방법 - Google Patents

반도체 소자의 스텝 채널 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 스텝 채널 형성 방법에 관한 것으로, 스텝 채널용 하드 마스크층 측벽의 스페이서를 이용하여 반도체 기판의 스텝 채널을 경사진 프로파일로 형성시켜 줌으로써 플라즈마 손상을 방지하며, 프로파일을 완화시켜 소자의 동작 특성이 개선되며, 수율을 향상시키는 반도체 소자의 스텝 채널 형성 방법에 관한 것이다.

Description

반도체 소자의 스텝 채널 형성 방법{METHOD FOR FORMING STEP CHANNEL OF SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 스텝 채널 형성 방법을 도시한 단면도들.
도 2a 내지 도 2d는 본 발명의 제 1 실시예에 따른 반도체 소자의 스텝 채널 형성 방법을 도시한 단면도들.
도 3a 내지 도 3c는 본 발명의 제 2 실시예에 따른 반도체 소자의 스텝 채널 형성 방법을 도시한 단면도들.
< 도면의 주요 부분에 대한 부호 설명 >
10, 100 : 반도체 기판 20, 120 : 감광막 패턴
110, 170 : 하드 마스크층 130, 180 : 스페이서
160 : 식각 정지 산화막
본 발명은 반도체 소자의 스텝 채널 형성 방법에 관한 것으로, 스텝 채널용 하드 마스크층 측벽의 스페이서를 이용하여 반도체 기판의 스텝 채널을 경사진 프 로파일로 형성시켜 줌으로써 플라즈마 손상을 방지하며, 프로파일을 완화시켜 소자의 동작 특성이 개선되며, 수율을 향상시키는 반도체 소자의 스텝 채널 형성 방법에 관한 것이다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 스텝 채널 형성 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10) 상부에 감광막 패턴(20)을 형성하고, 감광막 패턴(20)을 마스크로 반도체 기판(10)을 식각하여 스텝 채널을 형성한다.
도 1b를 참조하면, 감광막 패턴(20)을 제거한다. 이때, 상기 스텝 채널 식각 과정에서 트랜지스터의 채널로 작용된 스텝 지역이 'A'와 같이 플라즈마 손상을 받게되며, 스텝 채널 상부 및 하부의 프로파일이 상당히 뾰족하게 형성된다.
상술한 종래 기술에 따른 반도체 소자의 스텝 채널 형성 방법에서, 스텝 채널 식각 과정에서 트랜지스터의 채널로 작용된 스텝 지역이 플라즈마 손상을 받게되며, 스텝 채널 상부 및 하부의 프로파일이 상당히 뾰족하게 형성되어 소자의 누설 전류 성분이 증가하여 리프레쉬 특성이 열화되며, 소자의 수율이 저하되는 문제점이 있다.
상기 문제점을 해결하기 위하여, 스텝 채널용 하드 마스크층 측벽의 스페이서를 이용하여 반도체 기판의 스텝 채널을 경사진 프로파일로 형성시켜 줌으로써 플라즈마 손상을 방지하며, 프로파일을 완화시켜 소자의 동작 특성이 개선되며, 수율이 향상되는 반도체 소자의 스텝 채널 형성 방법을 제공하는 것을 그 목적으로 한다.
본 발명의 제 1 실시예에 따른 반도체 소자의 스텝 채널 형성 방법은
반도체 기판 상부에 스텝 채널용 하드 마스크층을 형성하는 단계;
상기 하드 마스크층 측벽에 스페이서를 형성하는 단계; 및
상기 하드 마스크층, 스페이서 및 반도체 기판을 동시에 식각하여 상기 반도체 기판 상부의 구조물을 제거하며 스텝 채널을 형성하는 단계;
를 포함하는 것을 특징으로 한다.
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본 발명의 제 2 실시예에 따른 반도체 소자의 스텝 채널 형성 방법은
반도체 기판 상부에 식각 정지 산화막, 스텝 채널용 하드 마스크층을 형성하는 단계와,
상기 하드 마스크층 및 식각 정지 산화막 측벽에 스페이서를 형성하는 단계와,
상기 스페이서, 하드 마스크층 패턴 및 반도체 기판을 동시에 식각하는 단계
를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 제 1 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 제 1 실시예에 따른 반도체 소자의 스텝 채널 형성 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(100) 상부에 스텝 채널용 하드 마스크층 (110) 및 감광막 패턴(120)을 형성하고, 감광막 패턴(120)을 마스크로 하드 마스크층(110)을 식각하여 하드 마스크층(110) 패턴을 형성한다.
여기서, 하드 마스크층(110) 패턴은 질화막, 폴리실리콘층, W, Ti 또는 TiN을 사용하여 형성하며, 스텝 채널이 식각될 깊이와 동일한 두께로 형성하는 것이 바람직하다.
도 2b를 참조하면, 하드 마스크층(110) 패턴 측벽에 스페이서(130)를 형성한다.
스페이서(130)는 폴리실리콘층 또는 산화막으로 형성하는 것이 바람직하다.
도 2c를 참조하면, 스페이서(130) 및 반도체 기판(100)을 동시에 식각한다. 여기서, 상기 식각 공정은 스페이서(130) 및 반도체 기판(100)이 동일한 식각선택비의 건식 식각으로 수행한다. 이때, 반도체 기판(100)은 자연스럽게 경사 식각된다.
도 2d를 참조하면, 하드 마스크층(110) 패턴을 제거하여 경사진 프로파일의 스텝 채널을 형성한다.
여기서, 하드 마스크층(110) 패턴은 습식 식각 공정을 수행하여 제거하는 것이 바람직하다.
이하에서는 본 발명의 제 2 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 3a 내지 도 3c는 본 발명의 제 2 실시예에 따른 반도체 소자의 스텝 채널 형성 방법을 도시한 단면도들이다.
도 3a를 참조하면, 반도체 기판(150) 상부에 식각 정지 산화막(160), 스텝 채널용 하드 마스크층(170) 및 감광막 패턴(미도시)을 형성하고, 감광막 패턴(미도시)을 마스크로 하드 마스크층(170) 및 식각 정지 산화막(160)을 식각하여 하드 마스크층(170) 패턴 및 식각 정지 산화막(160) 패턴을 형성한다. 다음에 하드 마스크층(170) 패턴 및 식각 정지 산화막(160) 패턴의 측벽에 스페이서(180)를 형성한다.
여기서, 하드 마스크층(170) 패턴은 질화막, 폴리실리콘층, W, Ti 또는 TiN을 사용하여 형성하며, 식각 정지 산화막(160) 패턴은 HTO, TEOS, USG 또는 BPSG를 사용하여 형성한다. 또한, 하드 마스크층(170) 패턴 및 식각 정지 산화막(160) 패턴의 적층 구조는 스텝 채널이 식각될 깊이와 동일한 두께로 형성하는 것이 바람직하다.
도 3b를 참조하면, 스페이서(180), 하드 마스크층(170) 패턴 및 반도체 기판(150)을 동시에 식각한다. 여기서, 식각 정지 산화막(160)은 하드 마스크층(170) 및 반도체 기판(150)과 식각 선택비 차이를 가지고 있어 동시에 식각되지 않는것이 바람직하며, 상기 식각 공정은 스페이서(180), 하드 마스크층(170) 패턴 및 반도체 기판(150)이 동일한 식각선택비의 건식 식각으로 수행한다. 이때, 반도체 기판(150)은 자연스럽게 경사 식각된다.
도 3c를 참조하면, 식각 정지 산화막(160) 패턴을 제거하여 경사진 프로파일의 스텝 채널을 형성한다.
여기서, 식각 정지 산화막(160) 패턴은 습식 식각 공정을 수행하여 제거하는 것이 바람직하다.
본 발명에 따른 반도체 소자의 스텝 채널 형성 방법은 스텝 채널용 하드 마스크층 측벽의 스페이서를 이용하여 반도체 기판의 스텝 채널을 경사진 프로파일로 형성시켜 줌으로써 플라즈마 손상을 방지하며, 프로파일을 완화시켜 소자의 동작 특성 개선 및 수율 향상의 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (10)

  1. 반도체 기판 상부에 스텝 채널용 하드 마스크층을 형성하는 단계;
    상기 하드 마스크층 측벽에 스페이서를 형성하는 단계; 및
    상기 하드 마스크층, 스페이서 및 반도체 기판을 동시에 식각하여 상기 반도체 기판 상부의 구조물을 제거하며 스텝 채널을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 스텝 채널 형성 방법.
  2. 제 1 항에 있어서,
    상기 하드 마스크층은 질화막, 폴리실리콘층, W, Ti 또는 TiN을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 스텝 채널 형성 방법.
  3. 제 1 항에 있어서,
    상기 하드 마스크층은 스텝 채널의 식각 깊이와 동일한 크기의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 스텝 채널 형성방법.
  4. 제 1 항에 있어서,
    상기 스페이서는 폴리실리콘 또는 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 스텝 채널 형성 방법.
  5. 제 1 항에 있어서,
    상기 하드마스크층, 스페이서 및 반도체 기판을 식각하는 공정은 동일한 식각선택비를 가지는 건식 식각으로 수행하는 것을 특징으로 하는 반도체 소자의 스텝 채널 형성 방법.
  6. 제 1 항에 있어서,
    상기 하드마스크층, 스페이서 및 반도체 기판을 식각하는 공정 후 남은 하드 마스크층은 습식 식각으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 스텝 채널 형성 방법.
  7. 제 1 항에 있어서,
    상기 하드 마스크층 형성 전에 반도체 기판 표면에 식각 정지 산화막을 형성하는 단계와, 상기 하드 마스크층 패턴 제거 후 식각 정지 산화막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 스텝 채널 형성 방법.
  8. 제 7 항에 있어서,
    상기 식각 정지 산화막은 HTO, TEOS, USG 또는 BPSG를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 스텝 채널 형성 방법.
  9. 제 7 항에 있어서,
    상기 식각 정지 산화막은 상기 하드 마스크층 및 반도체 기판과 식각 선택비 차이를 갖는 것을 특징으로 하는 반도체 소자의 스텝 채널 형성 방법.
  10. 제 7 항에 있어서,
    상기 식각 정지 산화막은 습식 식각으로 제거하는 것을 특징으로 하는 반도체 소자의 스텝 채널 형성 방법.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5751040A (en) 1996-09-16 1998-05-12 Taiwan Semiconductor Manufacturing Company Ltd. Self-aligned source/drain mask ROM memory cell using trench etched channel
KR20010037863A (ko) * 1999-10-20 2001-05-15 박종섭 플래시 메모리 소자의 제조방법
KR20040044205A (ko) * 2002-11-19 2004-05-28 삼성전자주식회사 소오스/드레인을 감싸는 확산방지막을 구비하는 반도체소자 및 그 형성 방법
US6753242B2 (en) 2002-03-19 2004-06-22 Motorola, Inc. Integrated circuit device and method therefor
JP2004186185A (ja) 2002-11-29 2004-07-02 Toshiba Corp 半導体装置及びその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5908313A (en) * 1996-12-31 1999-06-01 Intel Corporation Method of forming a transistor
KR100307636B1 (ko) * 1999-10-07 2001-11-02 윤종용 올라간 구조의 소오스/드레인을 갖는 전계효과 트랜지스터 및 그 제조방법
US6756633B2 (en) * 2001-12-27 2004-06-29 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with horizontally oriented floating gate edges
US7118952B2 (en) * 2004-07-14 2006-10-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method of making transistor with strained source/drain
US7381615B2 (en) * 2004-11-23 2008-06-03 Sandisk Corporation Methods for self-aligned trench filling with grown dielectric for high coupling ratio in semiconductor devices

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5751040A (en) 1996-09-16 1998-05-12 Taiwan Semiconductor Manufacturing Company Ltd. Self-aligned source/drain mask ROM memory cell using trench etched channel
KR20010037863A (ko) * 1999-10-20 2001-05-15 박종섭 플래시 메모리 소자의 제조방법
US6753242B2 (en) 2002-03-19 2004-06-22 Motorola, Inc. Integrated circuit device and method therefor
KR20040044205A (ko) * 2002-11-19 2004-05-28 삼성전자주식회사 소오스/드레인을 감싸는 확산방지막을 구비하는 반도체소자 및 그 형성 방법
JP2004186185A (ja) 2002-11-29 2004-07-02 Toshiba Corp 半導体装置及びその製造方法

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