KR100792394B1 - 반도체 소자 제조 방법 - Google Patents
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Abstract
본 발명은 리세스 게이트의 오정렬을 방지하는데 적합한 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자 제조 방법은 반도체 기판 상에 리세스 게이트 예정 지역을 덮는 복수의 희생막 패턴을 형성하는 단계; 상기 희생막 패턴 사이의 반도체 기판 상에 플러그를 형성하는 단계; 상기 희생막 패턴을 선택적으로 제거하는 단계; 상기 희생막 패턴 제거 후에 노출된 상기 리세스 게이트 예정 지역의 기판을 선택적으로 식각하여 리세스를 형성하는 단계; 및 상기 리세스를 채우면서 상기 플러그와 동일한 높이의 리세스 게이트를 형성하는 단계를 포함하고, 이에 본 발명은 리세스 게이트 패터닝시 오정렬을 방지하여 리세스 게이트의 특성을 개선하는 효과를 얻을 수 있다.
리세스 게이트, 게이트 오정렬, 희생막 패턴
Description
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자 제조 방법을 도시한 공정 단면도,
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 소자분리막
23 : 희생막 패턴 24 : 스페이서
25 : 랜딩 플러그 26 : 홀
27 : 리세스 28 : 게이트 전도막
29 : 게이트 하드마스크 RG : 리세스 게이트
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 리세스 게이트(Recess Gate) 형성 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 트랜지스터의 채널 길이(Channel length)도 동시에 매우 짧아지고 있다. 채널 길이가 짧아짐에 따라, 트랜지스터 구조에서는 트랜지스터의 문턱 전압(Threshold voltage)이 급격히 낮아지는 이른바 숏 채널 효과(short channel effect)가 심해지는 문제점이 있다. 이러한 문제를 해결하기 위해 실리콘 기판에 홈을 형성하여 트랜지스터를 제조함으로써 채널 길이를 길게 형성하는 이른바 리세스 게이트 트랜지스터 공정이 개발되었다.
한편, 소자가 고집적화되어감에 따라 자체의 크기와 주변 배선과의 간격이 감소되고, 리세스의 선폭과 깊이의 비인 종횡비(aspect ratio)가 증가한다. 따라서, 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정 여유도가 감소된다.
도 1a 내지 도 1b는 종래 기술에 따른 반도체 소자 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11)의 소정 영역에 소자분리막(12)을 형성한다.
계속해서, 반도체 기판(11) 상에 리세스 마스크(도시하지 않음)를 형성하고, 리세스 마스크를 사용하여 반도체 기판(11)의 소정 영역을 선택적으로 식각하여 리 세스(13)를 형성한다.
이어서, 리세스 마스크를 제거한 후, 리세스(13)가 형성된 반도체 기판(11)에 게이트 산화막을 형성한다. 게이트 산화막 형성 전에 웰 및 채널 형성 공정이 순차적으로 실시된다.
다음으로, 게이트 산화막 상에 게이트 전도막용 물질막 및 게이트 하드마스크용 물질막을 차례로 증착하고 게이트 식각 공정을 실시하여 게이트 산화막, 게이트 전도막(14) 및 게이트 하드마스크(15)가 적층 형성된 게이트 패턴(RG)을 형성하고, 스페이서 식각 공정을 진행하여 게이트 스페이서(16)를 형성한다.
계속해서, 게이트 패턴(RG)을 포함한 전면에 층간절연막을 증착하고 LPC(Landing Plug Contact) 식각 공정을 진행하여 랜딩 플러그(17)를 형성한다.
도 1b는 도 1a의 'A' 부분의 문제점을 나타낸 것으로서, 리세스 게이트(RG)형성시 리세스(13)와 리세스 게이트(RG)의 오버랩 마진이 부족하여 'd' 선폭 만큼 오정렬(Misalign)이 발생한 것을 알 수 있다.
상술한 종래 기술은 마스크 간에 일정 간격의 오버랩 마진을 설정하여 사용하고 있다. 그러나, 공정 진행시 리세스가 원래 구현하고자는 설계보다 크게 형성되거나, 리세스와 리세스 게이트 간의 오버랩 마진이 부족하거나, 리세스 게이트를 패터닝할 때 오정렬이 발생하면, 후속의 랜딩 플러그 형성 공정에서 리세스 게이트와 랜딩 플러그의 쇼트를 발생시켜, 패키지(package) 후 최종 수율(yield)이 감소하고, 랜딩 플러그를 크게 형성하는 경우에는 랜딩 플러그간의 브리지(bridge)를 초래하는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 리세스 게이트의 오정렬을 방지하는데 적합한 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자 제조 방법은 반도체 기판 상에 리세스 게이트 예정 지역을 덮는 복수의 희생막 패턴을 형성하는 단계; 상기 희생막 패턴 사이의 반도체 기판 상에 플러그를 형성하는 단계; 상기 희생막 패턴을 선택적으로 제거하는 단계; 상기 희생막 패턴 제거 후에 노출된 상기 리세스 게이트 예정 지역의 기판을 선택적으로 식각하여 리세스를 형성하는 단계; 및 상기 리세스를 채우면서 상기 플러그와 동일한 높이의 리세스 게이트를 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21) 상에 소자분리막(22)을 형성하 여 액티브 영역과 필드 영역을 정의한다. 한편, 소자분리막(22)은 STI(Shallow Trench Isolation) 공정을 이용하여 형성한다.
이어서, 반도체 기판(21) 상에 희생막을 증착하고, 마스크(도시하지 않음)를 사용하여 패터닝하여 희생막 패턴(23)을 형성한다.
이 때, 희생막 패턴(23)은 소자의 게이트 역할을 하는 것이 아니며, 리세스가 형성될 영역을 정의하기 위한 패턴이며 후속 공정시 제거되므로 단일 박막으로 형성한다. 희생막 패턴은 질화막 계열의 물질, 예컨대 실리콘질화막(Si3N4) 또는 실리콘옥사이드질화막(SiON)을 사용하여 형성한다.
계속해서, 반도체 기판(21)과 희생막 패턴(23)의 표면을 따라 스페이서용 물질을 증착하고, 건식 식각(Dry Etch) 또는 습식 식각(Wet Etch)을 실시하여 희생막 패턴(23) 측벽에 스페이서(24)를 형성한다.
도 2b에 도시된 바와 같이, 희생막 패턴(23)이 형성된 결과물의 전면에 층간절연막(도시하지 않음)을 증착한다. 계속해서 층간절연막 상에 랜딩 플러그 콘택이 형성될 영역을 정의하는 마스크를 형성하고, 마스크를 식각 베리어로 하여 층간절연막을 선택적으로 식각하여 랜딩 콘택홀을 형성한다.
이어서, 랜딩 콘택홀이 형성된 결과물의 전면에 랜딩 플러그용 전도막(예컨대, 폴리실리콘막)을 증착하고, 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 또는 에치백(Etch Back)을 실시하여 랜딩 콘택홀에 매립된 매립된 랜딩 플러그(25)를 형성한다.
도 2c에 도시된 바와 같이, 습식 식각을 실시하여 희생막 패턴을 제거하여 반도체 기판(21)이 드러나는 홀(26)을 형성한다.
도 2d에 도시된 바와 같이, 마스크 공정 없이 에치백(Etch Back)을 실시하여 반도체 기판(21)을 소정 깊이 식각하여 리세스(27)를 형성한다.
더 자세히는, 희생막 패턴(23)이 제거된 영역에만 반도체 기판(21)이 노출되어 있으므로, 노출된 지역의 반도체 기판(21)에만 선택적으로 리세스(27)를 형성할 수 있다.
한편, 에치백은 CF4 가스를 사용하며 10∼300mTorr의 압력, 20∼300℃의 온도 분위기에서 진행한다.
도 2e에 도시된 바와 같이, 리세스(27)를 채우면서 랜딩플러그(25)와 동일한 높이를 갖는 리세스게이트(RG)를 형성한다. 즉, 리세스(27)가 형성된 기판에 열산화를 실시하여 게이트 산화막을 형성하고, 게이트 산화막 상에 게이트 전도막용 물질막, 게이트 하드마스크용 물질막을 차례로 증착하고, 리세스 게이트 식각을 실시하여 게이트 산화막, 게이트 전도막(28) 및 게이트 하드마스크(29)가 적층 형성된 리세스 게이트(RG)를 형성한다. 리세스게이트식각은 랜딩플러그(25)가 노출되는 타겟으로 평탄화 식각할 수 있다.
한편, 게이트 전도막(28)은 폴리실리콘막, 텅스텐막, 텅스텐실리사이드와 같은 물질을 단독 또는 혼합하여 사용하며, 게이트 하드마스크(29)는 질화막 계열의 물질을 사용한다.
상술한 바와 같이, 실리콘질화막 계열의 희생막 패턴을 형성하여 리세스 게이트가 형성될 영역을 미리 패터닝한 후, 희생막 패턴을 제거하고 희생막 패턴이 제거됨으로써 드러나는 반도체 기판을 선택적으로 식각하여 리세스를 형성하고, 리세스 상에 리세스 게이트를 형성하므로써, 리세스와 리세스 게이트 간의 오정렬을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 리세스 게이트 패터닝시 오정렬을 방지하여 리세스 게이트의 특성을 개선하는 효과를 얻을 수 있다.
Claims (7)
- 반도체 기판 상에 리세스 게이트 예정 지역을 덮는 복수의 희생막 패턴을 형성하는 단계;상기 희생막 패턴 사이의 반도체 기판 상에 플러그를 형성하는 단계;상기 희생막 패턴을 선택적으로 제거하는 단계;상기 희생막 패턴 제거 후에 노출된 상기 리세스 게이트 예정 지역의 기판을 선택적으로 식각하여 리세스를 형성하는 단계; 및상기 리세스를 채우면서 상기 플러그와 동일한 높이의 리세스 게이트를 형성하는 단계를 포함하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 리세스는 에치백으로 형성하는 반도체 소자 제조 방법.
- 제 2 항에 있어서,상기 에치백은 CF4 가스를 사용하며 10∼300mTorr의 압력, 20∼300℃의 온도 분위기에서 진행하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 희생막 패턴은 측벽에 스페이서가 부착된 구조로 형성하는 반도체 소자 제조 방법.
- 제 4 항에 있어서,상기 희생막 패턴은 실리콘질화막(Si3N4) 또는 실리콘옥사이드질화막(SiON)으로 형성하는 반도체 소자 제조 방법.
- 제 5 항에 있어서,상기 희생막 패턴은 습식 식각으로 제거하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 리세스 게이트를 형성하는 단계는,상기 리세스가 형성된 기판에 열산화를 실시하여 게이트 산화막을 형성하는 단계;상기 게이트 산화막 상에 게이트 전도막용 물질막, 게이트 하드마스크용 물질막을 차례로 증착하는 단계; 및상기 플러그가 노출되는 타겟으로 평탄화 식각하는 단계를 포함하는 반도체 소자 제조 방법.
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