KR20080086183A - 플래시 메모리 소자의 제조방법 - Google Patents

플래시 메모리 소자의 제조방법 Download PDF

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Abstract

본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 터널 절연막, 제1 도전막, 고유전체막 및 제2 도전막이 적층된 반도체 기판이 제공되는 단계와, 상기 제2 도전막 및 고유전체막을 선택적으로 식각하는 단계와, 상기 식각 공정으로 노출된 상기 제2 도전막 및 고유전체막의 표면에 제1 절연막을 형성하는 단계와, 상기 제1 도전막의 측벽이 오목한 벌브 형태를 갖도록 식각 공정을 실시하는 단계와, 상기 제1 절연막을 제거하면서, 상기 반도체 기판이 일부 노출되도록 상기 제2 도전막 사이의 상기 반도체 기판 상부에 잔류하는 상기 제1 도전막도 함께 제거하여 셀 게이트를 형성하는 단계와, 상기 셀 게이트 사이에 제2 절연막을 형성하되, 상기 벌브 형태로 식각된 상기 제1 도전막으로 인해 상기 제1 도전막 사이에 에어 갭이 형성되는 단계를 포함한다.
플로팅 게이트, 폴리실리콘막, 간섭 현상, 에어 갭, 습식 식각

Description

플래시 메모리 소자의 제조방법{Method of manufacturing a flash memory device}
도 1은 종래 기술에 따른 플래시 메모리 소자의 제조방법을 설명하기 위한 사시도이다.
도 2는 게이트 사이의 거리에 따른 플로팅 게이트의 간섭 커플링 비(interference coupling ratio)를 나타낸 그래프이다.
도 3a 내지 도 3f는 본 발명의 일 실시 예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
300 : 반도체 기판 302 : 터널 절연막
304 : 제1 도전막 306 : 고유전체막
308 : 제2 도전막 310 : 제1 절연막
312 : 벌브 형태 314 : 게이트
316 : 제2 절연막 318 : 에어 갭
본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 특히 셀의 간섭(interference) 현상을 개선하기 위한 플래시 메모리 소자의 제조방법에 관한 것이다.
현재 플래시 메모리(flash memory) 제조 방법에서 소자가 고집적화되어 감에 따라 단위 액티브 영역과 필드 영역이 형성될 공간은 줄어들고 있다. 따라서, 좁은 액티브 공간 내에 플로팅 게이트를 포함한 유전체막, 컨트롤 게이트를 형성함에 따라 게이트간 거리가 좁아져서 간섭 현상이 점점 더 문제시되고 있다.
도 1은 자기 정렬 STI(Self-Align Shallow Trench Isolation)를 적용한 일반적인 플래시 메모리 소자의 제조방법을 설명하기 위한 사시도이다.
반도체 기판(100) 상부에 터널 절연막(102)과 제1 도전막(104)을 형성하고, 소자 분리 마스크(미도시)를 이용한 식각 공정으로 제1 도전막(104)과 터널 절연막(102)을 선택적으로 식각한 후 선택적으로 식각된 제1 도전막(104)을 식각 마스크로 반도체 기판(100)을 식각하여 트렌치를 형성한다. 트렌치가 채워지도록 전체 구조 상부에 절연막, 예컨데 고밀도 플라즈마(High Density Plasma; HDP) 산화막을 형성한 후 제1 도전막(104) 상부가 노출되도록 절연막을 평탄화하여 예컨대, 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 실시하여 트렌치 내에 소자분리막(106)을 형성한다. 전체 구조 상부에 제2 도전막(108)을 형성하고, 소정의 마스크(미도시)를 이용하여 제2 도전막(108)을 식각하여 제1 도전막(104)과 제2 도전막(108)으로 구성된 플로팅 게이트를 형성한다. 전체 구조 상부에 유전체막(110) 및 컨트롤 게이트용 도전막(112)을 형성한다.
그러나, 상기와 같은 방법으로 플로팅 게이트를 형성하면, 소자가 고집적화되어 감에 따라 소자 분리막의 폭이 줄어들게 되고, 이에 따라 서로 인접하는 플로팅 게이트의 간격이 줄어들게 되어 서로 인접하는 플로팅 게이트에 의한 간섭 현상이 발생한다. 여기서, 간섭 현상은 게이트 방향의 플로팅 게이트 간 발생하는 간섭 현상과 게이트에 수직한 방향의 플로팅 게이트 간 발생하는 간섭 현상으로 나뉜다. 이러한 간섭 현상을 최소화하기 위한 방법으로 게이트와 게이트 사이의 스페이스(space)를 늘리는 방법이 있다.
그러나, 이는 소자가 축소화되어 감으로 인하여 구현이 어렵다. 게다가, 게이트에 수직한 방향의 플로팅 게이트 간 발생하는 간섭 현상이 게이트와 게이트 간의 면적에 가장 큰 영향을 미친다. 이를 해결하기 위해 현재 게이트와 게이트 사이를 절연시키기 위해 게이트 스페이서로 산화막을 사용하고 있다.
그러나, 현재 사용되고 있는 산화막은 유전 상수 값이 4.2이기 때문에 간섭 현상을 최소화시키는데 어려움이 있다. 이를 해결하기 위해 산화막보다 낮은 유전 상수 값을 갖는 물질의 연구가 계속되고 있다.
도 2는 게이트 사이의 거리에 따른 플로팅 게이트의 간섭 커플링 비(interference coupling ratio)를 나타낸 그래프이다.
곡선 a는 게이트 스페이서로 산화막을 사용하였을 경우 게이트와 게이트 사 이의 스페이스에 따른 간섭 커플링 비를 나타낸 그래프이고, 곡선 b는 게이트 스페이서로 질화막을 사용하였을 경우 게이트와 게이트 사이의 스페이스에 따른 간섭 커플링 비를 나타낸 그래프이다. 곡선 a 및 b를 보면, 게이트와 게이트 사이의 스페이스가 넓을수록 간섭 커플링 비가 감소하는 것을 알 수 있다.
본 발명은 플로팅 게이트용 도전막을 벌브(bulb) 형태의 프로파일을 갖도록 함으로써 게이트 사이의 거리를 늘릴 수 있을 뿐만 아니라 게이트 사이를 절연시키기 위한 절연막 형성 공정 시 도전막 사이에 저유전 물질보다 낮은 유전율을 갖는 에어 갭(air gap)을 형성할 수 있어 축소화되어 가는 소자에서 문제시되는 간섭(interference) 현상을 개선할 수 있다.
본 발명의 일 실시 예에 따른 플래시 메모리 소자의 제조방법은, 터널 절연막, 제1 도전막, 고유전체막 및 제2 도전막이 적층된 반도체 기판이 제공된다. 제2 도전막 및 고유전체막을 선택적으로 식각한다. 식각 공정으로 노출된 제2 도전막 및 고유전체막의 표면에 제1 절연막을 형성한다. 제1 도전막의 측벽이 오목한 벌브 형태를 갖도록 식각 공정을 실시한다. 제1 절연막을 제거하면서, 반도체 기판이 일부 노출되도록 제2 도전막 사이의 반도체 기판 상부에 잔류하는 제1 도전막도 함께 제거하여 셀 게이트를 형성한다. 셀 게이트 사이에 제2 절연막을 형성하되, 벌브 형태로 식각된 제1 도전막으로 인해 제1 도전막 사이에 에어 갭이 형성된다.
상기에서, 제1 절연막은 질화막으로 형성한다. 제1 절연막 형성 공정은 고유전체막 및 제2 도전막 패턴을 포함한 반도체 기판 상부에 제1 절연막을 형성한 후 식각 공정으로 제1 도전막 상부에 형성된 제1 절연막을 제거하여 제1 절연막이 제2 도전막 및 고유전체막 표면에만 잔류하도록 한다.
제1 절연막은 제1 도전막 상부보다 제2 도전막 상부에 더 두껍게 형성된다. 제1 절연막은 건식 식각 공정을 통한 이방성 식각 공정으로 제거한다. 식각 공정 시 제1 도전막 상부에 형성된 제1 절연막이 제거되는 동안 제1 도전막 상부에 형성된 제1 절연막의 두께만큼 제2 도전막 상부에 형성된 제1 절연막이 제거된다.
제1 도전막의 식각 공정은 습식 식각 공정으로 실시한다. 제1 절연막은 직진성이 강한 건식 식각 공정으로 제거한다. 제2 절연막은 산화물로 형성한다. 제2 절연막은 USG(Undoped Silicate Glass) 또는 TEOS(Tetra Ethyl Ortho Silicate)로 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 3a 내지 도 3f는 본 발명의 일 실시 예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.
도 3a를 참조하면, 반도체 기판(300) 상부에 터널 절연막(302) 및 플로팅 게이트용 제1 도전막(304)을 순차적으로 형성한다. 이때, 터널 절연막(302)은 산화물 로 형성하고, 제1 도전막(304)은 폴리실리콘막으로 형성한다.
그런 다음, 식각 공정으로 제1 도전막(304), 터널 절연막(302) 및 반도체 기판(300)을 식각하여 트렌치(미도시)를 형성한 후 트렌치가 채워지도록 트렌치를 포함한 반도체 기판(300) 상부에 절연막을 형성한다. 이때, 절연막은 고밀도 플라즈마(High Density Plasma; HDP) 산화막으로 형성한다. 제1 도전막 상부가 노출될 때까지 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 실시하여 소자 분리막(미도시)을 형성한다. 소자 분리막을 형성함으로써 액티브 영역과 필드 영역이 정의된다.
그런 다음, 소자 분리막 및 제1 도전막(304)이 형성된 반도체 기판(300) 상부에 고유전체막(306) 및 컨트롤 게이트용 제2 도전막(308)을 순차적으로 형성한다. 이때, 제2 도전막(308)은 텅스텐(W)으로 형성한다.
도 3b를 참조하면, 게이트 마스크를 이용한 식각 공정으로 제1 도전막(304) 상부가 노출되도록 제2 도전막(308) 및 고유전체막(306)을 패터닝한다.
도 3c를 참조하면, 식각된 제2 도전막(308) 및 고유전체막(306) 패턴을 포함한 제1 도전막(304) 상부에 제1 절연막(310)을 형성한다. 이때, 제1 절연막(310)은 후속 식각 공정 시 식각 방지막의 역할을 하며 질화막으로 형성한다. 제1 절연막(310)은 제1 도전막(304) 상부보다 제2 도전막(308) 상부에 더 두껍게 형성된다. 식각 공정으로 제1 도전막(304) 상부에 형성된 제1 절연막(310)을 제거하여 제2 도전막(308) 및 고유전체막(306) 표면에만 제1 절연막(310)을 잔류시킨다. 이때, 제1 절연막(310)은 건식 식각 공정을 통한 이방성 식각 공정으로 제거한다. 제1 도전 막(304) 상부에 형성된 제1 절연막(310)이 제2 도전막(308) 상부에 형성된 제1 절연막(310)보다 상대적으로 얇기 때문에 제1 도전막(304) 상부에 형성된 제1 절연막(310)이 제거되는 동안 제1 도전막(304) 상부에 형성된 제1 절연막(310)의 두께만큼 제2 도전막(308) 상부에 형성된 제1 절연막(310)이 제거된다.
도 3d를 참조하면, 고유전체막(306), 제2 도전막(308) 및 제1 절연막(310)을 식각 마스크로 제1 도전막(304)을 벌브(bulb) 형태(312)로 식각한다. 이때, 제1 도전막(304)은 습식 식각 공정으로 식각한다. 제1 도전막(304) 식각 공정 시 제2 도전막(308) 및 고유전체막(306) 표면에 제1 절연막(310)이 형성되어 있어 제2 도전막(308) 및 고유전체막(306)이 손상되지 않는다. 게다가, 제1 도전막(304) 상부에 산화물질이 아닌 고유전체막(306)을 형성함으로써 상기 습식 식각 공정 시 고유전체막(306) 식각 선택비로 인하여 고유전체막(306) 측면이 손상되지 않는다. 습식 식각 공정에 의해 제1 도전막(304)이 등방성으로 식각되므로 제1 도전막(304)의 측벽이 오목한 벌브 형태의 프로파일을 갖게 된다.
도 3e를 참조하면, 제2 도전막(308) 및 고유전체막(306) 표면에 형성된 제1 절연막(310)을 제거한다. 이때, 제1 절연막(310)은 직진성이 강한 건식 식각 공정으로 제거함으로써 제1 절연막(310) 제거 공정 시 제1 도전막(304) 사이의 반도체 기판(300) 상부에 잔류하는 제1 도전막(304)도 함께 제거되어 제1 도전막(304) 사이를 절연시킨다. 제1 도전막(304) 사이를 절연시킴으로써 터널 절연막(302), 제1 도전막(304), 고유전체막(306) 및 제2 도전막(308)으로 이루어진 게이트(314)가 형성된다.
도 3f를 참조하면, 게이트(314) 사이를 절연시키기 위해 게이트(314) 사이에 제2 절연막(316)을 형성한다. 이때, 제2 절연막(316)은 스텝 커버리지(step coverage)가 좋지 않은 산화물로 형성하되, 바람직하게는 USG(Undoped Silicate Glass) 또는 TEOS(Tetra Ethyl Ortho Silicate)로 형성한다. 제1 도전막(304)은 벌브 형태의 프로파일을 갖기 때문에 제2 절연막(316) 형성 공정 시 제1 도전막(304) 사이에 에어 갭(air gap; 318)이 형성된다.
상기와 같이, 제1 도전막(304)을 벌브 형태로 식각하여 벌브 형태의 프로파일을 갖도록 함으로써 게이트(314) 사이의 거리를 늘릴 수 있을 뿐만 아니라 게이트(314) 사이를 절연시키기 위한 제2 절연막(316) 형성 공정 시 제1 도전막(304) 사이에 저유전 물질보다 낮은 유전율을 갖는 에어 갭(318)을 형성할 수 있어 축소화되어 가는 소자에서 문제시되는 간섭(interference) 현상을 개선할 수 있다. 이로 인하여 고속 속도와 고전압에서의 안정성을 확보할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.
첫째, 플로팅 게이트용 도전막을 벌브(bulb) 형태의 프로파일을 갖도록 함으로써 게이트 사이의 거리를 늘릴 수 있을 뿐만 아니라 게이트 사이를 절연시키기 위한 절연막 형성 공정 시 도전막 사이에 저유전 물질보다 낮은 유전율을 갖는 에어 갭(air gap)을 형성할 수 있어 축소화되어 가는 소자에서 문제시되는 간섭(interference) 현상을 개선할 수 있다.
둘째, 간섭 현상을 개선함으로써 고속 속도와 고전압에서의 안정성을 확보할 수 있다.

Claims (10)

  1. 터널 절연막, 제1 도전막, 고유전체막 및 제2 도전막이 적층된 반도체 기판이 제공되는 단계;
    상기 제2 도전막 및 고유전체막을 선택적으로 식각하는 단계;
    상기 식각 공정으로 노출된 상기 제2 도전막 및 고유전체막의 표면에 제1 절연막을 형성하는 단계;
    상기 제1 도전막의 측벽이 오목한 벌브 형태를 갖도록 식각 공정을 실시하는 단계;
    상기 제1 절연막을 제거하면서, 상기 반도체 기판이 일부 노출되도록 상기 제2 도전막 사이의 상기 반도체 기판 상부에 잔류하는 상기 제1 도전막도 함께 제거하여 셀 게이트를 형성하는 단계; 및
    상기 셀 게이트 사이에 제2 절연막을 형성하되, 상기 벌브 형태로 식각된 상기 제1 도전막으로 인해 상기 제1 도전막 사이에 에어 갭이 형성되는 단계를 포함하는 플래시 메모리 소자의 제조방법.
  2. 제1항에 있어서,
    상기 제1 절연막은 질화막으로 형성하는 플래시 메모리 소자의 제조방법.
  3. 제1항에 있어서,
    상기 제1 절연막 형성 공정은
    상기 고유전체막 및 제2 도전막 패턴을 포함한 상기 반도체 기판 상부에 상기 제1 절연막을 형성하는 단계; 및
    식각 공정으로 상기 제1 도전막 상부에 형성된 상기 제1 절연막을 제거하여 상기 제1 절연막이 상기 제2 도전막 및 고유전체막 표면에만 잔류하도록 하는 단계를 포함하는 플래시 메모리 소자의 제조방법.
  4. 제3항에 있어서,
    상기 제1 절연막은 상기 제1 도전막 상부보다 상기 제2 도전막 상부에 더 두껍게 형성되는 플래시 메모리 소자의 제조방법.
  5. 제3항에 있어서,
    상기 제1 절연막은 건식 식각 공정을 통한 이방성 식각 공정으로 제거하는 플래시 메모리 소자의 제조방법.
  6. 제3항에 있어서,
    상기 식각 공정 시 상기 제1 도전막 상부에 형성된 상기 제1 절연막이 제거되는 동안 상기 제1 도전막 상부에 형성된 상기 제1 절연막의 두께만큼 상기 제2 도전막 상부에 형성된 상기 제1 절연막이 제거되는 플래시 메모리 소자의 제조방법.
  7. 제1항에 있어서,
    상기 제1 도전막의 상기 식각 공정은 습식 식각 공정으로 실시하는 플래시 메모리 소자의 제조방법.
  8. 제1항에 있어서,
    상기 제1 절연막은 직진성이 강한 건식 식각 공정으로 제거하는 플래시 메모시 소자의 제조방법.
  9. 제1항에 있어서,
    상기 제2 절연막은 산화물로 형성하는 플래시 메모리 소자의 제조방법.
  10. 제1항에 있어서,
    상기 제2 절연막은 USG(Undoped Silicate Glass) 또는 TEOS(Tetra Ethyl Ortho Silicate)로 형성하는 플래시 메모리 소자의 제조방법.
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* Cited by examiner, † Cited by third party
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CN109887915A (zh) * 2019-03-07 2019-06-14 上海华力微电子有限公司 闪存器件及其制造方法

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