KR101920536B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

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Abstract

메모리 셀 영역 내에 형성된 비휘발성 메모리 및 주변 영역 내에 형성된 로직 회로를 포함하는 반도체 디바이스를 제조하는 방법에서, 메모리 셀 영역 및 주변 영역 내의 기판 위에 마스크 층이 형성된다. 레지스트 마스크가 주변 영역 위에 형성된다. 레지스트 마스크를 에칭 마스크로서 사용함으로써, 메모리 셀 영역 내에 마스크 층이 패터닝된다. 메모리 셀 영역에서 기판이 에칭된다. 기판을 에칭한 이후에, 메모리 셀 영역 내의 메모리 셀 구조물 및 로직 회로에 대한 게이트 구조물이 형성된다. 메모리 셀 구조물 및 게이트 구조물을 커버하기 위해 유전체 층이 형성된다. 유전체 층 상에 평탄화 동작이 수행된다. 메모리 셀 구조물의 상부 부분은 평탄화 동작 동안에 평탄화된다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 개시물은 집적 회로들, 더욱 구체적으로는 비휘발성 메모리 셀들 및 주변 디바이스들을 포함하는 반도체 디바이스들과 그 제조 프로세스들에 관련된다.
반도체 산업이 더 높은 디바이스 밀도, 더 높은 퍼포먼스, 및 더 낮은 비용을 추구하여 나노미터 기술 프로세스 노드들로 진행됨에 따라, 리소그래피 동작들을 고려하여 아래 놓인 층의 평탄도를 제어하는데 있어 도전과제들이 존재하였다. 특히, 화학 기계적 연마 동작들은 아래 놓인 층을 평탄화하기 위한 중요한 역할을 하였다.
본 개시물의 일 양상에 따라, 반도체 디바이스를 제조하는 방법에서, 반도체 디바이스는 메모리 셀 영역에 형성된 비휘발성 메모리 및 주변 영역에 형성된 로직 회로를 포함한다. 방법에서, 마스크 층이 메모리 셀 영역 및 주변 영역 내의 기판 위에 형성된다. 레지스트 마스크가 주변 영역 위에 형성된다. 레지스트 마스크를 에칭 마스크로서 사용함으로써, 메모리 셀 영역 내에 마스크 층이 패터닝된다. 메모리 셀 영역에서 기판이 에칭된다. 기판을 에칭한 이후에, 메모리 셀 영역 내에 메모리 셀 구조물이 형성되고, 로직 회로에 대한 게이트 구조물이 형성된다. 메모리 셀 구조물 및 게이트 구조물 위에 유전체 층이 형성된다. 유전체 층 상에 평탄화 동작이 수행된다. 메모리 셀 구조물의 상부 부분은 평탄화 동작 동안에 평탄화된다.
본 개시물의 다른양상에 따라, 반도체 디바이스를 제조하는 방법에서, 반도체 디바이스는 메모리 셀 영역에 형성된 비휘발성 메모리 및 주변 영역에 형성된 로직 회로를 포함한다. 방법에서, 마스크 층이 메모리 셀 영역 및 주변 영역 내의 기판 위에 형성된다. 레지스트 마스크가 주변 영역 위에 형성된다. 레지스트 마스크를 에칭 마스크로서 사용함으로써, 메모리 셀 영역 내에 마스크 층이 패터닝된다. 메모리 셀 영역에서 기판이 에칭된다. 메모리 셀 영역 내에 기판을 에칭한 이후에, 산화물 층이 열적 산화에 의해 형성된다. 산화물 층 및 마스크 층은 제거된다.
본 개시물의 다른 양상에 따라, 반도체 디바이스는 기판의 메모리 셀 영역 내에 형성된 비휘발성 메모리, 및 기판의 주변 영역 내에 형성된 로직 회로를 포함한다. 메모리 셀 영역 내의 기판의 디바이스 형성 표면은 주변 영역 내의 기판의 디바이스 형성 표면보다 낮은 레벨에 위치된다. 메모리 셀 영역 내의 기판의 디바이스 형성 표면 및 주변 영역 내의 기판의 디바이스 형성 표면은 기판의 표면 레벨이 변화하는 전이 표면(transition surface)에 의해 연결된다. 전이 표면의 폭은 1 nm 내지 500 nm의 범위이다.
본 개시내용은 첨부 도면들과 함께 판독될 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 산업분야의 표준 관행에 따라, 다양한 피쳐들은 실척도로 도시되는 것은 아니며, 단지 예시만을 목적으로 사용된다는 것이 강조된다. 실제로, 다양한 피쳐들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a 및 1b는 본 개시물의 일 실시예에 따른 비휘발성 메모리 셀들 및 주변 디바이스들을 포함하는 반도체 디바이스를 제조하기 위한 순차적인 프로세스를 예시하는 예시적 단면도들을 보여준다.
도 2a-2d는 본 개시물의 일 실시예에 따른 비휘발성 메모리 셀들 및 주변 디바이스들을 포함하는 반도체 디바이스를 제조하기 위한 순차적인 프로세스를 예시하는 예시적 단면도들을 보여준다.
도 3a-3d는 본 개시물의 다른 실시예에 따른 비휘발성 메모리 셀들 및 주변 디바이스들을 포함하는 반도체 디바이스를 제조하기 위한 순차적인 프로세스를 예시하는 예시적 단면도들을 보여준다.
도 4a-6c는 본 개시물의 일 실시예에 따른 비휘발성 메모리 셀들 및 주변 디바이스들을 포함하는 반도체 디바이스를 제조하기 위한 순차적인 프로세스를 예시하는 예시적 단면도들을 보여준다.
아래의 개시내용은 발명의 상이한 피쳐들을 구현하기 위한 여러 상이한 실시예들 또는 예시들을 제공한다는 것이 이해될 것이다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 실시예들 또는 예들이 아래에서 설명된다. 물론, 이들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 엘리먼트들의 치수들은 개시된 범위 또는 값들로 제한되지 않으나, 디바이스의 원하는 특성들 및/또는 프로세스 조건들에 좌우될 수 있다. 또한, 이후의 상세설명에서 제2 피쳐 상의 또는 제2 피쳐 위의 제1 피쳐의 형성은 제1 피쳐 및 제2 피쳐가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피쳐 및 제2 피쳐가 직접적으로 접촉하지 않을 수 있도록 추가적인 피쳐들이 제1 피쳐 및 제2 피쳐에 개재되어 형성될 수 있는 실시예를 포함할 수 있다. 다양한 피쳐들은 간략화 및 명료성을 위해 임의적으로 상이한 스케일들로 도시될 수 있다.
뿐만 아니라, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간적으로 상대적인 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 디바이스는 이와 달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간적으로 상대적인 기술어들은 유사하게 해석될 수 있다. 또한, 용어 “~로 만들어진”은 “~를 포함하는” 또는 “~로 구성되는” 중 어느 하나를 의미할 수 있다.
본 실시예에서, 반도체 디바이스는 비휘발성 메모리(NVM, non-volatile memory) 셀들 및 주변 디바이스들(예를 들어, 로직 회로들)을 포함한다. NVM 셀들은 일반적으로 폴리실리콘 층들과 같은 복수의 층들이 적층되는 적층형 구조물을 요구하는 한편, 주변 디바이스들은 일반적으로 단일 폴리실리콘 층을 갖는 전계 효과 트랜지스터들(FETs, field effect transistors)을 포함한다. 구조 차이로 인해, 예를 들어, 층간 유전체(ILD, interlayer dielectric) 층이 NVM 셀들 및 주변 디바이스들 위에 형성될 때, NVM 셀 영역과 주변 디바이스 영역 사이에 ILD 층의 높이차가 존재한다. 그러한 높이차는 ILD 층 상의 CMP의 성능에 영향을 미칠 수 있다.
본 개시내용에서 NVM 셀들과 주변 디바이스들을 제조하기 이전에, NVM 셀 영역 내의 기판은 NVM 셀 영역과 주변 디바이스 영역 사이에 “스텝(step)”을 만들기 위해 에칭된다. 스텝 높이는, 스텝이 다르게 형성되지 않는다면 ILD 층이 형성될 때 높이차에 대응한다. 뿐만 아니라, 스텝 근처에서 디바이스들의 배치는 회피되어야 한다는 것에 또한 유념한다.
도 1a 및 1b는 본 개시물의 일 실시예에 따른 비휘발성 메모리 셀들 및 주변 디바이스들을 포함하는 반도체 디바이스를 제조하기 위한 순차적인 프로세스를 예시하는 예시적 단면도들을 보여준다. 추가적인 동작들이 도 1a 및 1b에 의해 도시된 프로세스들 이전에, 동안에, 및 이후에 제공될 수 있으며, 하기에 설명된 프로세스들 중 일부는 방법의 추가 실시예들을 위해 교체되거나 제거될 수 있다는 것을 알 수 있다.
도 1a에 도시된 바와 같이, 패드 산화물 층(20)은 기판(10) 상에 형성되고, 질화물 층(30)이 또한 패드 산화물 층(20) 상에 형성된다. 포토레지스트 패턴(40)은 주변 영역(PA, peripheral area)을 커버하도록 리소그래피 동작에 의해 형성된다. 일 실시예에서, 기판(10)은 실리콘이고, 패드 산화물 층(20)은 열적으로 성장된 실리콘 산화물이고, 질화물 층(30)은 실리콘 질화물이다. 실리콘 산화물 및 실리콘 질화물은 퍼니스 또는 화학적 기상 증착(CVD, chemical vapor deposition)을 사용함으로써 형성될 수 있다. 기판(10)은 SiGe, SiC, 또는 III-V족 반도체일 수 있다. 몇몇 실시예들에서, 패드 산화물 층(20)의 두께는 약 5 nm 내지 약 20 nm의 범위이고, 질화물 층(30)의 두께는 약 50 nm 내지 약 100 nm의 범위이다.
레지스트 마스크(40)를 에칭 마스크로서 사용함으로서, 도 1b에 도시된 바와 같이, 패드 산화물 층(20) 및 질화물 층(30)이 에칭되고, 추가로 NVM 셀 영역(CA)의 기판(10)이 에칭된다.
몇몇 실시예들에서, 패드 산화물 층(20) 및 질화물 층(30)은 레지스트 마스크(40)를 에칭 마스크로서 사용함으로써 에칭되고, 레지스트 마스크(40)는 제거되고, 그 후 기판(10)은 패터닝된 패드 산화물 층(20) 및 질화물 층(30)을 사용함으로써 에칭된다. 다른 실시예들에서, 기판(10)은 패드 산화물 층(20) 및 질화물 층(30)과 함께 에칭 마스크로서 레지스트 마스크(40)를 사용함으로써 에칭된다.
도 2a-2d는 본 개시물의 일 실시예에 따른 비휘발성 메모리 셀들 및 주변 디바이스들을 포함하는 반도체 디바이스를 제조하기 위한 순차적인 방법을 예시하는 예시적 단면도들을 보여준다. 도 2a-2d는 주변 영역(PA, peripheral area) 및 셀 영역(CA, cell area)의 경계선(BL, boundary line) 주위에 경계 구역(BR, boundary region)의 확대도를 도시한다. 추가적인 동작들이 도 2a-2d에 의해 도시된 동작들 이전에, 동안에, 및 이후에 제공될 수 있으며, 하기에 설명된 동작들 중 일부는 방법의 추가 실시예들을 위해 교체되거나 제거될 수 있다는 것을 알 수 있다.
도 2a에 도시된 바와 같이, 패터닝된 패드 산화물 층(20) 및 질화물 층(30)을 에칭 마스크로서 사용함으로써, 기판(10)은 스텝을 형성하도록 타겟 표면(TSF)까지 에칭된다. 스텝의 높이, 즉, 원래 표면(패드 산화물 층(20)과 기판(10) 사이의 계면)(SF)과 타겟 표면(TSF) 간의 차는 몇몇 실시예들에서 약 10 nm 내지 약 100 nm의 범위이고, 다른 실시예들에서, 약 20 nm 내지 약 50 nm의 범위이다. 이 개시물에서, 표면(SF)은 NVM 셀 영역(CA)의 디바이스 형성 표면으로서 지칭될 수 있고, 타겟 표면(TSF)은 주변 영역(PA)의 디바이스 형성 표면으로서 지칭될 수 있다. 도 2a에 도시된 바와 같이, 에칭은 에칭된 타겟 표면에 손상을 입혀, 에칭된 타겟 표면에 또는 표면내에 손상된 부분들(15)을 생성할 수 있다.
기판(10)이 에칭된 후에, 도 2b에 도시된 바와 같이 실리콘 산화물 층(50)이 에칭된 표면 상에 형성된다. 실리콘 산화물 층(50)은 저압 CVD 및 플라즈마 CVD와 같은 CVD에 의하여 형성된다. 실리콘 산화물 층(50)의 두께는 몇몇 실시예들에서 약 0.5 nm 내지 약 5 nm의 범위이고, 다른 실시예들에서 약 1 nm 내지 약 3 nm의 범위이다. 실리콘 산화물 층(50)은 질화물 층(30) 위에 형성될 수 있다.
특정 실시예들에서, 실리콘 산화물 층(50)은 SiON 층, SiOC 층 및 SiOCN 층과 같은 다른 실리콘 산화물계 층들일 수 있다.
특정 실시예들에서, CVD 대신에, 급속 열적 산화가 셀 영역(CA) 내의 에칭된 표면을 약간 산화시키기 위해 이용될 수 있다.
그 후, 도 2c에 도시된 바와 같이, 실리콘 산화물 층(50)은 습식 에칭에 의하여 제거되고, 그에 의해 손상된 부분들(15)을 제거하며, 추가로 패드 산화물 층(20) 및 질화물 층(30)은 도 2d에 도시된 바와 같이 건식 에칭 또는 습식 에칭과 같은 에칭 동작들에 의해 제거된다.
도 2d에 도시된 바와 같이, NVM 셀들이 상부에 형성되는 셀 영역(CA) 내의 표면(TSF)(셀 영역 내의 디바이스 형성 표면)은, 로직 회로들이 상부에 형성되는 주변 영역(PA) 내의 표면(SF)(주변 영역 내의 디바이스 형성 표면)보다 낮은 레벨에 위치된다. 이 개시내용에서 “레벨”은 기판의 법선 방향으로 정의되고, 레벨은 기판으로부터의 거리가 증가함에 따라 더 높아지게 된다. 레벨은 기판의 후방측 표면으로부터 측정될 수 있다.
도 2d에 도시된 바와 같이, 표면(TSF)을 갖는 셀 영역 및 표면(SF)을 갖는 주변 영역(PA)은 기판의 표면의 레벨에 변화하는 전이 표면(TR)에 의하여 연결된다. 전이 표면(TR)의 폭(W1)은 몇몇 실시예들에서 약 0 nm 내지 약 100 nm의 범위이고, 다른 실시예들에서 약 1 nm 내지 약 10 nm의 범위이다.
도 3a-3d는 본 개시물의 일 실시예에 따른 비휘발성 메모리 셀들 및 주변 디바이스들을 포함하는 반도체 디바이스를 제조하기 위한 순차적인 방법을 예시하는 예시적 단면도들을 보여준다. 도 3a-3d는 경계 구역(BR)(도 1a 및 1b 참고)의 확대도를 보여준다. 추가적인 동작들이 도 3a-3d에 의해 도시된 동작들 이전에, 동안에, 및 이후에 제공될 수 있으며, 하기에 설명된 동작들 중 일부는 방법의 추가 실시예들을 위해 교체되거나 제거될 수 있다는 것을 알 수 있다.
도 3a에 도시된 바와 같이, 패터닝된 패드 산화물 층(20) 및 질화물 층(30)을 에칭 마스크로서 사용함으로써, 기판(10)은 초기 스텝을 형성하도록 중간 표면(ISF)까지 에칭된다. 중간 표면(ISF)은 원래 표면(SF)과 타겟 표면(TSF) 사이의 레벨에 위치된다. 초기 스텝의 높이, 즉, 원래 표면(SF)과 중간 표면(ISF) 간의 차는 몇몇 실시예들에서 약 5 nm 내지 약 50 nm의 범위이고, 다른 실시예들에서, 약 10 nm 내지 약 30 nm의 범위이다. 도 3a에 도시된 바와 같이, 에칭은 에칭된 타겟 표면에 손상을 입혀, 에칭된 타겟 표면에 또는 표면내에 손상된 부분들(15)을 생성할 수 있다.
기판(10)이 에칭된 후에, 도 3b에 도시된 바와 같이 실리콘 산화물 층(55)이 열적 산화에 의해 형성된다. 일 실시예에서, 열적 산화는 스팀을 이용하는 습식 산화이다. 실리콘 산화물 층(55)의 두께는 실리콘 산화물 층(55)의 하단부가 실질적으로 하단부에 있도록 조정된다. 몇몇 실시예들에서, 실리콘 산화물 층(55)의 두께는 몇몇 실시예들에서는 약 5 nm 내지 약 50 nm의 범위이고, 다른 실시예들에서는 약 10 nm 내지 약 20 nm의 범위이다.
도 3b에 도시된 바와 같이, 버즈 비크(bird’s beak)(56)가 질화물 층(30) 아래에 형성된다. 질화물 층(30) 아래의 버즈 비크의 두께(W2)는 몇몇 실시예들에서 약 50 nm 내지 약 500 nm의 범위이다.
그 후, 도 3c에 도시된 바와 같이, 실리콘 산화물 층(55)은 습식 에칭에 의하여 제거되고, 그에 의해 손상된 부분들(15)을 제거하며, 추가로 패드 산화물 층(20) 및 버즈 비크(56), 및 질화물 층(30)은 도 3d에 도시된 바와 같이 적절한 에칭 동작들에 의해 제거된다.
도 3d에 도시된 바와 같이, NVM 셀들이 상부에 형성되는 셀 영역(CA) 내의 표면(TSF)(셀 영역 내의 디바이스 형성 표면)은, 로직 회로들이 상부에 형성되는 주변 영역(PA) 내의 표면(SF)(주변 영역 내의 디바이스 형성 표면)보다 낮은 레벨에 위치된다.
도 3d에 도시된 바와 같이, 표면(TSF)을 갖는 셀 영역 및 표면(SF)을 갖는 주변 영역(PA)은 기판의 표면의 레벨에 변화하는 전이 표면(TR)에 의하여 연결된다. 전이 표면(TR’)의 폭(W3)은 몇몇 실시예들에서 약 5 nm 내지 약 500 nm의 범위이고, 다른 실시예들에서 약 10 nm 내지 약 250 nm의 범위이다.
도 3d에 도시된 바와 같이, 전이 표면(TR’)은 2개의 표면들을 포함할 수 있으며, 표면들 중 하나는 버즈 비크에 대응하고, 표면들 중 다른 하나는 도 3a에 도시된 기판 에칭에서 에칭된 표면에 대응한다. 몇몇 실시예들에서, 버즈 비크에 대응하는 표면은 에칭된 표면에 대응하는 표면보다 더 넓다. 일 실시예에서, 에칭된 표면에 대응하는 표면의 폭은 약 1 nm 내지 약 100 nm의 범위이다.
“스텝”이 도 2d 또는 도 3d에 도시된 바와 같이 형성된 이후에, 셀 영역(CA) 내의 NVM 셀들 및 주변 영역(PA) 내의 로직 회로들에 대한 게이트 구조물들이 제작된다.
도 4a-6c는 본 개시물의 일 실시예에 따른 비휘발성 메모리 셀들 및 주변 디바이스들을 포함하는 반도체 디바이스를 제조하기 위한 순차적인 프로세스를 예시하는 예시적 단면도들을 보여준다. 추가적인 동작들이 도 4a-6c에 의해 도시된 프로세스들 이전에, 동안에, 및 이후에 제공될 수 있으며, 하기에 설명된 프로세스들 중 일부는 방법의 추가 실시예들을 위해 교체되거나 제거될 수 있다는 것을 알 수 있다. 동작들/프로세스들의 순서는 교체가능할 수 있다.
비휘발성 메모리 셀들의 제조 동작들은 미국 특허 출원 제 15/209,370호에 설명될 수 있으며, 상기 미국 특허 출원의 전체 내용은 인용에 의해 본원에 포함된다.
“스텝”이 형성된 이후에, 얕은 트렌치 격리(STI)로 또한 불리는 격리 절연 층들(400)이 형성된다. 격리 절연 층(400)을 형성하기 위하여, 실리콘 산화물 층 및 실리콘 질화물 층을 포함하는 마스크 층이 기판(10) 상에 형성되고, 마스크 층이 리소그래피 및 에칭 동작들에 의해 패터닝된다. 그 후, 패터닝된 마스크 층을 에칭 마스크로서 사용함으로써, 기판(10)은 트렌치들을 형성하기 위해 트렌치 에칭된다. 트렌치들의 깊이는 몇몇 실시예들에서 약 100 nm 내지 약 1 nm의 범위이다.
트렌치들은 절연(유전체) 재료로 채워지며, 그 후 CMP 또는 에치-백 프로세스와 같은 평탄화 동작이 절연 재료 층의 상부 부분을 제거하도록 수행되고, 그에 의해 격리 층들(400)을 형성한다. 에칭되지 않고, 평면도로 보아 STI에 의해 둘러싸이거나 분리된 기판은 활성 영역이고, 그 위에 트랜지스터들 또는 다른 반도체 디바이스들이 형성된다. 도 4a에 도시된 바와 같이, 셀 영역(CA) 및 주변 영역(PA)은 격리 층(400)에 의해 분리될 수 있다. 물론, 격리 층들(400)이 형성된 이후에, 셀 영역과 주변 영역 사이의 “스텝”은 유지된다.
격리 층들(400)이 형성된 이후에, NVM 셀 구조물들(MC)이 도 4b에 도시된 바와 같이, 셀 영역(CA) 내에 형성된다.
도 5a-5c는 본 개시물의 일 실시예에 따른 NVM 셀 구조물(MC)을 제조하기 위한 순차적 프로세스를 예시하는 예시적 단면도들을 도시한다.
제1 폴리실리콘 층이 기판 위에 형성되고, 적절한 패터닝 동작들에 의해 패터닝되어, 그에 의해 부동 게이트 패턴들(FG 패턴들)(102)을 형성한다. 몇몇 실시예들에서, FG 패턴(102)의 폭은 약 80 nm 내지 약 120 nm의 범위이고, FG 패턴(102)의 두께는 약 20 nm 내지 약 70 nm의 범위이다.
FG 패턴(102)이 형성된 이후에, 제1 절연 층 스택(104), 제2 폴리실리콘 층(106) 및 제2 절연 층(108)의 적층된 층이 FG 패턴(102) 위에 형성된다. 몇몇 실시예들에서, 제1 절연 층 스택(104)은 각각 약 30-50 nm, 약 70-90 nm 및 약 30-50 nm의 두께를 갖는, 실리콘 산화물-실리콘 질화물-실리콘 산화물(ONO) 구조물을 포함한다. 제2 폴리실리콘 층(106)의 두께는 몇몇 실시예들에서 약 45 nm 내지 약 70 nm의 범위이다.
제2 절연 층(108)은 몇몇 실시예들에서 약 50 nm 내지 약 200 nm 범위의 두께를 갖는 실리콘 질화물이다. 특정 실시예들에서, 제2 절연 층은 몇몇 실시예들에서 약 5 nm 내지 약 10 nm의 두께를 갖는 실리콘 질화물 층, 약 50 nm 내지 100 nm의 두께를 갖는 실리콘 산화물 층, 및 약 400 nm 내지 약 1000 nm의 두께를 갖는 실리콘 질화물 층의 적층된 구조물을 갖는다. 이들 층들은 CVD에 의하여 형성될 수 있다.
그 후, 적층된 층은 몇몇 실시예들에서 리소그래피 및 에칭 동작들을 사용함으로써 패터닝되고, 그에 의해 도 5a에 도시된 바와 같이 ONO 층(104), 제어 게이트(CG)(106) 및 질화물 캡(108)을 포함하는 게이트 스택 구조물을 형성한다.
또한, 제1 측벽 스페이서들(CG 스페이서들)(110)이 도 5a에 도시된 바와 같이 적층된 게이트 구조물의 양 주요 측면들 상에 형성된다. 제1 측벽 스페이서들(110)은 예를 들어, SiN, SiO2 및 SiON의 하나 이상의 층들로 만들어지고, 몇몇 실시예들에서 약 10 nm 내지 약 40 nm 범위의 두께를 갖는다.
또한, 산화물 층(122)이 2개의 게이트 구조물들 사이에 형성되고, 실리콘 산화물로 만들어진 제2 측벽 스페이서들(FG 스페이서들)(124)이 도 5b에 도시된 바와 같이 형성된다. 제2 측벽 스페이서들(124)은, 제1 측벽 스페이서들(110)과 동일하거나 상이할 수 있는, 예를 들어, SiN, SiO2 및 SiON의 하나 이상의 층들로 만들어지고, 몇몇 실시예들에서 약 10 nm 내지 약 40 nm 범위의 두께를 갖는다.
그 후, 워드 라인들(132) 및 소거 게이트 라인(134)이 도 5c에 도시된 바와 같이 형성된다. 워드 라인들(136) 및 소거 게이트 라인(134)은 도핑된 폴리실리콘과 같은 도전성 재료로 만들어진다. 워드 라인들(136) 및 소거 게이트 라인(134)의 두께는 몇몇 실시예들에서 약 50 nm 내지 약 140 nm의 범위이다. 또한, 제3 측벽 스페이서들(WL 스페이서들)(136)이 도 5c에 도시된 바와 같이 워드 라인들(132)의 측벽들 상에 형성된다.
다시 도 4b로 돌아가, 주변 영역(PA)에, 폴리실리콘 층(410) 및 실리콘 질화물 층(420)이 형성된다. 몇몇 실시예들에서, 폴리실리콘 층(410)은 CG 패턴에 대한 제2 폴리실리콘 층(106)과 동시에 형성되고, 실리콘 질화물 층(420)은 제2 절연 층(108)과 동시에 형성된다. 몇몇 실시예들에서, 하나 이상의 다른 폴리실리콘 층들 및/또는 유전체 층들(실리콘 산화물 또는 실리콘 질화물)은 그러한 폴리실리콘 층들 및/또는 유전체 층들이 셀 영역(CA)에 형성될 때, 주변 영역(PA)에 형성된다.
NVM 셀 구조물(MC)이 형성된 이후에, 도 4b에 도시된 바와 같이, 커버 층(430)은 셀 영역(CA)의 NVM 셀 구조물(MC) 위에 그리고 주변 영역(PA)의 실리콘 질화물 층(420) 위에 형성된다. 커버 층(430)은 몇몇 실시예들에서 폴리실리콘으로 만들어진다. 폴리실리콘 커버 층(430)을 형성하기 이전에, 실리콘 산화물 층과 같은 유전체 층이 CVD를 사용함으로써 셀 영역(CA)의 NVM 셀 구조물(MC) 위에 그리고 주변 영역(PA)의 실리콘 질화물 층(420) 위에 형성된다.
커버 층(430)이 형성된 이후에, 주변 영역(PA)의 커버 층(430)이 제거되고, 주변 영역(PA)에 형성된 모든 층들이 제거된다. 그 후, 로직 회로들의 FET들에 대한 게이트 절연 층(미도시)이 형성되고, FET들에 대한 폴리실리콘 층(440)이 형성된다. 그 후, FET들에 대한 게이트 패턴들을 형성하기 위하여 패터닝 동작이 수행된다. 물론, FET들의 형성 동안에 하나 이상의 이온 주입 동작들 및 측벽 스페이서 층 형성이 수행된다. 몇몇 실시예들에서, 도 4c에 도시된 바와 같이, 하나 이상의 폴리실리콘 층들 및/또는 하나 이상의 유전체 층들을 포함하는 적층된 층(425)의 일부분이 경계 구역에 남아있다.
도 6a를 참고하여, 게이트 구조물들(450)이 형성된 이후에, 셀 영역(CA)의 커버 층(430)은 제거되고, 셀 영역(CA) 및 주변 영역(PA) 위에 층간 유전체(ILD) 층(600)이 형성된다. ILD 층(600)은 CVD에 의하여 형성된 SiO2, SiN, SiOC, SiCN, SiOCN 또는 SiON와 같은 실리콘계 절연 재료의 하나 이상의 층들을 포함한다. ILD 층(600)의 두께는 몇몇 실시예들에서 약 300 nm 내지 약 1000 nm의 범위이다.
그 후, 도 6b에 도시된 바와 같이, ILD(600)는 CMP에 의하여 평탄화된다. CMP에 의한 평탄화 동작에서, 도 6b에 도시된 바와 같이, 질화물 층(108), 측벽 스페이서들(110, 124) 및 워드 라인(132) 및 소거 라인(134)을 포함하는 메모리 셀 구조물(MC)의 상부 부분들이 또한 제거된다.
셀 영역의 메모리 셀 구조물들 및 주변 영역의 게이트 구조물들을 제조하기 이전에 스텝이 형성되기 때문에, CMP에 의한 평탄화 동작은 스텝이 형성되지 않는 경우보다 더 쉬워진다.
평탄화 동작 이후에, 추가 ILD 층이 형성되고, 그 후 도 6c에 도시된 바와 같이 콘택 구조물들(620)이 형성된다.
본 명세서에 설명된 다양한 실시예들 또는 예시들은 현재 기술에 대해 수 개의 장점들을 제공한다.
비교예에서, 기판은 에칭되지 않으나, 습식 산화에 의해 직접 산화된다. 패드 산화물 위에 형성된 질화물 층은 레지스트 패턴을 사용함으로써 패터닝되고, 그 후 셀 영역은 습식 산화를 사용함으로써 산화되고, 그에 의해 산화물 층(소위, “LOCOS”)을 형성한다. 그러한 경우에, 큰 버즈 비크가 또한 질화물 층 아래에 형성된다. 산화물 층의 습식 에칭 이후에, 질화물 층, 패드 산화물 층 및 버즈 비크가 제거된다.
이 예에서, “두꺼운” 산화물 층이 타겟 표면 아래로 형성되기 때문에, 버즈 비크의 사이즈(폭)는 커지게 된다. 따라서, 전이 표면의 폭은 또한 예를 들어, 약 500 nm 이상으로 커지게 된다.
대조적으로, 도 2a-2d 및 3a-3d의 실시예들에서, 전이 표면의 폭은 약 500 nm 미만이다. 따라서, 셀 영역(CA)과 주변 영역(PA) 사이의 경계 구역의 면적을 감소시키는 것이 가능하며, 여기서 디바이스 배치는 회피되어야 하고, 감소될 수 있어, 반도체 디바이스의 면적을 감소시킨다. 몇몇 실시예들에서, 도 2a-2d 및 3a-3d의 전술한 실시예들에 따른 경계 구역의 면적은 비교예에 비하여 약 5% 내지 약 25%만큼 감소될 수 있다.
본 명세서에서 반드시 모든 장점들이 논의되지는 않았으며, 특정 장점이 모든 실시예들 또는 예시들에 대해 요구되는 것은 아니고, 다른 실시예들 또는 예시들은 상이한 장점들을 제공할 수 있다는 것이 이해될 것이다.
본 기술분야의 당업자들이 본 개시물의 양상들을 보다 잘 이해할 수 있도록, 전술한 내용은 수 개의 실시예들 또는 예시들의 피쳐들을 약술한다. 본 기술분야의 당업자들은 자신들이 여기서 소개된 실시예들 또는 예시들의 동일한 목적들을 실행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 그러한 등가적 구성들이 본 개시물의 사상과 범위를 벗어나지 않는다는 것과, 본 개시물의 사상과 범위를 벗어나지 않고서 당업자들이 본 발명에 대한 다양한 변경들, 대체들, 및 개조들을 행할 수 있다는 것을 자각해야 한다.

Claims (10)

  1. 메모리 셀 영역 내에 형성된 비휘발성 메모리 및 주변 영역 내에 형성된 로직 회로를 포함하는 반도체 디바이스를 제조하는 방법에 있어서,
    상기 메모리 셀 영역 및 상기 주변 영역 내의 실리콘 기판 위에 마스크 층을 형성하는 단계 - 상기 마스크 층은 상기 기판과 직접 접촉하여 형성된 제1 산화물 층 및 상기 제1 산화물 층 상에 형성된 질화물 층을 포함함 - ;
    상기 주변 영역 위에서, 상기 마스크 층의 상기 질화물 층 상에 레지스트 마스크를 형성하는 단계;
    상기 레지스트 마스크를 에칭 마스크로 사용함으로써, 상기 메모리 셀 영역 내의 상기 마스크 층을 패터닝하는 단계;
    상기 패터닝된 마스크 층을 에칭 마스크로 사용함으로써, 상기 기판 내에 스텝이 형성되도록 상기 메모리 셀 영역 내의 상기 기판의 상부 부분을 에칭하는 단계;
    상기 기판을 에칭한 이후에, 상기 메모리 셀 영역 내의 상기 에칭된 기판 위에 그리고 상기 주변 영역 내의 상기 마스크 층 위에 화학적 기상 증착(chemical vapor deposition)에 의해 제2 산화물 층을 형성하는 단계;
    상기 제2 산화물 층을 형성한 이후에, 상기 메모리 셀 영역 및 상기 주변 영역에서 상기 제2 산화물 층을 제거하고, 그 후 상기 주변 영역에서 상기 마스크 층을 제거하는 단계;
    상기 제2 산화물 층 및 상기 마스크 층을 제거한 이후에, 상기 메모리 셀 영역 내에 메모리 셀 구조물을 형성하고, 상기 로직 회로를 위한 게이트 구조물을 형성하는 단계;
    상기 메모리 셀 구조물 및 상기 게이트 구조물 위에 유전체 층을 형성하는 단계; 및
    상기 유전체 층 상에서 평탄화 동작을 수행하는 단계
    를 포함하며,
    상기 메모리 셀 구조물의 상부 부분은 상기 평탄화 동작 동안에 평탄화되는 것인, 반도체 디바이스를 제조하는 방법.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 기판을 에칭한 이후에, 상기 메모리 셀 영역 내의 상기 기판의 디바이스 형성 표면은 상기 주변 영역 내의 상기 기판의 디바이스 형성 표면보다 상기 기판의 법선 방향(normal direction)을 따라 낮은 레벨에 위치되는 것인, 반도체 디바이스를 제조하는 방법.
  5. 제4항에 있어서,
    상기 메모리 셀 영역 내의 상기 기판의 디바이스 형성 표면 및 상기 주변 영역 내의 상기 기판의 디바이스 형성 표면은 상기 기판의 표면 레벨이 변화하는 전이 표면(transition surface)에 의하여 연결되는 것인, 반도체 디바이스를 제조하는 방법.
  6. 메모리 셀 영역 내에 형성된 비휘발성 메모리 및 주변 영역 내에 형성된 로직 회로를 포함하는 반도체 디바이스를 제조하는 방법에 있어서,
    상기 메모리 셀 영역 및 상기 주변 영역 내의 실리콘 기판 위에 마스크 층을 형성하는 단계 - 상기 마스크 층은 상기 기판과 직접 접촉하여 형성된 제1 산화물 층 및 상기 제1 산화물 층 상에 형성된 질화물 층을 포함함 - ;
    상기 주변 영역 위에서, 상기 마스크 층의 상기 질화물 층 상에 레지스트 마스크를 형성하는 단계;
    상기 레지스트 마스크를 에칭 마스크로 사용함으로써, 상기 메모리 셀 영역 내의 상기 마스크 층을 패터닝하는 단계;
    상기 패터닝된 마스크 층을 에칭 마스크로 사용함으로써, 상기 기판 내에 스텝이 형성되도록 상기 메모리 셀 영역 내의 상기 기판의 상부 부분을 에칭하는 단계;
    상기 메모리 셀 영역 내의 상기 기판을 에칭한 이후에, 열적 산화에 의해 제2 산화물 층을 형성하는 단계; 및
    상기 제2 산화물 층을 제거하고, 상기 주변 영역에서 상기 마스크 층을 제거하는 단계
    를 포함하는, 반도체 디바이스를 제조하는 방법.
  7. 제6항에 있어서,
    상기 제2 산화물 층 및 상기 마스크 층을 제거한 이후에:
    상기 메모리 셀 영역 내에 메모리 셀 구조물을 형성하고, 상기 로직 회로를 위한 게이트 구조물을 형성하는 단계;
    상기 메모리 셀 구조물 및 상기 게이트 구조물 위에 유전체 층을 형성하는 단계; 및
    상기 유전체 층 상에서 평탄화 동작을 수행하는 단계
    를 더 포함하며,
    상기 메모리 셀 구조물의 상부 부분은 상기 평탄화 동작 동안에 평탄화되는 것인, 반도체 디바이스를 제조하는 방법.
  8. 제6항에 있어서,
    상기 제2 산화물 층 및 상기 마스크 층을 제거한 이후에, 상기 메모리 셀 영역 내의 상기 기판의 디바이스 형성 표면은 상기 주변 영역 내의 상기 기판의 디바이스 형성 표면보다 상기 기판의 법선 방향을 따라 낮은 레벨에 위치되는 것인, 반도체 디바이스를 제조하는 방법.
  9. 제8항에 있어서,
    상기 메모리 셀 영역 내의 상기 기판의 디바이스 형성 표면 및 상기 주변 영역 내의 상기 기판의 디바이스 형성 표면은 상기 기판의 표면 레벨이 변화하는 전이 표면에 의하여 연결되는 것인, 반도체 디바이스를 제조하는 방법.
  10. 삭제
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